CN101043023A - 三维集成电路的形成方法 - Google Patents

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Abstract

本发明提供一种三维集成电路的形成方法，包括：提供一第一晶圆，包括一硅层，位于该第一晶圆的顶部表面提供一第二晶圆，包括一氧化硅层，位于该第二晶圆的顶部表面，将该氧化硅层的顶部表面对应至该硅层的顶部表面并施加一压力，较佳施加一低压力，将该第一及该第二晶圆连接，形成接触插塞以电性连接该第一及该第二晶圆内的集成电路。在将该第一及该第二晶圆连接之前，较佳以一化学机械研磨制程及等离子处理将该氧化硅层的表面整平。本发明所提供的三维集成电路的形成方法，利用硅原子与氧原子间的共价键，可在低压及低温下进行接合制程，可保持低介电常数的多孔性及其介电常数，适用于形成具有低介电常数的三维集成电路。

Description

三维集成电路的形成方法
技术领域
本发明有关于一种集成电路，而特别有关于一种3D集成电路结构及其形成方法。
背景技术
集成电路的发明以来，由于堆积密度的增加以及各种电子元件(例如：晶体管、二极管、电阻器以及电容等)的发展，半导体产业已经历了一段快速发展的过程。整体而言，半导体工业能有如此快速的发展取决于关键尺寸的持续缩小，因此可在有限的区域中堆积更多的电路。
集成电路的发展实质上是二维结构，集成电路是堆积在半导体晶圆的表面，虽然光刻技术快速的进步使得二维集成电路有很大的进展，但是在二维结构的发展上堆积密度仍然有许多物理限制，其中之一就是需要最小的尺寸来形成这些元件，当更多元件形成在晶片时，则需要更复杂的设计。
当元件数量增加时，元件间导线的数量及长度也会产生额外的制程限制，同时阻容迟滞及能量消耗也会随之增加。
为解决上述的制程限制，因而发展出三维集成电路结构。在典型三维集成电路的制程中，先形成各自具有集成电路的两晶圆。接着，元件对准后将两晶圆连接。之后，形成深接触插塞连接第一及第二基板的元件。
利用三维结构集成电路技术可达到更高的元件密度，目前已达到六片晶圆的连接，因此，可有效减少导线的长度。接触插塞的数目也能减少。由上述可得知，三维集成电路技术将有机会成为下个时代的主流技术。
传统用来连接两晶圆的方法包括：粘着连接、直接铜连接(direct copper bonding)以及直接氧化物连接(direct oxidebonding)，其中粘着连接是以粘结剂将两晶圆连接，这种方法较简单且成本较低廉，但其主要问题在于其热稳定较低及其可延展性。当第三晶圆连接至两已粘结的晶圆时，第一及第二晶圆间的粘着剂会因加热而收缩，而粘着剂不均匀的收缩会产生应力，使后续更多晶圆的连接产生困难。
直接铜连接是将表面具有铜垫的两晶圆施加一高压，一般施加的压力约每平方英寸80磅至100磅，以将两晶圆连接，但晶圆上的介电材料在此高压下会造成其密度增加，而使其介电常数增加。
至于直接氧化物连接，是将表面具有氧化层的两晶圆，以氧化物对氧化物进行接合。接着，形成接触插塞延伸穿过氧化层以连接晶圆。直接氧化物连接其制程温度约介于400至500℃，而最高约900℃，同时并施以40至50psi的压力。然而制程的高温及高压也造成低介电常数材料介电常数的增加。
传统粘着制程、直接铜连接以及直接氧化物连接皆适合用来形成具有高介电常数材料的三维集成电路，例如：包括介电常数约大于3.5的介电材料的集成电路。然而，这些方法同样也会造成多孔性低介电材料介电常数的增加，或者是造成延展性的问题。因此，现有的接合技术并不适用于具有低介电常数材料的三维集成电路，因此业界亟需一种新的三维集成电路的形成方法来改善传统结合制程所产生的问题。
发明内容
有鉴于此，本发明提供一种三维集成电路的形成方法，包括：提供一第一晶圆，包括一硅层位于该第一晶圆的顶部表面；提供一第二晶圆，包括一氧化硅层位于该第二晶圆的顶部表面；将该氧化硅层的顶部表面对应至该硅层的顶部表面，并施加一压力以接合该第一及该第二晶圆；以及形成接触插塞，用以连接该第一及该第二晶圆的集成电路。
本发明所述的三维集成电路的形成方法，在接合该第一晶圆及该第二晶圆之前更包括对该氧化硅层进行一化学机械研磨制程。
本发明所述的三维集成电路的形成方法，在接合该第一晶圆及该第二晶圆之前更包括对至少该硅层及该氧化硅层其中之一进行一等离子制程。
本发明所述的三维集成电路的形成方法，其中该压力小于20磅/平方英寸(psi)。
此外，本发明尚提供一种三维集成电路的形成方法，包括：提供一第一晶圆，包括一第一内连线结构位于一第一基底之上；提供一第二晶圆，包括一第二内连线结构位于一第二基底之上，其中该第二基底包括硅；在该第一内连线结构上形成一氧化硅层；在该第二内连线结构上贴合一操作晶圆；以一薄化制程薄化该第二基底；将该氧化硅层的顶部表面对应至该第二基底一露出的表面，并施加一压力以接合该第一及该第二晶圆；移除该操作晶圆；以及形成接触插塞用以连接该第一及该第二内连线结构。
本发明所述的三维集成电路的形成方法，其中该第二基底包括一半导体层，一绝缘层位于该半导体层之上，以及一硅层位于该绝缘层之上，其中该薄化制程包括移除该半导体层及该绝缘层。
本发明所述的三维集成电路的形成方法，更包括利用化学机械研磨制程大抵将该氧化硅层的表面整平。
本发明所述的三维集成电路的形成方法，在接合该第一晶圆及该第二晶圆前更包括对该氧化硅层进行一等离子处理。
本发明所述的三维集成电路的形成方法，其中该压力小于20磅/平方英寸。
本发明所述的三维集成电路的形成方法，在接合该第一晶圆及该第二晶圆后更包括进行一退火制程，其退火温度约低于400℃。
本发明所述的三维集成电路的形成方法，其中该第一内连线及该第二内连线结构至少其中之一包括一介电常数低于约3.1的介电材料。
本发明所述的三维集成电路的形成方法，在该薄化制程后，该第二内连线结构及该第二基底的总厚度约介于10-15μm。
本发明所述的三维集成电路的形成方法，其中在接合该第一晶圆及该第二晶圆前，该氧化硅层与该第二基底具有高低差小于约10埃的不均匀表面。
本发明尚提供一种三维集成电路的形成方法，包括：提供一第一晶圆，包括一第一内连线结构，位于一第一基底之上，其中该第一内连线结构包括一第一低介电常数材料；利用等离子加强化学气相沉积法在该第一内连线结构上形成一氧化硅层；在该氧化硅层上进行一化学机械研磨制程；在该氧化硅层上进行一等离子处理；提供一第二晶圆，包括一第二内连线结构，位于一第二基底之上，其中该第二基底为一硅基底，且其中该第二内连线结构包括一第二低介电常数材料；在该第二内连线结构上贴合一操作晶圆；进行一薄化制程薄化该第二基底；将该氧化硅层的顶部表面对应至该第二基底之一表面并施加一压力，以连接该第一及该第二晶圆；移除该操作晶圆；以及形成接触插塞连接该第一及该第二内连线结构。
本发明所提供的三维集成电路的形成方法，利用硅原子与氧原子间的共价键，可在低压及低温下进行接合制程，可保持低介电常数的多孔性及其介电常数，适用于形成具有低介电常数的三维集成电路。
附图说明
图1至图8为本发明较佳实施例的晶圆接合的制程剖面图。
具体实施方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
本发明提供一种具有低介电常数材料的三维集成电路的形成方法。不同的图示中以及本发明各实施例中相同的符号代表相同的元件。如图1所示，提供一第一晶圆，在一较佳实施例中，第一晶圆为一硅基底40，其上具有元件41，如图示，内连线结构42形成在硅基底40上。内连线结构42包括介电层43、金属化层以及接触插塞的形成，为了简化图示，在后续图示中不会显示介电层43。此外，较佳实施例中，无保护层形成在内连线结构42上。在一较佳实施例中，介电层包括介电常数低于3.1的介电材料，其介电常数低于2.5更佳。低介电常数材料中的多孔性大于0％较佳，而大于25％更佳。其中低介电常数材料例如是：掺杂碳氧化硅、旋涂有机材料或多孔性材料。
如图2所示，在形成所需的金属化层以及对应的接触插塞后，在内连线结构42上形成蚀刻停止层(etch stop layer，ESL)48。接着，形成氧化硅层50。在一较佳实施例中，金属化层约介于3-5层。蚀刻停止层48较佳为碳化硅，但也可为其他常用的蚀刻停止层材料，例如：碳氧化硅、氮氧化硅或氮化硅。此外，也可以金属覆盖层(未显示)取代蚀刻停止层48，金属覆盖层例如是钴、钴-钨或钴-硅，形成在金属化层之上。由于后续蚀刻形成接触插塞开口制程是停止于金属覆盖层并露出金属覆盖层，因此其可作为蚀刻停止层。
氧化硅层较佳包括氧化硅烷四乙氧基硅烷(Tetraethoxysilane，TEOS)，且较佳以低热预算法(Low ThermalBudget)形成氧化硅层50。在一较佳实施例中，氧化硅层是利用等离子加强化学气相沉积法(PECVD)，但也可以其他低热预算法(Low Thermal Budget)，例如：碳掺杂氧化硅以及旋涂氧化物。上述各种方法的制程温度约低于400℃，而较佳温度约低于250℃。氧化硅层50的较佳厚度约介于100-5000埃。
在形成氧化硅50后，较佳以化学机械研磨制程(CMP)整平其表面。CMP后氧化硅层50的表面大抵平坦，其表面上最高点与最低点的高度较佳差约低于10埃。
接着，对氧化硅层50的表面进行等离子处理，用来将硅原子与其他原子之间的键结打断，例如将Si-O-Si中的Si-O键结打断以形成悬空键，例如：Si-O-，是形成在氧化硅层50上。在一实施例中，等离子处理的制程条件包括：压力1mtorr至10mtorr、温度约20-400℃以及处理2-30秒，且较佳在N2、NH3以及/或Ar气氛下进行。在另一实施例中，等离子处理的制程条件包括：在一大气压力下、温度约20-200℃以及处理2-30秒，且较佳在Ar或H2气氛下进行。
图3A显示一第二晶圆，包括一第二基底52，其上包括元件53。接着，在基底52上形成内连线结构54，其中内连线结构54包括位于介电层中的金属化层以及接触插塞。较佳的介电层包括介电常数低于3.1的低介电常数材料，更佳低于2.5。
在其他实施例中，如图3B所示，第二晶圆中的基底具有硅上绝缘层结构，其中硅基底52位于绝缘层58上，其中绝缘层58位于半导体材料56之上。基底52与内连线结构54的总厚度T较佳约介于10-15μm，也可大于15μm或小于10μm，其总厚度取决于晶圆总数及制程技术。
接着，如图4所示，以粘结剂(未显示)将操作晶圆59贴覆至内连线结构54之上，操作晶圆59可为玻璃、氧化硅或氧化铝。在一实施例中，粘结剂为紫外线胶水，当其暴露至紫外线后即失去其粘性。接着，自基底52边薄化第二晶圆。薄化后基底52以及内连线结构54的总厚度较佳介于约10-15μm。
在另一实施例中，第二晶圆具有如图3B所示的硅上绝缘层结构，而将半导体材料层移除，接着将绝缘层58移除以露出硅基底52。
在一较佳实施例中，基底52露出的表面也可施以等离子处理。等离子处理可移除表面的污染物，例如微小粒子或湿气。在一实施例中，等离子处理的条件包括：在Ar或H2气氛下，压力约1mtorr至10mtorr、温度约20-200℃以及进行处理约2-40秒。
如图5所示，将图4所示的第二晶圆置于图2所示的第一晶圆顶部之上，将两晶圆对齐。接着进行一接合制程，施一压力将第一及第二晶圆接合，施压时间较佳约持续超过0.5秒。在接合制程中，氧化硅层50上的原子，例如：氧原子，与硅基底52上的硅原子形成共价键，因此结合氧化硅层50与硅基底52。氧化硅层50表面上的悬空键可提高形成共价键的机会，可使得氧化硅层50与硅基底52间的结合更稳定。
由于键结只形成在氧化硅层50与硅基底52相接触的地方，因此，必须将两相接触平面尽可能平坦化，以增加两平面的接触面积。
本发明较佳实施例的优点在于晶圆结合所需的压力明显较传统方法小，例如，本发明所需的压力小于约20psi(pounds persquare inch)，较佳小于约10psi。在一实施例中，两晶圆在压力约5-10psi下成功结合。在这样小的压力下，第一及第二晶圆中的低介电常数材料大抵不会受到压缩，因此其介电常数不会明显增加。
接着，将结合后的晶圆进行退火，在一较佳实施例中，退火温度约小于400℃，较佳约介于250-400℃之间，在此温度范围内，可避免造成低介电常数材料介电常数的上升。相较于传统接合技术，例如：直接铜接合或直接氧化物接合，本发明的制程温度明显较低。而较佳的退火时间约10-60分钟。
图6显示将操作晶圆59移除。在一实施例中操作晶圆59与内连线结构54是利用紫外线胶水粘合，将其暴露于紫外光下即可使其失去其粘性，因此可轻易将晶圆59移除。
图7显示金属化层的形成，金属化层可在内连线结构54形成时预先形成。金属化层包括金属线60。如现有技术，可利用双镶嵌制程形成金属化层，其中双镶嵌制程包括：在内连线结构54上形成介电层，在介电层中形成开口，而开口中则填满含金属材料，较佳为铜或铜合金。接着再以化学机械研磨制程移除多余的含金属材料。
图8显示接触插塞62的形成。接触插塞62开口较佳自顶部金属化层的顶部表面延伸至内连线结构42中的金属线66。较佳自开口露出金属线60的侧边64。接着以金属材料填满开口，用以连接金属线66及金属线60。再以化学机械研磨制程移除多余的金属材料，而剩余的金属材料即形成接触插塞62。
第一及第二晶圆的集成电路由此即完成连接。若图8的最终结构作为第一晶圆，重复图2至图8的制程可结合更多晶圆至图8的结构。
上述为一种背面对正面的接合，也就是说第二晶圆的背面与第一晶圆的正面进行接合，本领域技术人员依本发明的较佳实施例，也可进行其他如背面与背面的接合或正面与正面的接合。这些实施例中较佳在一晶圆的一边形成氧化硅层，在另一晶圆的一边形成硅层，通过氧化硅与硅层间的共价键将两晶圆接合。
利用硅原子与氧原子间的共价键，可在低压及低温下进行接合制程，可保持低介电常数的多孔性及其介电常数，因此，本发明的较佳实施例适用于形成具有低介电常数的三维集成电路。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
基底：40、52
元件：41、53
内连线结构：42、54
氧化硅层：50
蚀刻停止层：48
半导体材料：56
绝缘层：58
晶圆：  59
金属线：60、66
接触插塞：62
侧边：64

Claims (13)

1.一种三维集成电路的形成方法，其特征在于，所述三维集成电路的形成方法包括：
提供一第一晶圆，包括一硅层位于该第一晶圆的顶部表面；
提供一第二晶圆，包括一氧化硅层位于该第二晶圆的顶部表面；
将该氧化硅层的顶部表面对应至该硅层的顶部表面，并施加一压力以接合该第一晶圆及该第二晶圆；以及
形成接触插塞，用以连接该第一晶圆及该第二晶圆的集成电路。
2.根据权利要求1所述的三维集成电路的形成方法，其特征在于，在接合该第一晶圆及该第二晶圆之前更包括对该氧化硅层进行一化学机械研磨制程。
3.根据权利要求1所述的三维集成电路的形成方法，其特征在于，在接合该第一晶圆及该第二晶圆之前更包括对至少该硅层及该氧化硅层其中之一进行一等离子制程。
4.根据权利要求1所述的三维集成电路的形成方法，其特征在于，该压力小于20psi。
5.一种三维集成电路的形成方法，其特征在于，所述三维集成电路的形成方法包括：
提供一第一晶圆，包括一第一内连线结构位于一第一基底之上；
提供一第二晶圆，包括一第二内连线结构位于一第二基底之上，其中该第二基底包括硅；
在该第一内连线结构上形成一氧化硅层；
在该第二内连线结构上贴合一操作晶圆；
以一薄化制程薄化该第二基底；
将该氧化硅层的顶部表面对应至该第二基底一露出的表面，并施加一压力以接合该第一晶圆及该第二晶圆；
移除该操作晶圆；以及
形成接触插塞用以连接该第一内连线及该第二内连线结构。
6.根据权利要求5所述的三维集成电路的形成方法，其特征在于，该第二基底包括一半导体层，一绝缘层位于该半导体层之上，以及一硅层位于该绝缘层之上，其中该薄化制程包括移除该半导体层及该绝缘层。
7.根据权利要求5所述的三维集成电路的形成方法，其特征在于，更包括利用化学机械研磨制程大抵将该氧化硅层的表面整平。
8.根据权利要求5所述的三维集成电路的形成方法，其特征在于，在接合该第一晶圆及该第二晶圆前更包括对该氧化硅层进行一等离子处理。
9.根据权利要求5所述的三维集成电路的形成方法，其特征在于，该压力小于20磅/平方英寸。
10.根据权利要求9所述的三维集成电路的形成方法，其特征在于，在接合该第一晶圆及该第二晶圆后更包括进行一退火制程，其退火温度低于400℃。
11.根据权利要求10所述的三维集成电路的形成方法，其特征在于，该第一内连线及该第二内连线结构至少其中之一包括一介电常数低于3.1的介电材料。
12.根据权利要求5所述的三维集成电路的形成方法，其特征在于，在该薄化制程后，该第二内连线结构及该第二基底的总厚度介于10-15μm。
13.根据权利要求5所述的三维集成电路的形成方法，其特征在于，在接合该第一晶圆及该第二晶圆前，该氧化硅层与该第二基底具有高低差小于10埃的不均匀表面。
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