FR2978295A1

FR2978295A1 - Procede de formation d'une structure comportant des niveaux d'interconnexion sur ses deux faces et des vias traversants

Info

Publication number: FR2978295A1
Application number: FR1156516A
Authority: FR
Inventors: Jean-Francois Carpentier; Pierre Bar; Sylvain Joblot
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2011-07-18
Filing date: 2011-07-18
Publication date: 2013-01-25

Abstract

L'invention concerne un procédé de formation d'une structure portant des niveaux d'interconnexion (3, 5) sur sa face avant et sur sa face arrière et comprenant une pluralité de vias traversants, ledit procédé comprenant les étapes suivantes : former des niveaux d'interconnexion (3, 5) sur les deux faces d'une tranche de silicium (1) ; former, par gravure, des ouvertures dans la structure à partir de l'une de ses faces jusqu'à atteindre la limite entre la tranche de silicium (1) et les niveaux d'interconnexion de l'autre face de la structure ; et recouvrir le fond et les parois des ouvertures d'au moins une couche d'un matériau conducteur (57).

Description

B11044 - 11-GR1-0322FR01 1 PROCEDE DE FORMATION D'UNE STRUCTURE COMPORTANT DES NIVEAUX D'INTERCONNEXION SUR SES DEUX FACES ET DES VIAS TRAVERSAN'T'S

Domaine de l'invention La présente invention concerne un procédé de formation d'une structure portant des niveaux d'interconnexion sur sa face avant et sur sa face arrière et comprenant des nias traversants.

Exposé de l'art antérieur Dans certaines applications, on souhaite former des assemblages de circuits intégrés destinés à être reliés à des circuits imprimés. Un moyen d'obtenir une grande densité de circuits intégrés est de les assembler sur les deux faces d'une tranche semiconductrice, elle-même disposée au-dessus d'un circuit imprimé et à distance de celui-ci. On veut former un assemblage de circuits intégrés du type illustré, en vue en coupe, en figure 1. La figure 1 représente une tranche de silicium 1 sur les deux faces de laquelle sont assemblés des circuits intégrés. La tranche 1 porte des niveaux d'interconnexion 3 sur sa face avant et des niveaux d'interconnexion 5 sur sa face arrière. Les niveaux d'interconnexion 3 et 5 sont constitués de plusieurs niveaux de pistes conductrices séparées par des couches isolantes, chacune de ces couches isolantes étant traversée par B11044 - 11-GR1-0322FR01

2 des nias conducteurs reliant des pistes conductrices de niveaux distincts. Les pistes conductrices sont par exemple en cuivre. Des puces de circuits intégrés sont liées à la tranche 1 par l'intermédiaire de billes conductrices 9. A titre d'exemple, deux circuits intégrés 7 et 8 ont été représentés du côté de la face avant de la tranche 1 et un circuit intégré 13 du côté de sa face arrière. Des nias traversants 15, comprenant au moins une couche conductrice, par exemple en cuivre, ont été représentés dans la tranche 1. Ils permettent de relier électriquement les niveaux d'interconnexion 3 de la face avant de la tranche 1 aux niveaux d'interconnexion 5 de sa face arrière. A titre d'exemple, on a représenté un ensemble 11 de pistes conductrices et de nias conducteurs reliant une bille 9 de la puce de circuit intégré 7 à une bille 9 de la puce de circuit intégré 8. On a aussi représenté deux ensembles 16 et 17 de pistes conductrices et de nias conducteurs reliant, par l'intermédiaire d'un via traversant 15, une bille 9 de la puce de circuit intégré 7 de la face avant à une bille 9 de la puce de circuit intégré 13 de la face arrière. De plus, on a représenté de manière partielle un ensemble 23 de pistes conductrices et de nias conducteurs, reliant une bille 9 d'une puce de circuit intégré de la face arrière non représentée, à un plot 22 d'un circuit imprimé 21, par l'intermédiaire d'une prise de contact 19 au-dessous des niveaux d'interconnexion 5 et d'une bille conductrice 20 disposée entre le contact 19 et le plot 22. Enfin, on a représenté de manière partielle deux ensembles 25 et 26 de pistes conductrices et de nias conducteurs, reliant, par l'intermédiaire d'un via traversant 15, une bille 9 d'une puce de circuit intégré de la face avant non représentée, à un contact 19 et une bille 20 d'un plot 22 du circuit imprimé 21. Dans un assemblage de circuits intégrés du type illustré en figure 1, on a besoin en pratique d'au moins quatre niveaux d'interconnexion sur la face avant de la tranche, et de deux à quatre niveaux d'interconnexion sur sa face arrière, pour B11044 - 11-GR1-0322FR01

3 réaliser les connexions voulues entre les différentes puces de circuits intégrés. Il existe un problème pour former plusieurs niveaux d'interconnexion sur la face arrière d'une tranche de silicium comprenant des nias traversants et portant plusieurs niveaux d'interconnexion sur sa face avant. Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de formation d'une structure comprenant une tranche de silicium portant des niveaux d'interconnexion sur sa face avant et sur sa face arrière et comprenant des nias traversants. Pour atteindre cet objet, un mode de réalisation de la présente invention prévoit un procédé de formation d'une structure portant des niveaux d'interconnexion sur sa face avant et sur sa face arrière et comprenant une pluralité de nias traversants, ledit procédé comprenant les étapes suivantes former des niveaux d'interconnexion sur les deux faces d'une tranche de silicium ; former, par gravure, des ouvertures dans la structure à partir de l'une de ses faces jusqu'à atteindre la limite entre la tranche de silicium et les niveaux d'interconnexion de l'autre face de la structure ; et recouvrir le fond et les parois des ouvertures d'au moins une couche d'un matériau conducteur.

Selon un mode de réalisation de la présente invention, la structure porte au moins quatre niveaux d'interconnexion sur sa face avant, et deux à quatre niveaux d'interconnexion sur sa face arrière. Selon un mode de réalisation de la présente invention, le procédé comprend, après l'étape c), une étape consistant à déposer une couche de polymère au-dessus de ladite au moins une couche de matériau conducteur de façon à remplir les ouvertures formées à l'étape b). Selon un mode de réalisation de la présente invention, 35 le procédé comprend, entre l'étape b) et l'étape c), une étape B11044 - 11-GR1-0322FR01

4 consistant à former une couche d'isolant sur les parois des ouvertures. Selon un mode de réalisation de la présente invention, la tranche de silicium a une épaisseur comprise entre 200 et 5 300 micromètres. Selon un mode de réalisation de la présente invention, à l'étape b), le diamètre des ouvertures formées est compris entre 100 et 150 micromètres. Selon un mode de réalisation de la présente invention, 10 à l'étape c), le fond et les parois des ouvertures sont recouverts d'un empilement d'une première et d'une deuxième couche de matériau conducteur. Selon un mode de réalisation de la présente invention, la première couche de matériau conducteur est en un matériau 15 choisi dans le groupe comprenant Ti, TiN, Ta et TaN. Selon un mode de réalisation de la présente invention, la deuxième couche de matériau conducteur est en un matériau choisi dans le groupe comprenant Cu, W, Al et AlSiCu. Selon un mode de réalisation de la présente invention, 20 la couche de polymère est en un matériau choisi dans le groupe comprenant polyimide, benzocyclobutène (BCB) et époxy. Selon un mode de réalisation de la présente invention, la couche de polymère est à base d'un composé aluminé (Al-X). Selon un mode de réalisation de la présente invention, 25 la couche d'isolant est en un matériau choisi dans le groupe comprenant SiO2 et Si3N4. Selon un mode de réalisation de la présente invention, la couche d'isolant est une couche de polymère. La présente invention prévoit en outre un dispositif 30 comprenant une tranche de silicium portant des niveaux d'interconnexion sur sa face avant et sur sa face arrière et comprenant une pluralité de nias traversants, lesdits nias traversants s'arrêtant à la limite entre la tranche de silicium et les niveaux d'interconnexion d'une des deux faces, et 35 traversant les niveaux d'interconnexion de l'autre face.

B11044 - 11-GR1-0322FR01

Selon un mode de réalisation de la présente invention, la tranche de silicium porte au moins quatre niveaux d'interconnexion sur sa face avant, et deux à quatre niveaux d'interconnexion sur sa face arrière. 5 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue en coupe d'un assemblage de circuits intégrés relié à un circuit imprimé ; les figures 2A à 2D sont des vues en coupe illustrant des étapes successives d'un procédé de formation d'une structure comprenant une tranche de silicium portant des niveaux d'interconnexion sur sa face avant et sur sa face arrière et comprenant des nias traversants ; les figures 3A à 3D sont des vues en coupe d'un procédé de formation de nias traversants ; et la figure 4 est une vue en coupe illustrant un exemple de via traversant d'un assemblage de circuits intégrés du type représenté en figure 1, selon un mode de réalisation de la présente invention. Comme cela est habituel dans la représentation des 25 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée Les figures 2A à 2D sont des vues en coupe illustrant des étapes successives d'un exemple de procédé de formation 30 d'une structure comprenant une tranche de silicium portant des niveaux d'interconnexion sur sa face avant et sur sa face arrière et comprenant des nias traversants. La figure 2A représente une portion d'une tranche de silicium 31 portant des niveaux d'interconnexion 33 sur sa face 35 avant. Les niveaux d'interconnexion 33 sont constitués de B11044 - 11-GR1-0322FR01

6 plusieurs niveaux de pistes conductrices, par exemple en cuivre, séparées par des couches isolantes, chacune de ces couches isolantes étant traversée par des nias conducteurs reliant des pistes conductrices de niveaux distincts.

La figure 2B illustre une étape de formation d'une ouverture 35 dans la tranche de silicium 31, préalablement retournée, à partir de sa face arrière, jusqu'à atteindre la limite entre sa face avant et les niveaux d'interconnexion 33. La figure 2C illustre une étape de remplissage complet de l'ouverture 35 formée à l'étape précédente. Les parois de l'ouverture 35 sont d'abord recouvertes d'une couche d'isolant 36. Puis, une couche d'un matériau conducteur 37, par exemple une couche de cuivre, est formée, généralement par croissance électrolytique, à partir du fond de l'ouverture et de la couche 36, de façon à remplir complètement l'ouverture 35. Comme l'illustre la figure 2D, il est alors possible de former des niveaux d'interconnexion 39 sur la face arrière plane de la tranche 31. Les niveaux d'interconnexion 39, comme les niveaux d'interconnexion 33, sont constitués de plusieurs niveaux de pistes conductrices, par exemple en cuivre, séparées par des couches isolantes, chacune de ces couches isolantes étant traversée par des nias conducteurs reliant des pistes conductrices de niveaux distincts. Un inconvénient des procédés du type décrit ci-dessus 25 est qu'ils impliquent de remplir complètement les ouvertures 35 du matériau conducteur 37. Pour de petites ouvertures, par exemple de 80 }gym de profondeur et 10 }gym de diamètre, le temps de remplissage des ouvertures est raisonnable, de l'ordre de deux heures par 30 croissance électrolytique. Dans le cas où on souhaite utiliser une tranche de silicium épaisse, par exemple d'épaisseur supérieure à 200 }gym, on est amené à former des ouvertures d'un diamètre supérieur à 100 }gym. La durée de remplissage complet de telles ouvertures serait alors trop longue. Un procédé tel que 35 décrit en relation avec les figures 2A à 2D n'est donc pas B11044 - 11-GR1-0322FR01

7 utilisable en pratique pour former des nias traversants de grand diamètre dans des tranches de silicium épaisses d'une structure portant des niveaux d'interconnexion sur ses deux faces. Les figures 3A à 3D illustrent des étapes successives d'un procédé de formation de nias traversants adapté à des tranches de silicium d'épaisseur supérieure à 200 pm et à des ouvertures de plus de 100 pm de diamètre. Comme l'illustre la figure 3A, des niveaux d'inter-connexion 33 sont d'abord formés sur une des faces d'une tranche 10 de silicium 31. La figure 3B illustre, après retournement de la tranche 31, la formation d'une ouverture 35 dans la tranche 31 à partir de son autre face. La figure 3C illustre une étape de dépôt d'un 15 empilement de plusieurs couches de matériaux différents dans l'ouverture 35 de la tranche 31 et au-dessus de la face supérieure de la tranche 31. Une couche d'un matériau isolant 36, par exemple une couche de SiO2, de Si3N4 ou de polymère, est formée sur les parois de l'ouverture 35. Une couche barrière et 20 d'accrochage d'un premier matériau conducteur 41, par exemple une couche de Ti, TiN, Ta ou TaN, est formée au-dessus de la couche isolante 36 et au fond de l'ouverture 35. Au-dessus de la couche de matériau conducteur 41, est déposée une couche d'un deuxième matériau conducteur 43, par exemple une couche de 25 cuivre, de tungstène, d'aluminium ou d'AlSiCu. Comme cela est représenté, les couches 41 et 43 présentes en surface sont ensuite gravées selon un motif choisi. Ainsi, le via traversant est constitué par les couches conductrices 41 et 43 qui tapissent les parois et le fond de 30 l'ouverture 35 mais ne la remplissent pas. Il demeure donc une ouverture 44. On souhaite former ensuite des niveaux d'inter- connexion sur la face supérieure de la tranche 31. Pour cela, on est amené à déposer des couches isolantes et des couches 35 conductrices. A cause de la présence de l'ouverture 44, ceci B11044 - 11-GR1-0322FR01

8 s'avère difficile car une partie de ces couches va se retrouver au fond de l'ouverture 44. De plus, de manière générale, on préfère éviter de laisser des ouvertures dans des circuits intégrés. Pour ces deux raisons, on souhaite remplir l'ouverture 44. La solution la plus simple est de remplir l'ouverture 44 d'un matériau polymère. La figure 3D illustre une étape de dépôt d'une couche de polymère 45 au-dessus de la couche de matériau conducteur 43, de manière à remplir l'ouverture 44.

Même après l'étape illustrée en figure 3D de dépôt de la couche de polymère 45 permettant de remplir l'ouverture 44, il est difficile de former des niveaux d'interconnexion sur la face supérieure de la tranche 31. Tout d'abord, il faudrait obtenir une surface supérieure plane, comprenant par exemple du cuivre 43 et un polymère 45. Or, il n'existe pas de procédé fiable permettant d'aplanir de façon simple la surface d'une structure comprenant une couche de matériau conducteur et une couche de polymère. De plus, les étapes ultérieures de formation des niveaux d'interconnexion seraient délicates à réaliser à cause de la présence, sur une même tranche, du polymère de la couche 45, qui est un matériau organique, et des autres matériaux de nature minérale. En pratique, la planarisation insuffisante de la face supérieure de la tranche 31 limite les procédés de photolithographie mis en oeuvre pour former les niveaux d'interconnexion à la réalisation de motifs de grande largeur et limite le nombre de niveaux d'interconnexion. Il n'est donc pas possible de réaliser sur la face supérieure de la tranche 31 des niveaux d'interconnexion de haute densité, ce qui augmente la taille et le coût d'un assemblage de circuits tel qu'illustré en figure 1, et en réduit les performances. On propose ici un procédé de formation d'une structure comprenant une tranche de silicium portant des niveaux d'interconnexion sur sa face avant et sur sa face arrière et comprenant des nias traversants palliant les inconvénients des B11044 - 11-GR1-0322FR01

9 procédés décrits ci-dessus. Une structure obtenue par un tel procédé est représentée partiellement en coupe en figure 4. La figure 4 illustre une portion d'une structure telle qu'illustrée en figure 1, et plus précisément un exemple particulier de nias traversants 15 pouvant être formés dans une telle structure. Les éléments communs avec la figure 1 sont désignés par les mêmes références. Pour réaliser cette structure, on part d'une tranche de silicium 1, par exemple d'épaisseur supérieure à 200 }gym, par exemple comprise entre 200 et 300 }gym, portant des niveaux d'interconnexion 3, 5 sur ses deux faces. Des ouvertures, de diamètre compris par exemple entre 100 et 150 }gym, sont ensuite formées par gravure à partir d'une des faces de la tranche 1, jusqu'à atteindre la limite entre la tranche 1 et les niveaux d'interconnexion de l'autre face. Après avoir formé les ouvertures dans la tranche 1, les parois des ouvertures sont recouvertes d'une couche d'un matériau isolant 56, par exemple une couche de SiO2, de Si3N4 ou de polymère. Ensuite, un empilement de couches conductrices 57, par exemple un empilement d'une couche barrière et d'accrochage de Ti, TiN, Ta ou TaN, et d'une couche de cuivre, de tungstène, d'aluminium ou d'AlSiCu, est formé au-dessus de la couche 56 et au fond des ouvertures. Les nias traversants sont constitués de l'empilement de couches conductrices 57 qui tapissent le fond et les parois des ouvertures. Une couche de polymère 58, par exemple une couche de polyimide, de benzocyclobutène (BCB), d'époxy, ou une couche à base de composés d'aluminium (Al-X), est ensuite déposée au-dessus de l'empilement de couches conductrices 57, de façon à remplir les ouvertures, soit partiellement, comme illustré en figure 4, soit complètement. La partie de la couche de polymère 58 qui se trouve en surface du côté de la face inférieure de la tranche 1 est gravée de façon à dégager des zones 62 de réception de billes 9 d'un circuit intégré 13 et des zones 63 de réception de billes 20 de B11044 - 11-GR1-0322FR01

10 montage de la tranche sur un circuit imprimé non représenté. Les zones 62 sont préparées à l'avance, lors de la formation des niveaux d'interconnexion 5. Les zones 62 font partie d'un ensemble de pistes conductrices et de nias conducteurs 52, relié à la partie de l'empilement de couches conductrices 57 du via traversant qui se trouve en surface de la tranche 1 du côté de sa face inférieure. Du côté de la face supérieure de la tranche 1, des zones 61 de réception de billes 9 d'un circuit intégré 8 sont préparées lors de la formation des niveaux d'interconnexion 3. Les zones 61 font partie d'un ensemble de pistes conductrices et de nias conducteurs 51, relié à la partie de l'empilement de couches conductrices 57 située au fond de l'ouverture. Ainsi, par l'intermédiaire des ensembles de pistes et de nias 51 et 52 et du via traversant, des billes 9 du circuit intégré 8 du côté de la face supérieure de la tranche 1 sont connectées électriquement à des billes 9 du circuit intégré 13 du côté de la face inférieure de la tranche 1. Un procédé tel que décrit en relation avec la figure 4 présente plusieurs avantages par rapport aux procédés du type de ceux décrits en relation avec les figures 2A à 2D et 3A à 3D. Comme les nias traversants sont formés après la formation des niveaux d'interconnexion sur les deux faces de la tranche de silicium, il n'est plus nécessaire que la face de la tranche à partir de laquelle sont formées les ouvertures soit plane après la formation des nias traversants. Les nias traversants peuvent être constitués d'une couche conductrice ou d'un empilement de couches conductrices recouvrant les parois et le fond des ouvertures sans la remplir. La couche conductrice ou l'empilement de couches conductrices des nias traversants peuvent être recouverts d'une couche de polymère, la couche de polymère ne remplissant pas nécessairement les ouvertures. Ainsi, la durée et le coût de formation des nias traversants reste raisonnable, même dans le cas de tranches de silicium épaisses et d'ouvertures de grand diamètre. Dans tous les cas, il est possible de former plusieurs niveaux d'interconnexion de B11044 - 11-GR1-0322FR01

11 haute densité, sur les deux faces de la tranche de silicium, puisqu'ils sont formés avant les nias traversants. On améliore ainsi la compacité, et donc le coût de fabrication et les performances, d'un assemblage de circuits tel qu'illustré en figure 1. L'homme de l'art saura utiliser le procédé proposé pour réaliser des assemblages de circuits intégrés tels qu'illustrés schématiquement en figure 1, avec un nombre de niveaux d'interconnexion sur chacune des faces de la tranche de silicium adapté aux connexions souhaitées entre les différentes puces de circuits intégrés.

Claims

REVENDICATIONS1. Procédé de formation d'une structure portant des niveaux d'interconnexion (3, 5) sur sa face avant et sur sa face arrière et comprenant une pluralité de nias traversants (15), ledit procédé comprenant les étapes suivantes : a) former des niveaux d'interconnexion (3, 5) sur les deux faces d'une tranche de silicium (1) ; b) former, par gravure, des ouvertures dans la structure à partir de l'une de ses faces jusqu'à atteindre la limite entre la tranche de silicium (1) et les niveaux d'interconnexion de l'autre face de la structure ; et c) recouvrir le fond et les parois des ouvertures d'au moins une couche d'un matériau conducteur (57).
2. Procédé selon la revendication 1, dans lequel la structure porte au moins quatre niveaux d'interconnexion sur sa face avant, et deux à quatre niveaux d'interconnexion sur sa face arrière.
3. Procédé selon la revendication 1 ou 2, comprenant, après l'étape c), une étape consistant à déposer une couche de polymère (58) au-dessus de ladite au moins une couche de matériau conducteur (57) de façon à remplir les ouvertures formées à l'étape b).
4. Procédé selon l'une quelconque des revendications 1 à 3, comprenant, entre l'étape b) et l'étape c), une étape consistant à former une couche d'isolant (56) sur les parois des ouvertures.
5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel la tranche de silicium (1) a une épaisseur comprise entre 200 et 300 micromètres.
6. Procédé selon l'une quelconque des revendications 1 30 à 5, dans lequel, à l'étape b), le diamètre des ouvertures formées est compris entre 100 et 150 micromètres.
7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel, à l'étape c), le fond et les parois desB11044 - 11-GR1-0322FR01 13 ouvertures sont recouverts d'un empilement d'une première et d'une deuxième couche de matériau conducteur.
8. Procédé selon la revendication 7, dans lequel la première couche de matériau conducteur est en un matériau choisi 5 dans le groupe comprenant Ti, TiN, Ta et TaN.
9. Procédé selon la revendication 7 ou 8, dans lequel la deuxième couche de matériau conducteur est en un matériau choisi dans le groupe comprenant Cu, W, Al et AlSiCu.
10. Procédé selon la revendication 3, dans lequel la 10 couche de polymère (58) est en un matériau choisi dans le groupe comprenant polyimide, benzocyclobutène (BCB) et époxy.
11. Procédé selon la revendication 3, dans lequel la couche de polymère (58) est à base d'un composé aluminé (Al-X).
12. Procédé selon la revendication 4, dans lequel la 15 couche d'isolant (56) est en un matériau choisi dans le groupe comprenant SiO2 et Si3N4.
13. Procédé selon la revendication 4, dans lequel la couche d'isolant (56) est une couche de polymère.
14. Dispositif comprenant une tranche de silicium (1) 20 portant des niveaux d'interconnexion (3, 5) sur sa face avant et sur sa face arrière et comprenant une pluralité de nias traversants (15), lesdits nias traversants s'arrêtant à la limite entre la tranche de silicium (1) et les niveaux d'interconnexion d'une des deux faces, et traversant les niveaux 25 d'interconnexion de l'autre face.
15. Dispositif selon la revendication 14, dans lequel la tranche de silicium (1) porte au moins quatre niveaux d'interconnexion sur sa face avant, et deux à quatre niveaux d'interconnexion sur sa face arrière.