CN104934365B - 一种半导体器件的制作方法 - Google Patents

一种半导体器件的制作方法 Download PDF

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Abstract

本发明提供一种半导体器件的制作方法，包括以下步骤：S1：提供一半导体基底，在所述半导体基底正面形成第一器件结构；所述第一器件结构包括铝引线孔及暴露于所述铝引线孔底部的铝金属垫；S2：在所述半导体基底正面形成一覆盖所述第一器件结构的隔离层；S3：在所述隔离层表面形成一保护层；S4：将所述半导体基底翻面，在所述半导体基底背面形成第二器件结构；S5：依次去除所述保护层及所述隔离层，完成半导体器件的制作。本发明在制作半导体器件的过程中，晶圆正面采用隔离层及保护层进行保护，已经制作好的器件结构在机台的常规拿取过程中不会被破坏，且在后续去除隔离层和保护层的过程中不会导致铝金属垫被腐蚀或污染，有效保证了器件的可靠性。

Description

一种半导体器件的制作方法
技术领域
本发明属于半导体领域，涉及一种半导体器件的制作方法。
背景技术
微机电系统（MEMS，Micro-Electro-Mechanical System）是指可批量制作的，集微型机构、微型传感器、微型执行器以及信号处理和控制电路、直至接口、通信和电源等于一体的微型器件或系统。它是以半导体制造技术为基础发展起来的。MEMS技术采用了半导体技术中的光刻、腐蚀、薄膜等一系列的现有技术和材料，因此从制造技术本身来讲，MEMS中基本的制造技术是成熟的。但MEMS更侧重于超精密机械加工，并要涉及微电子、材料、力学、化学、机械学诸多学科领域。
MEMS传感器的制作过程中，需要在正面工艺完成后再进行晶圆背部的制程，而在进行背面制程时，晶圆正面不可避免的要和设备直接接触。在各半导体机台以常规方式拿/取晶圆时，会破坏器件结构。为防止此接触导致晶圆正面受损，必须采取措施对晶圆正面进行施保护。
目前通常使用的保护方法有两种，一种是在正面制程完成后再增加一层氧化层，在背面制程完成后，再通过氢氟酸溶液（HF）祛除正面的保护氧化层；另一种是在正面制程完成后上一层光阻（PR）来保护器件。但是，对于正面已经打开了铝引线孔的制程，若使用氧化层保护的方式，在用HF祛除保护氧化层时，会导致金属接触点的腐蚀，从而影响器件的可靠性；若使用PR，会产生颗粒（Particle）问题，污染晶片（Wafer）和机台。
因此，提供一种半导体器件的制作方法，以解决晶圆在进行背部制程时导致晶圆正面受损、现有解决方法容易降低器件可靠性或导致颗粒污染的问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件的制作方法，用于解决现有技术中在进行背部制程时导致晶圆正面受损、现有解决方法容易降低器件可靠性或导致颗粒污染的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件的制作方法，至少包括以下步骤：
S1：提供一半导体基底，在所述半导体基底正面形成第一器件结构；所述第一器件结构包括铝引线孔及暴露于所述铝引线孔底部的铝金属垫；
S2：在所述半导体基底正面形成一覆盖所述第一器件结构的隔离层；
S3：在所述隔离层表面形成一保护层；
S4：将所述半导体基底翻面，在所述半导体基底背面形成第二器件结构；
S5：依次去除所述保护层及所述隔离层，完成半导体器件的制作。
可选地，所述隔离层的厚度范围是100～2000埃；所述保护层的厚度为5～100千埃。
可选地，所述隔离层为Ti/TiN叠层结构。
可选地，所述保护层的材料为Ge。
可选地，于所述步骤S5中，采用双氧水湿法腐蚀去除所述保护层。
可选地，于所述步骤S3中，在所述隔离层表面及所述半导体基底背面均形成保护层。
可选地，于所述步骤S4中，将所述半导体基底背面的保护层图形化，并以该图形化的保护层为掩模在所述半导体基底背面制作所述第二器件结构。
可选地，于所述步骤S5中，采用湿法腐蚀去除所述半导体基底正面及背面的保护层。
可选地，于所述步骤S5中，采用等离子体干法刻蚀去除所述隔离层。
可选地，所述第二器件结构包括TSV孔。
如上所述，本发明的半导体器件的制作方法，具有以下有益效果：本发明在制作半导体器件的过程中，在正面工艺完成后首先在晶圆正面依次形成隔离层及保护层，然后再进行晶圆背面的制程，最后通过蚀刻的方式去除所述保护层及隔离层，完成半导体器件的制作。本发明中，保护层用于保护器件，使得各半导体机台以常规的方式拿/取晶圆，不会破坏器件；隔离层用于防止保护层材料与铝金属垫发生反应，从而保证器件可靠性。所述保护层可以通过湿法腐蚀去除，在湿法腐蚀过程中，所述隔离层还可以防止铝金属垫被酸槽中的颗粒污染、并防止铝金属垫在潮湿环境下与杂质发生反应。所述隔离层通过等离子体干法刻蚀去除，没有胶层残留的问题，减少颗粒污染晶圆和机台的概率。
附图说明
图1显示为本发明的半导体器件的制作方法的工艺流程图。
图2显示为本发明的半导体器件的制作方法中在半导体基底上形成第一器件结构的示意图。
图3显示为本发明的半导体器件的制作方法中在半导体基底正面形成隔离层的示意图。
图4显示为本发明的半导体器件的制作方法中在隔离层表面形成保护层的示意图。
图5显示为本发明的半导体器件的制作方法中在半导体基底背面形成第二器件结构的示意图。
图6显示为本发明的半导体器件的制作方法中依次取出保护层及隔离层得到半导体器件的示意图。
元件标号说明
S1～S5 步骤
10 半导体基底
11 背衬底
12 埋氧层
13 顶层硅
20 第一器件结构
21 铝引线孔
22 铝金属垫
23 器件层
24 导电柱
25 介质层
30 隔离层
40 保护层
50 第二器件结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种半导体器件的制作方法，请参阅图1，显示为本发明的半导体器件的制作方法的工艺流程图，至少包括以下步骤：
步骤S1：提供一半导体基底，在所述半导体基底正面形成第一器件结构；所述第一器件结构包括铝引线孔及暴露于所述铝引线孔底部的铝金属垫；
步骤S2：在所述半导体基底正面形成一覆盖所述第一器件结构的隔离层；
步骤S3：在所述隔离层表面形成一保护层；
步骤S4：将所述半导体基底翻面，在所述半导体基底背面形成第二器件结构；
步骤S5：依次去除所述保护层及所述隔离层，完成半导体器件的制作。
首先请参阅图2，执行步骤S1：提供一半导体基底10，在所述半导体基底10正面形成第一器件结构20；所述第一器件结构20包括铝引线孔21及暴露于所述铝引线孔21底部的铝金属垫22。
具体的，所述半导体基底10包括但不限于Si、Ge、SOI、GOI、SGOI等常规半导体衬底。本实施例中，所述半导体基底10以SOI衬底为例，如2所示，所述半导体基底10自下而上依次包括背衬底11、埋氧层12及顶层硅13。
所述第一器件结构20包括铝引线孔21及暴露于所述铝引线孔21底部的铝金属垫22。所述铝金属垫22用于后续引线键合（wire bonding）或测试时接入电信号等。根据不同的产品要求，所述第一器件结构20的具体构造不同。作为示例，所述第一器件结构20还包括器件层23及形成与所述器件层23上方的介质层25，所述器件层23通过导电柱24与所述铝金属垫连接。所述器件层23可包括CMOS等半导体结构。所述铝金属垫22通过溅射铝层并图形化得到，所述铝引线孔21通过刻蚀所述介质层25得到，用于暴露出所述铝金属垫22。需要指出的是，此处仅为示例，不应过分限制本发明的保护范围。
接着请参阅图3，执行步骤S2：在所述半导体基底1正面形成一覆盖所述第一器件结构20的隔离层30。
具体的，通过溅射、蒸发等方法形成所述隔离层30，所述隔离层30的厚度范围是100～2000埃。所述隔离层30的作用主要有五点：（1）作为后续保护层与所述第一器件结构之间的粘附层；（2）防止后续形成的保护层材料与铝金属垫发生反应；（3）由于后续形成的保护层通常通过湿法腐蚀去除，晶圆在该过程中需要进入酸槽，而酸槽中具有很多杂质颗粒，所述隔离层还可以进一步防止铝金属垫被酸槽中的颗粒污染；（4）由于后续形成的保护层通常通过湿法腐蚀去除，湿法腐蚀完毕后，晶圆仍有一段时间处于潮湿状态，所述隔离层可以防止铝金属垫在潮湿环境下与空气中的杂质等发生反应；（5）所述隔离层可以通过等离子体干法刻蚀去除，没有胶层残留的问题，减少颗粒污染晶圆和机台的概率。因此，可以有效保证器件可靠性。
所述隔离层30包括但不限于Ti/TiN叠层结构。本实施例中，采用溅射法依次形成50埃的Ti层及25千埃的TiN层作为隔离层。
然后请参阅图4，执行步骤S3：在所述隔离层30表面形成一保护层40。
具体的，通过化学气相沉积法等方法形成所述保护层40。所述保护层40的厚度为5～100千埃。所述保护层40用于保护晶圆正面已经制作好的器件结构，使得各半导体机台以常规的方式拿/取晶圆时不会破坏器件。
所述保护层40的材料包括但不限于Ge、SiO2等材料。本实施例中，所述保护层40优选采用25千埃的Ge保护层。采用Ge作为保护层材料，具有去除有效方便的优点。
具体的，本实施例中采用管式炉加热的方法在所述隔离层30表面形成所述保护层40。由于晶圆整体均暴露于反应气氛中，所述隔离层30表面及所述半导体基底1背面均形成有保护层40，如图4所示。形成所述保护层40后，进行适当的抛光，使保护层表面平整。
需要指出的是，所述半导体基底10背面亦形成有保护层40，该保护层对于后续的晶圆背面工艺并无害处，反而可以在后续背面工艺中作为掩模层。当然，也可以采用其它方法或采取措施，以仅在所述半导体基底10正面形成所述保护层，然后在后续的背面工艺中再额外形成掩模层。
再请参阅图5，执行步骤S4：将所述半导体基底10翻面，在所述半导体基底10背面形成第二器件结构50。
具体的，利用半导体机台，以常规方式拿取晶圆，并将晶圆翻面，并进行后续一道道工序。由于所述保护层的存在，所述半导体基底10正面已经制作好的器件结构不会不会再晶片流转过程中被破坏。
具体的，采用光刻、刻蚀等常规半导体工艺将所述半导体基底1背面的保护层40图形化，并以该图形化的保护层为掩模在所述半导体基底1背面制作所述第二器件结构50。
所述第二器件结构50根据产品设计的不同可以为不同的结构。作为示例，本实施例中，所述第二器件结构50包括TSV孔。所述TSV孔通过在所述半导体基底背面的保护层中形成开口，并刻蚀所述半导体基底背面得到。如图5所示，所述TSV孔底部到达所述顶层硅13。所述TSV孔用于后续三维器件堆叠中各芯片之间的电性互连。
最后请参阅图6，执行步骤S5：依次去除所述保护层40及所述隔离层30，完成半导体器件的制作。
具体的，首先采用湿法腐蚀去除所述半导体基底1正面及背面的保护层40，然后采用等离子体干法刻蚀去除所述隔离层30。
本实施例中，采用双氧水湿法腐蚀去除Ge保护层。在湿法腐蚀过程中，所述隔离层30可以保护铝金属垫不被污染。将晶圆正面及背面的保护层去除后，继续采用等离子体干法刻蚀去除所述隔离层30。与现有技术中采用光阻作为保护层等方式，本步骤中采用干法刻蚀去除所述隔离层无胶残留，不会产生颗粒（particle）问题，可以进一步防止晶圆和机台被污染。
至此，采用本发明的方法制作得到了半导体器件结构，在该过程中，晶圆正面被施以保护，已经制作好的器件结构在机台的常规拿取过程中不会被破坏，且在后续去除隔离层和保护层的过程中不会导致铝金属垫被腐蚀或污染，有效保证了器件的可靠性。
综上所述，本发明的半导体器件的制作方法于制作半导体器件的过程中，在正面工艺完成后首先在晶圆正面依次形成隔离层及保护层，然后再进行晶圆背面的制程，最后通过蚀刻的方式去除所述保护层及隔离层，完成半导体器件的制作。本发明中，保护层用于保护器件，使得各半导体机台以常规的方式拿/取晶圆，不会破坏器件；隔离层用于防止保护层材料与铝金属垫发生反应，从而保证器件可靠性。所述保护层可以通过湿法腐蚀去除，在湿法腐蚀过程中，所述隔离层还可以防止铝金属垫被酸槽中的颗粒污染、并防止铝金属垫在潮湿环境下与杂质发生反应。所述隔离层通过等离子体干法刻蚀去除，没有胶层残留的问题，减少颗粒污染晶圆和机台的概率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种半导体器件的制作方法，其特征在于，至少包括以下步骤：
S1：提供一半导体基底，在所述半导体基底正面形成第一器件结构；所述第一器件结构包括铝引线孔及暴露于所述铝引线孔底部的铝金属垫；
S2：在所述半导体基底正面形成一覆盖所述第一器件结构的隔离层，所述隔离层包括Ti/TiN叠层结构；
S3：在所述隔离层表面形成一保护层；
S4：将所述半导体基底翻面，在所述半导体基底背面形成第二器件结构；
S5：依次去除所述保护层及所述隔离层，完成半导体器件的制作。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于：所述隔离层的厚度范围是100～2000埃；所述保护层的厚度为5～100千埃。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于：所述保护层的材料为Ge。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于：于所述步骤S5中，采用双氧水湿法腐蚀去除所述保护层。
5.根据权利要求1所述的半导体器件的制作方法，其特征在于：于所述步骤S3中，在所述隔离层表面及所述半导体基底背面均形成保护层。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于：于所述步骤S4中，将所述半导体基底背面的保护层图形化，并以该图形化的保护层为掩模在所述半导体基底背面制作所述第二器件结构。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于：于所述步骤S5中，采用湿法腐蚀去除所述半导体基底正面及背面的保护层。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于：于所述步骤S5中，采用等离子体干法刻蚀去除所述隔离层。
9.根据权利要求1所述的半导体器件的制作方法，其特征在于：所述第二器件结构包括TSV孔。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109573938B (zh) * 2017-09-29 2020-07-03 上海新微技术研发中心有限公司 半导体器件及其形成方法
CN110783264A (zh) * 2019-10-31 2020-02-11 长江存储科技有限责任公司 一种晶圆的保护结构及保护方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101043023A (zh) * 2006-03-21 2007-09-26 台湾积体电路制造股份有限公司 三维集成电路的形成方法
CN102270603A (zh) * 2011-08-11 2011-12-07 北京大学 一种硅通孔互连结构的制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263497B2 (en) * 2009-01-13 2012-09-11 International Business Machines Corporation High-yield method of exposing and contacting through-silicon vias

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101043023A (zh) * 2006-03-21 2007-09-26 台湾积体电路制造股份有限公司 三维集成电路的形成方法
CN102270603A (zh) * 2011-08-11 2011-12-07 北京大学 一种硅通孔互连结构的制作方法

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