KR20160067517A - 반도체 소자의 제조방법 - Google Patents

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KR20160067517A
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손성민
안진호
박병률
박지순
이호진
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Abstract

관통전극을 형성하는 플라즈마 공정에 있어서, 다수의 비아 구조물을 구비하는 웨이퍼 가공물의 활성면(active face)을 광분해 접착부재에 의해 광 투과성 캐리어의 전면(front face)에 접착하여, 활성면과 대칭적인 웨이퍼 가공물의 후면(back side)이 상부를 향하는 예비 웨이퍼-캐리어 결합체를 형성하고, 후면을 통하여 비아 구조물이 노출되고 웨이퍼 가공물, 접착부재 및 캐리어를 덮고 캐리어를 투과하는 광을 차단하는 광 차단막(optical shielding layer)을 구비하는 웨이퍼-캐리어 결합체를 형성한다. 후면 상에 비아 구조물과 접촉하는 접속체를 형성하고, 광분해 접착부재를 분해하는 분해 광을 조사하여 웨이퍼 가공물과 캐리어를 분리한다. 플라즈마 공정이 진행되는 동안 파생광이 캐리어를 투과하여 접착부재의 접착력이 상실되는 것을 방지한다.

Description

반도체 소자의 제조방법 {method of manufacturing semiconductor devices}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 티에스브이(through silicon via, TSV)와 같은 관통부재를 구비하는 반도체 소자의 제조방법에 관한 것이다.
전기 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 제품을 제공하기 위해 메모리 칩의 고집적화를 위한 연구가 활발히 진행되고 있다.
근래에는 TSV와 같은 관통부재를 이용한 반도체 칩의 적층 기술이 활발하게 이용되고 있다. 관통부재는 종래의 메모리 고집적화 기술들이 가지는 극미세화 공정의 어려움 및 배선 길이의 증가로 인한 신호 지연에 대한 해결책을 제시하지만, 웨이퍼를 연삭(grinding)하는 공정에서 다양한 웨이퍼 불량이 발생되고 있다.
특히, 관통부재를 형성하는 공정을 수행하기 위해 캐리어에 웨이퍼를 접착하는 접착부재와 TSV 공정 사이의 상호반응에 의해 다양한 불량이 발생하고 있다. 이에 따라, 접착부재의 개선과 웨이퍼 불량을 개선하기 위한 다양한 노력들이 이루어지고 있다.
본 발명의 목적은 관통부재를 형성하기 위한 플라즈마 공정이 진행되는 동안 파생광에 의한 접착 테이프 분해 및 이로 이한 웨이퍼 에지영역에서의 들뜸(swelling) 불량 및 상기 들뜸으로 인한 아킹(arching)을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 제조방법에 의하면, 다수의 비아 구조물을 구비하는 반도체 웨이퍼 가공물의 활성면(active face)을 광분해 접착부재에 의해 광 투과성 캐리어의 전면(front face)에 접착하여, 상기 활성면과 대칭적인 상기 웨이퍼 가공물의 후면(back side)이 상부를 향하는 예비 웨이퍼-캐리어 결합체를 형성하고, 상기 후면을 통하여 상기 비아 구조물이 노출되고 상기 웨이퍼 가공물, 접착부재 및 캐리어를 덮고 상기 캐리어를 투과하는 광을 차단하는 광 차단막(optical shielding layer)을 구비하는 웨이퍼-캐리어 결합체를 형성하고, 상기 후면 상에 상기 비아 구조물과 접촉하는 접속체를 형성하고, 상기 광분해 접착부재를 분해하는 분해 광을 조사하여 상기 웨이퍼 가공물과 상기 캐리어를 분리한다.
일실시예로서, 상기 웨이퍼-캐리어 결합체를 형성하는 것은, 상기 웨이퍼 가공물의 후면을 부분적으로 제거하여 상기 비아 구조물을 노출하고, 상기 예비 웨이퍼-캐리어 결합체를 뒤집어 상기 캐리어의 배면이 상부를 향하도록 위치시키고, 상기 예비 웨이퍼-캐리어 결합체의 형상 프로파일을 따라 상기 광 차단막을 코팅하여 상기 캐리어, 상기 접착부재의 측면 및 상기 웨이퍼 가공물의 측면을 덮는다.
일실시예로서, 상기 광 차단막을 형성하는 것은 상기 캐리어의 배면 상에 수행되는 스핀 온 코팅(spin-on-coating, SOC) 및 증착공정 중의 어느 하나에 의해 수행된다.
일실시예로서, 상기 웨이퍼-캐리어 결합체를 형성하는 것은, 상기 예비 웨이퍼-캐리어 결합체를 상기 광 차단막을 형성하기 위한 물질을 포함하는 용액 속에 침잠시켜 물질막으로 코팅하고, 상기 물질막을 건조시켜 상기 광 차단막을 형성하고, 상기 비아 구조물을 노출하도록 상기 웨이퍼 가공물의 후면을 덮는 상기 광 차단막 및 상기 웨이퍼의 후면을 부분적으로 제거하는 것을 포함한다.
일실시예로서, 상기 광 차단막 및 상기 웨이퍼의 후면을 부분적으로 제거하는 것은 연삭공정과 화학적 기계적 평탄화 공정 및 에치백 공정 중의 어느 하나에 결합에 의해 수행된다.
일실시예로서, 상기 광분해 접착부재는 상기 활성면의 전면을 덮는 양면 접착테이프 형상으로 제공되어 상기 웨이퍼와 상기 캐리어는 상기 접착테이프를 매개로 결합한다.
일실시예로서, 상기 접착테이프는 자외선 광에 의해 자연 박리(self-releasing)된다.
일실시예로서, 상기 접착테이프는 350nm 내지 400nm의 파장을 갖는 자외선 광에 의해 자연 분해된다.
일실시예로서, 상기 광 투과성 캐리어는 유리 및 석영(quartz) 중의 어느 하나를 포함한다.
일실시예로서, 상기 광 차단막은 도전성 물질을 포함한다.
일실시예로서, 상기 도전성 물질은 탄소 기반 폴리머(carbon base polymer)를 포함한다.
일실시예로서, 상기 광 차단막은 350nm 내지 400nm의 파장을 차단시켜 상기웨이퍼-캐리어 결합체에 대한 플라즈마 공정이 진행되는 동안 상기 접착부재의 자연 분해(self-releasing)가 방지된다.
일실시예로서, 상기 접속체를 형성하는 것은, 상기 비아 구조물이 상기 웨이퍼 가공물의 후면으로부터 돌출하도록 식각하고, 상기 후면 상에 상기 비아 구조물을 덮는 절연막 및 보호막(passivation layer)을 적층하고, 상기 절연막 및 보호막을 평탄화하여 비아 구조물을 노출하고, 상기 비아 구조물과 접촉하는 도전성 패턴 구조물을 형성한다.
일실시예로서, 상기 웨이퍼의 배면을 식각하는 것은 플라즈마를 이용한 건식 식각공정에 의해 수행된다.
일실시예로서, 상기 절연막은 산화막으로 형성하고 상기 보호막은 질화막으로 형성한다.
일실시예로서, 상기 도전성 패턴 구조물은 금속물질을 포함하는 범프 구조물 및 상기 웨이퍼 가공물의 후면을 따라 연장하는 재배선 라인 중의 어느 하나를 포함한다.
일실시예로서, 상기 웨이퍼와 상기 캐리어를 분리하는 것은, 상기 캐리어의 배면 및 측부에 형성된 상기 광 차단막을 제거하고, 상기 캐리어의 배면 및 측부 중의 적어도 하나로 상기 분해광을 조사하여 상기 접착부재를 자연 용해하고, 상기 캐리어를 상기 웨이퍼 가공물로부터 제거한다.
일실시예로서, 상기 광 차단막을 제거하는 것은 습식세정에 의해 수행된다.
일실시예로서, 상기 분해광을 조사하는 것은 350nm 내지 400nm의 파장을 갖는 자외선 광을 상기 웨이퍼-캐리어 결합체의 상부에서 조사하여, 상기 캐리어를 투과하여 상기 광투과성 접착부재에 도달한다.
일실시예로서, 상기 캐리어를 상기 웨이퍼로부터 분리한 후, 상기 웨이퍼 상에 다른 웨이퍼 및 회로기판 중의 어느 하나를 적층한다.
본 발명에 의한 반도체 소자의 제조방법에 의하면, 관통부재를 형성하기 위한 웨이퍼-캐리어 결합체를 형성하기 위한 접착부재를 종래의 증착에 의한 접착막으로부터 광분해성 접착테이프로 대체함으로써 관통부재 형성을 위한 비용을 현저하게 저하시킬 수 있다. 또한, 광분해성 접착테이프의 자연분해를 위한 분해광을 공급할 수 있도록 투명 캐리어를 배치하고 플라즈마 공정이 진행되는 동안에는 파생광이 상기 투명 캐리어를 투과하는 것을 방지하는 광 차단막을 배치함으로써 플라즈마 공정이 진행되는 동안 상기 광분해성 접착테이프의 접착력이 상실되는 것을 방지한다. 이에 따라, 웨이퍼 가공물과 캐리어 사이에 발생하는 들뜸(swelling) 불량과 상기 들뜸불량에 의해 발생된 공간에서 생성되는 아킹(arching)을 현저하게 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 제조방법을 나타내는 흐름도이다.
도 2는 본 발명의 일실시예에 따라 도 1에 도시된 예비 웨이퍼-캐리어 결합체를 형성하는 단계를 나타내는 공정 단면도이다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따라 도 1에 도시된 웨이퍼-캐리어 결합체를 형성하는 단계를 나타내는 공정 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따라 도 1에 도시된 웨이퍼-캐리어 결합체를 형성하는 단계를 나타내는 공정 단면도들이다.
도 5a 내지 도 5d는 본 발명의 일실시예에 따라 도 1에 도시된 접속체를 형성하는 단계를 나타내는 공정단면도들이다.
도 6a 내지 도 6d는 본 발명의 일실시예에 따라 도 1에 도시된 웨이퍼 가공물과 캐리어의 분리단계를 나타내는 공정단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 의한 반도체 소자의 제조방법을 나타내는 흐름도이며, 도 2 내지 도 6d는 도 1에 도시된 각 공정단계를 상세하게 나타내는 공정 단면도들이다. 도 2는 본 발명의 일실시예에 따라 도 1에 도시된 예비 웨이퍼-캐리어 결합체를 형성하는 단계를 나타내는 공정단면도이다.
도 1 및 도 2를 참조하면, 다수의 비아 구조물(120)을 구비하는 반도체 웨이퍼 가공물(100)의 활성면(active face, 111)을 광분해 접착부재(300)에 의해 광 투과성 캐리어(200)의 전면(front face, 201)에 접착하여, 상기 활성면(111)과 대칭적인 상기 웨이퍼의 후면(back side, 112)이 상부를 향하는 예비 웨이퍼-캐리어 결합체(800)를 형성한다(단계 S100).
예를 들면, 상기 반도체 웨이퍼 가공물(100)은 실리콘 웨이퍼와 같은 반도체 기판(110) 상에 순차적으로 수행되는 다수의 반도체 공정을 통하여 형성된 다양한 도전성 구조물(미도시) 및 상기 도전성 구조물들을 연결하는 다수의 배선 구조물(미도시)을 포함하도록 형성된다.
상기 반도체 기판(110)은 순수 실리콘이나 SOI(Silicon On Insulator), 실리콘-게르마늄, 실리콘-카바이드 또는 갈륨-비소와 같은 화합물 반도체로 구성될 수 있다.
상기 반도체 기판(110)은 도전성 구조물이나 배선 구조물이 형성되는 활성면(111)과 상기 활성면(111)과 대칭되는 후면(back side, 112)을 구비한다. 상기 활성면(111)으로부터 소정의 깊이만큼 리세스 되어 구조물 영역(A)이 형성되고 상기 구조물 영역(A)에 다수의 도전성 구조물과 배선 구조물들이 배치된다.
예를 들면, 상기 구조물 영역(A)에는 DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU와 DSP가 조합된 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(Photoelectronic) 소자 등을 이루는 개별 칩들 및 상기 칩들을 전기적으로 연결하는 배선 구조물들이 다수의 절연막들을 매개로 배치된다. 활성면(111)에는 보호막(passivation layer)이 배치되어 배선 구조물을 외부로부터 보호한다.
상기 웨이퍼 가공물(100)에는 상기 반도체 기판(110)의 활성면(111)으로부터 일정한 깊이를 갖도록 배치되고 전기 전도성을 갖는 다수의 비아 구조물(120)들이 형성된다. 예를 들면, 활성면(111)에서 수직방향으로 소정의 깊이를 갖는 비아 홀을 형성한 뒤, 도전성 물질을 매립하여 비아 구조물(120)을 형성할수 있다. 비아 홀은 DRIE(Deep Reactive Ion Etch)와 같은 건식식각 공정을 이용하여 형성할 수 있으며, 도전성 물질들은 은(Ag), 금(Au), 구리(Cu), 텅스텐(W), 알루미늄(Al) 및 인듐(In)과 같은 전기 전도성이 우수한 금속물질을 포함한다.
상기 비아 구조물(120)은 후술하는 바와 같은 공정을 통하여 반도체 기판(110)을 관통하는 관통전극으로 형성되어 웨이퍼 가공물(100)에 형성된 도전성 구조물이나 배선 구조물과 상기 웨이퍼 가공물(100)과 연결되는 다른 웨이퍼 가공물(미도시)이나 회로기판(미도시)을 전기적으로 연결한다. 본 실시예의 경우, 상기 비아 구조물(120)은 상기 활성면(111)으로부터 약 150㎛ 내지 약 200㎛의 깊이를 갖고 약 250㎛2 내지 약 300㎛2의 단면적을 갖는 플러그 형상으로 형성한다.
따라서, 상기 활성면(111) 및 후면(112)에는 상기 비아 구조물(120)과 외부 도전체를 연결하는 접속패드들이 각각 형성될 수 있다. 설명의 편의상 상기 활성면(111)에 배치된 접속패드는 도시되어 있지 않으며, 상기 후면(112)에 배치되는 접속패드는 후속하는 공정에 의해 형성된다. 상기 후면(112)에 배치되는 접속패드에 대해서는 후술한다.
상기 캐리어(200)는 상기 반도체 웨이퍼 가공물(100)을 지지할 수 있을 정도로 충분한 강도 및 강성을 구비하고 반도체 기판(110)을 결합할 수 있을 정도로 충분한 면적을 갖는 평판으로 제공된다.
특히, 상기 캐리어(200)는 외부에서 공급되는 광을 투과할 수 있는 광 투과성을 구비하여 캐리어(200)의 후방 및/또는 측부에서 공급되는 광에 의해 캐리어의 전면(front surface,201)에 부착된 상기 접착부재(300)의 접착력을 약화시킨다.
예를 들면, 상기 캐리어(200)는 유리(glass) 또는 석영(quartz)으로 구성된 평판을 포함하고, 전면(201)은 반도체 기판(110)의 표면보다 넓은 표면적을 갖는다. 그러나, 상기 웨이퍼 가공물(100)을 지지할 수 있을 정도의 충분한 강도와 강성을 갖고 광을 투과할 수 있다면 유리나 석영뿐만 아니라 다양한 물질로 구성된 캐리어(200)를 이용할 수 있음은 자명하다.
웨이퍼 가공물(100)이 부착된 캐리어(200)를 정전 척(electrostatic chuck)과 같은 지지대 위에 고정한 후에 상기 웨이퍼 가공물(100)에 대하여 소정의 공정을 수행함으로써 상기 반도체 기판(110)을 관통하는 관통부재를 형성할 수 있다.
상기 웨이퍼 가공물(100)과 캐리어(200)는 접착부재(300)에 의해 매개되어 서로 접착된다. 예를 들면, 상기 접착부재(300)를 웨이퍼 가공물(100)의 활성면(111)을 덮도록 형성하고 상기 캐리어(200)의 전면(201)과 상기 접착부재(300)를 접착시킴으로써 웨이퍼 가공물(100)과 캐리어(200)를 결합할 수 있다.
상기 접착부재(300)는 캐리어(200)를 관통하는 광과 반응하여 자연박리(self-releasing)되는 접착 박막(adhesive layer) 또는 접착테이프(adhesive tape)를 포함한다. 접착 박막은 접착물질을 증착하거나 코팅함으로써 접착부재의 접착력과 접착면적을 정밀하게 조정할 수 있으며, 접착테이프는 균일한 두께를 갖는 테이프 형상의 접착부재를 미리 형성하고 상기 캐리어(200) 또는 웨이퍼 가공물(100)에 간단하게 붙여서 양면테이프 형태로 웨이퍼 가공물(100)과 캐리어(200)를 결합함으로써 결합의 편의성과 효율성을 높일 수 있다.
본 실시예의 경우, 상기 접착부재(300)는 상기 캐리어(200)를 투과하는 약 350nm 내지 약 400nm의 파장 범위를 갖는 자외선(ultra violet, UV)광에 의해 자연박리 되는 자외선 박리 접착테이프(UV self-releasing adhesive tape)를 포함한다. 특히, 상기 활성면(111)의 전면을 덮는 양면 접착테이프 형상으로 제공되어 상기 웨이퍼 가공물(100)과 상기 캐리어(200)는 간단하게 상기 접착테이프를 매개로 결합될 수 있다.
이때, 상기 웨이퍼 가공물(100)은 상기 활성면(111)과 캐리어(200)의 전면(101)이 서로 마주보도록 결합되어 상기 예비 웨이퍼-캐리어 결합체(800)에서 상기 반도체 기판(110)의 후면(112)이 상부를 향하도록 배치된다.
이어서, 상기 후면(112)을 통하여 상기 비아 구조물(120)이 노출되고 상기 웨이퍼 가공물(100), 접착부재(300) 및 캐리어(200)를 덮고 상기 캐리어(200)를 투과하는 광을 차단하는 광 차단막(optical shielding layer, 400)을 구비하는 웨이퍼-캐리어 결합체(900)를 형성한다(단계 S200).
도 3a 내지 도 3c는 본 발명의 일실시예에 따라 도 1에 도시된 웨이퍼-캐리어 결합체를 형성하는 단계를 나타내는 공정 단면도들이다.
도 1 및 도 3a 내지 도 3c를 참조하면, 상기 웨이퍼 가공물(100)의 후면(112)을 부분적으로 제거하여 상기 비아 구조물(120)을 노출하고, 상기 예비 웨이퍼-캐리어 결합체(800)를 뒤집어 상기 캐리어(200)의 배면(202)이 상부를 향하도록 위치시킨다.
예를 들면, 상기 예비 웨이퍼-캐리어 결합체(800)의 노출된 상부인 반도체 기판(110)의 후면(112)에 대하여 연삭(grinding)공정, 화학기계적 연마(chemical mechanical polishing, CMP) 공정 또는 에치백(etch-ack) 공정을 수행하여 상기 반도체 기판(110)의 두께를 낮춘다. 이에 따라, 반도체 기판(110)의 후면(112)을 통하여 상기 비아 구조물(120)의 단부가 노출된다. 이어서, 반전 기구(over-turn device)를 이용하여 상기 비아 구조물(120)의 단부가 노출된 예비 웨이퍼-캐리어 결합체(800)를 뒤집고 상기 웨이퍼 가공물(100)이 하부를 향하고 캐리어(200)의 배면(202)이 상부를 향하도록 지지대(미도시) 상에 위치시킨다.
이어서, 도 3c에 도시된 바와 같이, 상기 예비 웨이퍼-캐리어 결합체(800)의 측면 프로파일을 따라 상기 광 차단막(400)을 코팅하여 상기 캐리어(200)의 배면(202)과 측면(203) 및 노출된 전면(201), 상기 접착부재(300)의 측면(303) 및 상기 웨이퍼 가공물(100)의 측면(113)을 덮는다. 이에 따라, 광 차단막(400)을 구비하는 웨이퍼-캐리어 결합체(900)를 형성한다.
상기 광 차단막(400)은 지지대와 접촉하고 있는 웨이퍼 가공물(100)의 후면(112)을 제외한 예비 웨이퍼-캐리어 결합체(800)의 모든 노출면들을 코팅하도록 형성된다. 이에 따라, 케리어(200)의 배면(202)과 측면(203)뿐만 아니라 웨이퍼 가공물(100)이 배치되지 않은 캐리어(200)의 전면(201)도 함께 코팅된다. 뿐만 아니라, 상기 웨이퍼 가공물(100)의 측부(113)와 접속부재(300)의 측부도 상기 광 차단막(400)에 의해 코팅된다.
상기 광 차단막(400)은 스핀 온 코팅(spin on coating, SOC)공정이나 증착공정을 통하여 형성될 수 있다. 예를 들면, 비아 구조물(120)이 노출된 상기 예비 웨이퍼-캐리어 결합체(800)를 고속으로 회전시키면서 상기 캐리어(200)의 배면(202)으로 상기 광 차단막(400)을 형성하는 물질을 공급함으로써 예비 웨이퍼-캐리어 결합체(800)의 형상 프로파일(profile)을 따라 광 차단막(400)을 형성할 수 있다. 따라서, 상기 지지대와 접촉하고 있는 웨이퍼 가공물(100)의 후면(112)을 제외한 모든 노출면을 따라 상기 광 차단막(400)이 균일하게 형성될 수 있다.
이와 달리, 감압 화학기상증착(sub-atmospheric chemical vapor deposition, SACVD) 공정, 저압화학기상증착(low pressure chemical vapor deposition, LPCVD) 공정 및 원자층 증착(atomic layer deposition, ALD)공정과 같은 다양한 증착공정을 통하여 상기 예비 웨이퍼-캐리어 결합체(800)의 형상 프로파일을 따라 광 차단막(400)을 형성할 수도 있다.
상기 증착공정은 스핀온 코팅공정과 비교하여 예비 웨이퍼-캐리어 결합체(800)의 노출된 표면을 정밀하게 코팅함으로써 후속하는 플라즈마 공정에서 플라즈마가 상기 광 투과성 캐리어(200)를 투과하는 것을 정밀하게 방지할 수 있다.
상기 광차단막(400)은 접착부재(300)를 분해하는 광이 상기 캐리어(200)를 투과하여 접착부재(300)에 도달하는 것을 차단함으로써 웨이퍼-캐리어 결합체(900)에 대한 플라즈마 공정이 진행되는 동안 접착부재(300)의 접착력이 약화되는 것을 방지하고 웨이퍼 가공물(100)의 측부가 플라즈마에 의해 손상되는 것을 방지한다.
상기 접착부재(300)는 웨이퍼 가공물(100)에 관통부재를 형성하기 위한 플라즈마 공정이 진행되는 동안에는 웨이퍼 가공물(100)과 캐리어(200)를 안정적으로 접착시킬 것이 요구되지만, 상기 플라즈마 공정이 완료되면 웨이퍼 가공물(100)에 대한 후속공정을 위해 캐리어(200)로부터 분리될 것이 요구된다. 본 실시예에서 상기 접착부재(300)는 특정한 파장을 갖는 광에 의해 자연분해되어 접착력을 상실하는 자연분해 접착테이프(self-releasing adhesive tape)로 구성되므로, 관통부재를 형성하기 위한 플라즈마 공정이 완료되면 접착부재(300)를 자연분해하기 위한 분해광이 접착부재로 공급되어야 한다. 이에 따라, 상기 캐리어(200)는 광 투과성이 있는 유리나 석영과 같은 투명성 평판으로 형성된다.
그러나, 상기 캐리어(200)가 투명평판으로 형성되는 경우, 상기 웨이퍼-캐리어 결합체(900)에 수행되는 플라즈마 공정의 플라즈마가 상기 접착부재(300)의 분해파장과 동일한 경우에는 플라즈마 공정이 진행되는 동안 웨이퍼 가공물(100)과 캐이러(200)의 접착이 파괴될 수 있다.
본 실시예의 경우, 상기 접착부재는 약 350nm 내지 약 400nm의 파장을 갖는 자외선 광에 의해 자연분해되는 접착테이프로 구성되고, 상기 비아 구조물(120)과 접속하는 접속체(500)를 형성하기 위한 플라즈마 공정은 약 365nm 내지 약 370nm의 파장을 갖는 질소 플라즈마를 이용하여 수행된다. 따라서, 상기 접착테이프는 캐리어(200)를 투과한 질소 플라즈마에 의해 자연분해되어 플라즈마 공정이 진행되는 동안 웨이퍼 가공물(100)과 캐리어(200)가 분리되는 불량이 발생할 수 있다.
상기 광 차단막(400)은 상기 질소 플라즈마가 캐리어(200)를 투과하여 접착부재(300)로 도달하는 것을 방지한다. 본 실시예의 경우, 상기 접착부재(300)는 약 350nm 내지 약 400nm의 파장을 갖는 자외선 광에 의해 자연분해되므로 상기 광 차단막(400)은 약 350nm 내지 약 400nm의 파장을 갖는 광을 가장 효과적으로 차단할 수 있는 물질막으로 구성할 수 있다. 따라서, 상기 접착부재(300)의 자연분해 파장대역이 변화하는 경우, 상기 광 차단막(400)도 상기 자연분해 파장대역을 가장 효과적으로 차단할 수 있는 물질막으로 변형되어 형성될 수 있음은 자명하다.
뿐만 아니라, 상기 광 차단막(400)은 도전성 물질막으로 형성하여 후속하는 플라즈마 공정에서 정전척과 연결되어 하부전극으로 기능할 수도 있다.
종래의 캐리어 배면에는 전극막이 형성되어 관통부재를 형성하기 위한 플라즈마 공정에서 하부전극으로 기능할 수 있다. 예를 들면, 종래의 캐리어 배면에 스퍼터링 공정에 의해 인듐-틴 산화막(indium tin oxide (ITO) layer)을 형성된다. 그러나, 상기 ITO막은 관통부재를 형성하기 위한 세정공정이 수행되는 도중에 부식되어 기능이 저하되는 경우가 빈번하고 스퍼터링 공정의 특성상 불량 ITO막을 제거하고 새로운 ITO 막을 형성하는 것이 용이하지 않다는 문제점이 있다.
이에 따라, 상기 광 차단막(400)을 도전성 물질막으로 형성하는 경우, ITO막을 대체할 수 있는 하부 전극막으로 이용함으로써 종래의 캐리어 사용시 발생할 수 있는 ITO막의 불량 및 교체의 어려움을 함께 해소할 수 있다.
본 실시예의 경우, 상기 광 차단막(400)은 탄소 기반 폴리머(carbon base polymer)로 형성할 수 있다. 그러나, 하부전극막으로 이용할 수 있는 도전성을 구비하고 접착부재(300)를 자연분해할 수 있는 분해광을 차단할 수 있다면 다양한 종류의 물질막이 광 차단막(400)으로 이용할 수 있음은 자명하다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따라 도 1에 도시된 웨이퍼-캐리어 결합체를 형성하는 단계를 나타내는 공정 단면도들이다.
도 1 및 도 4a 내지 도 4c를 참조하면, 상기 예비 웨이퍼-캐리어 결합체(800)를 상기 광 차단막을 형성하기 위한 물질을 포함하는 용액 속에 침잠시켜 물질막으로 코팅하고, 상기 물질막을 건조시켜 상기 광 차단막(400)을 형성한다.
예를 들면, 상기 광 차단막(400)을 형성하기 위한 물질이 용액(S)으로 저장된 용기(R)의 내부로 파지수단(holder, H)에 고정된 예비 웨이퍼-캐리어 결합체(800)를 공급하여 상기 용액(S)의 내부로 침잠시킨다. 이에 따라, 상기 예비 웨이퍼-캐리어 결합체(800)의 전면을 상기 용액으로 코팅시켜 물질막을 형성한다. 일정한 조건에서 물질막을 건조시킴으로써 도 4b에 도시된 바와 같은 상기 예비 웨이퍼-캐리어 결합체(800) 전면을 덮는 광 차단막(400)을 형성할 수 있다.
이어서, 상기 비아 구조물(120)을 노출하도록 상기 웨이퍼 가공물(100)의 후면(112)을 덮는 상기 광 차단막(400) 및 상기 웨이퍼 가공물의 후면(112)을 부분적으로 제거한다. 즉, 상기 웨이퍼 가공물(100)의 후면(112)을 덮는 광 차단막(400) 및 상기 후면(112) 일부를 제거하여 비아 구조물(120)을 노출한다. 예를 들면, 상기 비아 구조물(120)이 노출될 때까지 상기 웨이퍼 가공물(100)의 후면 및 상기 후면을 덮는 광 차단막(400)을 연삭(grinding)으로 제거하여 반도체 기판(110)의 높이를 낮출 수 있다. 이와 달리, 상기 광 차단막(400)은 화학적 기계적 평탄화 공정 이나 에치백 공정에 의해 제거하여 상기 반도체 기판(110)의 후면을 노출한 후 반도체 기판(110)을 연삭에 의해 부분적으로 제거할 수도 있다. 이에 따라, 상기 광 차단막(400)을 구비하는 웨이퍼-캐리어 결합체(900)를 형성한다.
상기 광차단막(400)의 조성과 기능에 대해서는 도 3a 내지 도 3c를 설명한 것과 동일하므로 더 이상의 상세한 설명은 생략한다.
이어서, 상기 웨이퍼 가공물(100)의 후면(112)에 상기 비아 구조물(120)과 접속하는 접속체(500)를 형성한다(단계 S300).
도 5a 내지 도 5d는 본 발명의 일실시예에 따라 도 1에 도시된 접속체를 형성하는 단계를 나타내는 공정단면도들이다.
도 1 및 도 5a 내지 도 5c를 참조하면, 먼저 상기 비아 구조물(120)이 상기 웨이퍼 가공물(100)의 후면(112)으로부터 돌출하도록 식각하고, 상기 후면(112) 상에 상기 비아 구조물(120)을 덮는 절연막(440) 및 보호막(passivation layer,450)을 적층한다.
예를 들면, 상기 웨이퍼-캐리어 결합체(900)를 플라즈마 가공을 수행하는 공정챔버(미도시)의 내부에 로딩하고 정전척(700) 상에 고정한다. 이어서, 상기 웨이퍼-캐리어 결합체(900)의 상부를 향하여 플라즈마 식각(P1)공정을 수행하여 웨이퍼 가공물(100)의 반도체 기판(110) 후면(112) 일부를 제거한다. 예를 들면, 상기 플라즈마 식각(P1)은 상기 비아 구조물(120)에 대하여 선택적으로 기판(110)을 제거하여 비아 구조물(120)의 단부는 돌출되고 기판(110)의 두께는 낮출 수 있다. 이때, 상기 정전척(700)과 접촉한 상기 광 차단막(400)은 플라즈마 식각(P1) 공정의 하부전극으로 기능할 수 있다. 이에 따라, 웨이퍼 가공물의 후면(112)이 리세스 되어 상기 비아 구조물(120)이 돌출된다.
이어서, 웨이퍼-캐리어 결합체(900)의 형상 프로파일을 따라 절연막(440)을 형성하고 상기 절연막(440)의 상부에 보호막(450)을 형성한다. 상기 절연층(440)은 반도체 기판(110)과의 접합성이 우수하여 반도체 기판(110)과 보호막(450) 사이의 박리를 방지할 수 있다. 절연막(440)과 보호막(450)은 플라즈마 증착(P2) 공정에 의해 형성할 수 있다. 이때, 상기 정전척(700)과 접촉한 상기 광 차단막(400)은 상기 플라즈마 증착(P2) 공정의 하부전극으로 기능할 수 있다. 상기 보호막(450)은 평탄화 공정에 의해 상면을 평탄하게 처리한다. 예를 들면, 상기 절연막(440)은 실리콘 산화막으로 형성되고 상기 보호막(450)은 실리콘 질화막으로 형성될 수 있다.
상기 보호막(450)은 웨이퍼 가공물(100)의 후면(112)을 외부의 충격이나 습기로부터 보호하고, 전극패드(500)를 형성하기 위한 후속공정으로부터 상기 비아 구조물(120)이나 하부의 도전성 구조물을 보호한다. 상기 절연막(440)은 반도체 기판(110)과의 접착성이 우수하여 반도체 기판(110)과 보호막(450)의 박리를 방지할 수 있다.
이때, 상기 절연막(440)과 보호막(450)은 상기 광차단막(400)의 표면상에 동시에 형성되어 반도체 기판(110), 접착부재(300) 및 캐리어(200)의 측부에 형성되는 막질의 두께를 증가시킨다. 이에 따라, 상기 챔버의 내부에서 플라즈마 공정이 진행되는 동안 두께가 얇아진 반도체 기판(110)의 측부에 발생할 수 있는 크랙을 효과적으로 방지할 수 있다.
이어서, 도 5c에 도시된 바와 같이, 상기 비아 구조물(120)을 덮고 있는 상기 보호막(450) 및 절연막(440)을 부분적으로 제거하여 비아 구조물(120)의 상면을 노출한다. 예를 들면, 상기 비아 구조물(120)의 상면이 노출되도록 기계적 화학적 연마(CMP) 공정을 수행하여 상기 기판(110) 상에 잔류하는 절연막(440) 및 보호막(450)은 비아 구조물(120)에 의해 노드 분리된 절연막 패턴(440ㅁ) 및 보호막 패턴(450a)으로 형성된다. 이에 따라, 상기 비아 구조물(120)의 상면과 노드 분리된 절연막 패턴(440a) 및보호막패턴(450a)은 동일한 평면 상에 배치된다.
이어서, 도 5d에 도시된 바와 같이, 상기 비아 구조물(120)과 접촉하는 도전성 패턴 구조물인 접속체(500)를 형성한다. 상기 비아 구조물(120),절연막 패턴(440a) 및 보호막 패턴(450a)을 덮는 도전막(미도시)을 형성하고, 패터닝 공정에 의해 상기 도전막을 부분적으로 제거하여 상기 비아 구조물(120)과 접촉하는 도전성 패턴 구조물인 접속체(500)를 형성한다.
상기 비아 구조물(120)과 접속체(500)는 상기 웨이퍼 가공물(100)을 관통하는 관통부재 및 상기 관통부재와 접속하는 전극패드로 기능하여 상기 웨이퍼 가공물(100) 상에 적층되는 다른 웨이퍼 가공물(미도시)이나 배선 구조물 또는 회로기판과 전기적으로 연결된다.
이때, 상기 접속체(500)는 상기 웨이퍼 가공물(100)의 형상과 구조에 따라 다양한 구조로 패터닝 될 수 있다. 예를 들면, 상기 비아 구조물(120)을 외부와 접속하기 위한 콘택 패드로서 기능하는 범프 구조물로 형성될 수도 있고, 상기 웨이퍼 가공물(100)에 구비된 도전성 구조물이나 배선 구조물과 연결하기 위한 재배선 라인의 일부로서 형성될 수도 있다.
상기 도전막도 챔버의 내부에서 플라즈마 공정에 의해 형성될 수 있으며 플라즈마 공정이 진행되는 동안 정전척에 고정된 상기 광차단막(400)은 하부전극으로 기능할 수 있다.
이와 같이, 상기 웨이퍼 가공물(100)의 후면(112)에 비아 구조물(120)과 접속하는 접속체(500)는 연속적인 플라즈마 공정에 의해 형성되며 상기 플라즈마 공정은 불활성 가스인 질소(N2) 플라즈마를 이용하여 수행되는 것이 일반적이다.
상기 질소 플라즈마는 플라즈마 공정이 진행되는 동안 약 365nm 내지 약 370nm의 파장을 갖는 광을 생성한다. 그러나, 상기 광 차단막(400)에 의해 충분히 질소 플라즈마 공정이 진행되는 동안 발생하는 광은 충분히 차단되므로 플라즈마 공정이 진행되는 동안 상기 광분해성 접속부재(300)가 자연분해(self-releasing)되는 것을 충분히 방지할 수 있다.
본 실시예에서는 365nm 내지 370nm의 광을 생성하는 질소 플라즈마를 이용하고 상기 350nm 내지 400nm 파장대역의 광에 의해 자연분해되는 접착부재(300)를 이용하는 경우에 대하여 상기 광차단막(400)을 예시적으로 개시하고 있다. 그러나, 플라즈마 공정에서 파생되는 파생광의 파장이 달라지거나 상기 접착부재(300)의 자연분해 파장대역이 상기 파생광의 파장대역과 상이한 경우에는 상기 광차단막(400)에 의해 차단되는 파장의 범위도 달라져야 하는 것은 자명하다.
이에 따라, 광분해성 접착부재(300)와 투명 캐리어(200)를 이용하여 상기 웨이퍼-캐리어 결합체(900)를 형성한다 할지라도 상기 접속체(500)를 형성하기 위한 플라즈마 공정에 의해 상기 접착부재(300)의 접착력이 상실되어 웨피어 가공물(100)과 캐리어(200) 사이에 발생하는 들뜸(swelling) 불량을 충분히 방지할 수 있다. 상기 들뜸 불량에 의해 플라즈마 공정이 진행되는 동안 상기 웨이퍼 가공물(100)과 캐리어(200) 사이에서 아킹(arching) 현상이 빈번하게 발생되어 웨이퍼 가공물(100)에 대한 불량소스로 기능하였지만, 상기 들뜸의 방지에 의해 이와 같은 아킹에 의한 웨이퍼 가공물(100)의 불량을 충분하게 방지할 수 있다.
뿐만 아니라, 웨이퍼 가공물(100)의 측부에서 상기 광 차단막(400) 상에 상기 절연막(440)과 보호막(450)을 추가적으로 형성함으로써 플라즈마 공정에 의해 반도체 기판(110)의 측부에 발생하는 응력변화에 의한 크랙을 더욱 효율적으로 방지할 수 있다.
이어서, 광을 조사하여 상기 웨이퍼 가공물(100)과 캐리어(200)를 분리한다(단계 S400).
도 6a 내지 도 6d는 본 발명의 일실시예에 따라 도 1에 도시된 웨이퍼 가공물과 캐리어의 분리단계를 나타내는 공정단면도들이다.
도 1 및 도 6a 내지 도 6d를 참조하면, 상기 접속체(500)를 형성하는 공정이 완료되면, 상기 웨이퍼-캐리어 결합체(900)를 분리 챔버(미도시)로 이동하여 상기 캐리어(200)와 웨이퍼 가공물(100)을 분리한다.
먼저, 상기 캐리어(200)의 배면(202)이 상부를 향하도록 웨이퍼-캐리어 결합체(900)를 뒤집어서 분리챔버에 위치시키고, 상기 캐리어(200)의 배면(202) 및 측부(203)에 형성된 상기 광 차단막을 제거한다. 예를 들면, 상기 보호막(450) 및 절연막(440)을 제1 세정공정에 의해 먼저 제거하고 상기 광차단막(400)을 제2 세정공정에 의해 제거할 수 있다. 본 실시예의 경우, 상기 보호막(450) 및 절연막(440)은 질화물 및 산화물을 포함하고, 상기 광차단막(400)은 폴리머를 포함하므로 제1 및 제2 세정공정은 세정액을 달리하는 서로 다른 습식세정에 의해 수행될 수 있다. 이와 달리, 상기 제1 세정공정은 플라즈마를 이용한 건식 세정에 의해 수행될 수도 있다.
이어서, 상기 캐리어(200)의 배면(202) 및 측부(203) 중의 적어도 하나로 상기 분해광을 조사하여 상기 접착부재(300)를 자연 용해하고, 상기 캐리어(200)를 상기 웨이퍼 가공물(100)로부터 제거한다.
예를 들면, 상기 제거 챔버의 상부에 구비된 자외선 조사수단으로부터 상기 캐리어(200)를 향하여 약 350nm 내지 약 400nm의 파장을 갖는 자외선을 조사한다. 상기 자외선은 배면(202) 및 측면(203)을 통하여 투명 캐리어(200)를 투과하여 접착부재(300)에 도달한다. 접착부재(300)는 상기 자외선 광에 의해 자연분해되어 접착력을 상실하게 된다. 접착부재(300)가 충분히 자연분해 된 후, 파지부(미도시)를 이용하여 상기 캐리어(200)를 웨이퍼-캐리어 결합체(900)로부터 제거함으로써 캐리어(200)와 웨이퍼 가공물(100)을 분리한다.
이후, 웨이퍼 가공물 상에 다른 웨이퍼 가공물 또는 회로기판을 적층(단계 S500)하여 다양한 칩 패키지를 형성할 수 있다. 이때, 상기 비아 구조물(120) 및 접속체(500)를 구비하는 관통부재는 상기 웨이퍼 가공물(100)과 적층된 다른 칩 구조물 또는 회로기판을 상기 웨이퍼 가공물(100) 상에 형성된 도전성 구조물들과 전기적으로 연결한다.
예를 들면, 상기 관통부재를 구비하는 웨이퍼 가공물(100) 상에 다른 웨이퍼 가공물(미도시)을 접착하여 칩 스택 패키지(chip stack package)를 형성할 수도 있고 회로기판에 직접 접착되어 패키지 공정을 수행할 수도 있다. 이와 달리, 웨이퍼 가공물(100) 상에 구비된 다수의 칩들을 개별 칩으로 분리한 후 회로기판에 직접 실장할 수도 있다.
본 발명의 일실시예에 의한 반도체 소자의 제조방법에 의하면, 관통부재를 형성하기 위한 웨이퍼-캐리어 결합체를 형성하기 위한 접착부재를 종래의 증착에 의한 접착막으로부터 광분해성 접착테이프로 대체함으로써 관통부재 형성을 위한 비용을 현저하게 저하시킬 수 있다. 또한, 광분해성 접착테이프의 자연분해를 위한 분해광을 공급할 수 있도록 투명 캐리어를 배치하고 플라즈마 공정이 진행되는 동안에는 파생광이 상기 투명 캐리어를 투과하는 것을 방지하는 광 차단막을 배치함으로써 플라즈마 공정이 진행되는 동안 상기 광분해성 접착테이프의 접착력이 상실되는 것을 방지한다. 이에 따라, 웨이퍼 가공물과 캐리어 사이에 발생하는 들뜸(swelling) 불량 및 상기 들뜸불량에 의해 생성된 공간에서 발생하는 아킹(arching)을 현저하게 감소시킬 수 있다.
뿐만 아니라, 상기 웨이퍼 가공물의 측부를 상기 광차단막뿐만 아니라 접속체를 형성하기 위한 보호막 및 절연막으로 코팅함으로써 플라즈마 공정이 진행되는 동안 웨이퍼 가공물(100)의 측부에 발생되는 크랙을 효과적으로 방지할 수 있다.
아울러, 캐리어 하부에 배치되는 플라즈마 공정용 하부전극으로 기능하는 ITO막을 상기 광차단막으로 대체함으로써 ITO막의 불량으로 인한 플라즈마 공정불량을 방지하고, 불량 ITO막을 교체하는 번거로움과 비용을 줄일 수 있다.
본 발명은 쓰루 실리콘 비아(through silicion via, TSV)와 같은 관통부재를 형성하기 위한 웨이퍼-캐리어 결합체에 관하여 개시하고 있지만, 광분해서 접착부재와 투명 캐리어를 구비하는 공정에서 공정진행 중에 광분해서 접착부재의 자연분해(self-releasing)를 방지할 필요가 있는 다양한 공정에 응용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 다수의 비아 구조물을 구비하는 반도체 웨이퍼 가공물의 활성면(active face)을 광분해 접착부재에 의해 광 투과성 캐리어의 전면(front face)에 접착하여, 상기 활성면과 대칭적인 상기 웨이퍼 가공물의 후면(back side)이 상부를 향하는 예비 웨이퍼-캐리어 결합체를 형성하고;
    상기 후면을 통하여 상기 비아 구조물이 노출되고 상기 웨이퍼 가공물, 접착부재 및 캐리어를 덮고 상기 캐리어를 투과하는 광을 차단하는 광 차단막(optical shielding layer)을 구비하는 웨이퍼-캐리어 결합체를 형성하고;
    상기 후면 상에 상기 비아 구조물과 접촉하는 접속체를 형성하고; 그리고
    상기 광분해 접착부재를 분해하는 분해 광을 조사하여 상기 웨이퍼 가공물과 상기 캐리어를 분리하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 웨이퍼-캐리어 결합체를 형성하는 것은,
    상기 웨이퍼 가공물의 후면을 부분적으로 제거하여 상기 비아 구조물을 노출하고;
    상기 예비 웨이퍼-캐리어 결합체를 뒤집어 상기 캐리어의 배면이 상부를 향하도록 위치시키고; 그리고
    상기 예비 웨이퍼-캐리어 결합체의 형상 프로파일을 따라 상기 광 차단막을 코팅하여 상기 캐리어, 상기 접착부재의 측면 및 상기 웨이퍼 가공물의 측면을 덮는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 웨이퍼-캐리어 결합체를 형성하는 것은,
    상기 예비 웨이퍼-캐리어 결합체를 상기 광 차단막을 형성하기 위한 물질을 포함하는 용액 속에 침잠시켜 물질막으로 코팅하고;
    상기 물질막을 건조시켜 상기 광 차단막을 형성하고; 그리고
    상기 비아 구조물을 노출하도록 상기 웨이퍼 가공물의 후면을 덮는 상기 광 차단막 및 상기 웨이퍼의 후면을 부분적으로 제거하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 광분해 접착부재는 상기 활성면의 전면을 덮는 양면 접착테이프 형상으로 제공되어 상기 웨이퍼와 상기 캐리어는 상기 접착테이프를 매개로 결합하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 접착테이프는 자외선 광에 의해 자연 박리(self-releasing)되는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 접착테이프는 350nm 내지 400nm의 파장을 갖는 자외선 광에 의해 자연 분해되는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 광 투과성 캐리어는 유리 및 석영(quartz) 중의 어느 하나인 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 광 차단막은 도전성 물질로 구성되는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 도전성 물질은 탄소 기반 폴리머(carbon base polymer)로 구성되는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 광 차단막은 350nm 내지 400nm의 파장을 차단시켜 상기웨이퍼-캐리어 결합체에 대한 플라즈마 공정이 진행되는 동안 상기 접착부재의 자연 분해(self-releasing)가 방지되는 반도체 소자의 제조방법.
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