CN101246890A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件，其具有：含铁电膜的铁电电容器，具有形成在所述铁电电容器上的第一层的层间绝缘膜，连接到所述铁电电容器的插塞和布线，以及在所述铁电电容器邻近处的虚置插塞。本发明还提供上述半导体器件的制造方法。利用本发明的半导体器件制造方法，可以实现一种FeRAM，其中由氢气和潮气造成的铁电电容器的性能下降能够被有效抑制。另外，按照本发明，抑制铁电电容器性能下降的FeRAM可以在不增加制造步骤数量的情况下形成。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及一种包含铁电电容器的半导体器件及其制造方法。
背景技术
铁电随机存取存储器(FeRAM)是具有含铁电膜的铁电电容器的非易失性存储器。FeRAM的在优点在于，能够实现高速操作，耗电低，而且对于写入和读取十分耐用。用于FeRAM的铁电电容器的铁电膜的实例是锆钛酸铅(PbZr1-xTixO3，PZT)膜。
这种铁电膜，例如PZT膜，具有容易被氢气和潮气(moisture)降低性能的特性。氢气和潮气从外部进入，或者在形成FeRAM的过程中生成。因此，标准FeRAM具有铁电电容器部分被氧化铝(AlO)膜等覆盖的结构，以便防止氢气和潮气进入铁电电容器(例如，参见USP 7,115,994和US2006-0281300A)。
发明内容
根据本发明，提供了一种半导体器件，其具有：含铁电膜的铁电电容器，具有形成在所述铁电电容器上的第一层的层间绝缘膜，连接到所述铁电电容器的插塞和布线(wiring)，以及在所述铁电电容器邻近处的虚置插塞(dummyplug)。
根据本发明，还提供一种半导体器件制造方法，所述半导体器件具有含铁电膜的铁电电容器，所述方法包括以下步骤：在所述铁电电容器上形成具有多层结构的层间绝缘膜；在所述层间绝缘膜中形成虚置接触孔和接触孔；以及在所述虚置接触孔和所述接触孔中填充导电材料，以形成虚置插塞和用于电连接的插塞。
利用本发明的半导体器件制造方法，可以实现一种FeRAM，其中由氢气和潮气造成的铁电电容器的性能下降能够被有效抑制。另外，按照本发明，抑制铁电电容器性能下降的FeRAM可以在不增加制造步骤数量的情况下形成。
附图说明
图1是FeRAM的相关部分的横截面示意图；
图2A至图2E是形成铁电电容器之后相关部分的横截面示意图；
图3是示出根据第一实施例的FeRAM中接近铁电电容器的结构实例的相关部分横截面示意图；
图4是根据第一实施例的FeRAM中包含铁电电容器的层的相关部分平面示意图；
图5A至图5D是形成第一实施例的铁电电容器之后相关部分的横截面示意图；
图6是示出根据第二实施例的FeRAM中接近铁电电容器的结构实例的相关部分横截面示意图；
图7是根据第二实施例的FeRAM中包含铁电电容器的层的相关部分平面示意图；
图8A至图8B是形成第二实施例的铁电电容器之后相关部分的横截面示意图；
图9是示出第二实施例的修改的相关部分平面示意图；
图10是示出根据第三实施例的FeRAM中接近铁电电容器的结构实例的相关部分横截面示意图；
图11是根据第三实施例的FeRAM中包含铁电电容器的层上布置的层的相关部分平面示意图；
图12是示出根据第四实施例的FeRAM中接近铁电电容器的结构实例的相关部分横截面示意图；
图13是根据第四实施例的FeRAM中包含铁电电容器的层上布置的层的相关部分平面示意图；
图14是示出根据第五实施例的FeRAM中接近铁电电容器的结构实例的相关部分横截面示意图；
图15A至图15B是示出根据第五实施例的形成虚置接触孔的步骤的相关部分横截面示意图；以及
图16是示出连续结构的实例的示意图。
具体实施方式
图1是FeRAM的相关部分的横截面示意图。图1示出FeRAM的存储单元的相关部分。在图1中，没有示出FeRAM的逻辑部分。
如图1所示的FeRAM包括：多个金属氧化物半导体(MOS)晶体管3，其是使用半导体衬底例如硅(Si)衬底2来形成的；以及与MOS晶体管3电连接的多个铁电电容器4。
在Si衬底2上，以例如浅沟槽隔离(STI)法来形成元件隔离区5。在Si衬底2中，在元件隔离区5界定的区域中形成(provide)预定导电类型的阱6。
在MOS晶体管3中，在形成阱6的Si衬底2上形成栅极氧化物膜3a，并且在栅极氧化物膜3a上形成栅极电极3b。将栅极电极3b的表面层硅化。在栅极电极3b的侧面上形成侧壁3c。在Si衬底2的位于栅极电极3b两侧的区域中形成延伸区3d和3e、源极区3f和漏极区3g。
在Si衬底2上形成覆盖MOS晶体管3的覆盖膜7。覆盖膜7是由堆叠膜构成，该堆叠膜包括例如氧化硅(SiO)膜和氮化硅(SiN)膜。在覆盖膜7上形成第一层间绝缘膜8。第一层间绝缘膜8例如是由使用四乙氧基硅烷(TEOS)形成的氧化硅膜(四乙氧基硅烷(TEOS)氧化物膜)构成的。在贯穿第一层间绝缘膜8和覆盖膜7的接触孔中形成插塞9。经由扩散防止膜9a，插塞9连接到MOS晶体管3的源极区3f和漏极区3g。扩散防止膜9a是由包含钛(Ti)膜和氮化钛(TiN)膜的堆叠膜(Ti/TiN膜)构成的。在每个插塞9中形成钨(W)膜9b。
在第一层间绝缘膜8上形成抗氧化膜10，用于防止插塞9在下述的氧气气氛中退火期间被氧化。抗氧化膜10是由例如包含氮氧化硅(SiON)膜和TEOS氧化物膜的堆叠膜构成的。而且，在抗氧化膜10上形成AlO膜11。在AlO膜11上顺序堆叠下电极4a、铁电膜4b以及上电极4c，以形成铁电电容器4。下电极4a是由例如铂(Pt)膜构成的。铁电膜4b是由例如PZT膜构成的。上电极4c是由例如氧化铱(IrO)膜构成的。
铁电电容器4的整个表面由AlO膜11覆盖。在AlO膜11上形成由例如TEOS氧化物膜构成的第二层间绝缘膜12。将插塞13和插塞14分别连接到铁电电容器4的下电极4a和上电极4c。在插塞13中，在穿透第二层间绝缘膜12和AlO膜11的接触孔中形成W膜13b，在所述接触孔与W膜13b之间具有阻挡金属膜13a，其由例如TiN膜构成。在插塞14中，在穿透第二层间绝缘膜12和AlO膜11的接触孔中形成W膜14b，在所述接触孔与W膜14b之间具有阻挡金属膜14a，其由例如TiN膜构成。类似地，插塞15形成为：其中，在穿透第二层间绝缘膜12、AlO膜11和抗氧化膜10的接触孔中形成W膜15b，在所述接触孔与W膜15b之间具有阻挡金属膜15a，其由例如TiN膜构成。每个插塞15被连接到下层中形成的插塞9。插塞15电连接到MOS晶体管3的源极区3f和漏极区3g。
在包含插塞13、14、15的第二层间绝缘膜12上形成第一布线层16、17、18。通过分别按顺序堆叠例如Ti/TiN膜16a、17a和18a，铝(Al)-铜(Cu)合金膜(AlCu膜)16b、17b和18b，以及Ti/TiN膜16c、17c和18c，来形成第一布线层16、17和18。
在连接到铁电电容器4的下电极4a的插塞13上形成布线16。形成布线17以覆盖连接到铁电电容器4的上电极4c的插塞14和电连接到MOS晶体管3的源极区3f的插塞15。在电连接到MOS晶体管3的漏极区3g的插塞15上形成布线18。
在布线16、17和18上形成由例如TEOS氧化物膜构成的第三层间绝缘膜19。插塞20连接到与漏极区3g电连接的布线18。在插塞20中，在穿透第三层间绝缘膜19的接触孔中形成W膜20b，在所述接触孔与W膜20b之间具有阻挡金属膜20a，其是由例如Ti/TiN膜构成的。
而且，在插塞20上形成其中按顺序堆叠了Ti/TiN膜21a、AlCu膜21b和Ti/TiN膜21c的第二布线层21。第二布线层21是例如通过按顺序堆叠Ti/TiN膜21a、AlCu膜21b和Ti/TiN膜21c形成的。插塞23连接到布线21。在插塞23中，在穿透由例如TEOS氧化物膜构成的第四层间绝缘膜22的接触孔中形成W膜23b，在所述接触孔与W膜23b之间具有由例如Ti/TiN膜构成的阻挡金属膜23a。
同样地，尽管在附图中没有示出，包括例如第三布线层、第四布线层和第五布线层的多个布线层按顺序形成在第四层间绝缘膜22上。而且，在其上形成适当的覆盖膜。另外，在覆盖膜上形成电连接到布线层的多个焊盘(pad)，并且在焊盘以外的区域表面上形成聚酰亚胺膜等。
由下面描述的方法来生产具有上述基本结构的FeRAM。
图2A是形成铁电电容器后相关部分的横截面示意图。
首先，通过例如STI方法在Si衬底2上形成元件隔离区5。在元件隔离区5中，通过实施预定导电类型的杂质的离子注入来形成阱6。
接下来，通过热氧化方法或者化学气相沉积(CVD)方法在Si衬底2上形成具有预定厚度的SiO膜。而且，通过例如CVD方法在SiO膜上形成用作栅极电极材料的多晶硅膜，并使其具有预定厚度。处理多晶硅膜和SiO膜使其具有预定形状。由此，形成栅极电极3b和栅极氧化物膜3a。
接下来，在Si衬底2的位于每个栅极电极3b两侧的区域中通过离子注入来引入预定导电类型的杂质。由此，形成延伸区3d和3e。
然后，在每个栅极电极3b的侧面上形成侧壁3c。接下来，在Si衬底2的位于侧壁3c两侧的区域中通过离子注入引入预定导电类型的杂质，由此形成源极区3f和漏极区3g。由此，形成了MOS晶体管3。
在形成MOS晶体管3之后，首先在衬底的整个表面上形成覆盖膜7。通过顺序沉积厚度为大约20nm的SiO膜和厚度为大约80nm的SiN膜，来形成覆盖膜7。通过等离子体CVD方法等形成覆盖膜7。
接下来，例如，通过等离子体CVD方法沉积厚度约为1000nm的TEOS氧化物膜。通过化学机械抛光(CMP)对TEOS氧化物膜进行抛光，直到剩余膜的厚度减小到大约700nm为止。由此，形成第一层间绝缘膜8。
然后，蚀刻第一层间绝缘膜8以形成到达(reaching)源极区3f和漏极区3g的接触孔。在形成接触孔后，通过例如溅镀(sputtering)法，在整个表面上顺序沉积厚度为大约30nm的Ti膜和厚度为大约20nm的TiN膜。而且，通过CVD方法在TiN膜上沉积W膜以填充接触孔。然后，通过CMP移除第一层间绝缘膜8上的非必要部分，由此在接触孔中形成插塞9。
随后，例如，在整个表面上顺序沉积厚度为大约100nm的SiON膜和厚度为大约130nm的TEOS氧化物膜，以形成抗氧化膜10。
通过下述过程来产生铁电电容器4。在形成铁电电容器4时，首先，必须形成下电极4a和具有满意结晶(satisfactory crystallinity)的铁电膜4b。为了这个目的，在抗氧化膜10上沉积AlO膜11。例如，在该AlO膜11上顺序沉积Pt膜和PZT膜，然后执行结晶退火。形成Pt膜使其具有大约130nm到180nm范围内的厚度。形成PZT膜使其具有大约130nm到180nm范围内的厚度。在PZT膜上沉积IrO膜，随后进行结晶退火。然后，在其上进一步沉积IrO膜。结果，形成总厚度在大约200到300nm范围内的IrO膜。
接下来，使用单独的抗蚀图案在三个阶段中顺序蚀刻IrO膜、PZT膜和Pt膜。通过上述蚀刻形成上电极4c、铁电膜4b和下电极4a。由此，形成铁电电容器4。
在铁电电容器4上进一步沉积AlO膜11。因此，每个铁电电容器4完全被该AlO膜11和之前形成的另一AlO膜11一起覆盖。因此，如上所述，可以抑制潮气和氢气侵入铁电电容器4。
接下来，通过蚀刻移除插塞9上布置的AlO膜11。这样做的原因如下。在随后的步骤中，通过蚀刻形成到达插塞9的接触孔。在这种情况下，如果AlO膜11仍然留在插塞9上，则AlO膜11用作蚀刻停止层(stopper)并且防止接触孔的形成。为了防止这种现象产生，移除插塞9上布置的AlO膜11。
通过上述步骤来获得如图2A所示的结构。
图2B是示出形成第一接触孔的步骤的相关部分横截面示意图。
接下来，例如，通过等离子体CVD方法沉积厚度大约为1500nm的TEOS氧化物膜。然后，通过CMP抛光TEOS氧化物膜，直到剩余膜的厚度减小到大约1000nm为止。由此，形成第二层间绝缘膜12。在进行抗蚀图案化后，通过蚀刻移除第二层间绝缘膜12的一部分和AlO膜11的一部分。结果，形成分别到达铁电电容器4的下电极4a和上电极4c的接触孔31和32。
形成接触孔31和32之后，例如在氧气气氛中以约450℃到550℃执行退火(恢复退火)大约60分钟。通过这种退火(恢复退火)，能够恢复由于先前的蚀刻工艺等而被降低的铁电电容器4的特性。
图2C是显示形成第二接触孔的步骤的相关部分横截面示意图。
在退火之后，通过蚀刻移除第二层间绝缘膜12的一部分和抗氧化膜10的一部分。结果，形成到达在下层形成的插塞9的接触孔33。
图2D是示出填充接触孔的步骤的相关部分横截面示意图。
如图2B和图2C所示，形成接触孔31、32和33。接下来，如图2D所示，通过溅镀方法等在整个表面上沉积厚度为大约100nm的TiN膜34。此外，通过CVD方法沉积W膜35。结果，同时填充在图2B和图2C所示的步骤中形成的接触孔31、32和33。
然后，通过CMP移除第二层间绝缘膜12上的非必要部分。结果，分别在接触孔31、32和33中形成插塞13、14和15。
图2E是示出形成布线层的步骤的相关部分横截面示意图。
接下来，如图2E所示，分别在插塞13、14和15上形成布线16、17和18。在这个步骤中，首先，例如通过在形成有插塞13、14和15的第二层间绝缘膜12上堆叠Ti膜和TiN膜来形成Ti/TiN膜。形成Ti膜使其具有在大约40nm到80nm范围内的厚度。形成TiN膜使其具有在大约20nm到40nm范围内的厚度。接下来，例如，在Ti/TiN膜上形成AlCu膜。形成AlCu膜使其具有在大约300到400nm的范围内的厚度。接下来，例如，通过在AlCu膜上堆叠Ti膜和TiN膜来形成Ti/TiN膜。形成Ti膜使其具有在大约3到8nm范围内的厚度。形成TiN膜使其具有在大约50到90nm的范围内的厚度。在Ti/TiN膜上形成由SiON膜等构成的抗反射膜。接下来，在抗反射膜上形成抗蚀图案。蚀刻抗反射膜使其具有预定布线图案，由此形成布线16、17和18。在附图中没有示出抗反射膜。
接下来，如图2E所示，例如，通过等离子体CVD方法沉积厚度大约为1500nm的TEOS氧化物膜，以形成第三层间绝缘膜19。形成接触孔然后填充，由此形成插塞20。由此，形成第一布线层。
类似地，顺序形成第二布线层和随后的多个布线层。例如，在形成第五布线层后，通过CVD方法等来沉积由第一覆盖膜和第二覆盖膜构成的覆盖膜(未示出)。第一覆盖膜是由厚度在大约700到800nm范围内的高密度等离子体(HDP)未掺杂硅酸盐玻璃(USG)膜构成的。第二覆盖膜是由厚度在大约400到600nm范围内的SiN膜构成的。然后，形成用于引导(leading)焊盘的接触孔。形成聚酰亚胺膜然后对其进行图案化，由此可以产生FeRAM的基本结构。
FeRAM的逻辑部分(未示出)与上述存储部分一起形成。布线16、17、18等具有与逻辑部分中使用的布线相同的结构。因此，在进行处理和布线的可靠性方面不会发生问题。
下面将描述这样的实施例，在该实施例中，用于抑制由于潮气和氢气引起的铁电电容器4性能降低的结构被应用于具有上述基本结构的FeRAM中。
首先，将描述第一实施例。
图3是示出根据第一实施例的FeRAM中接近铁电电容器的结构示例的相关部分横截面示意图。图4是根据第一实施例的FeRAM中包含铁电电容器的层的相关部分平面示意图。
为了描述方便，图3和图4示出一种结构，其中电连接到铁电电容器4的上电极4c的布线17沿着与铁电电容器4的下电极4a延伸的方向垂直的方向延伸。
在第一实施例的FeRAM中，在存储单元阵列的末端的第二层间绝缘膜12中布置多个虚置插塞40。虚置插塞40具有与同一层中形成的其它插塞14等的结构相同的结构。更具体地，在每个虚置插塞40中，在穿透第二层间绝缘膜12的接触孔中形成W膜40b，在接触孔与W膜40b之间具有扩散防止膜40a，其是由例如TiN膜构成的。
通过形成铁电电容器4附近的虚置插塞40，接近铁电电容器4的第二层间绝缘膜12的体积被减少。因此，即使在第二层间绝缘膜12包含潮气时，也可以减少潮气对于铁电电容器4的影响。因此，可以抑制铁电电容器4的性能下降。
在该实施例中，在形成有铁电电容器4的层中形成多个虚置插塞40。但是，只要在该层上形成至少一个虚置插塞40，就可以抑制第二层间绝缘膜12中含有的潮气对于铁电电容器4的影响。这是因为在形成至少一个虚置插塞40时，在包含铁电电容器4的层中的第二层间绝缘膜12的体积比没有形成虚置插塞40的情况下的体积要小。
为了有效抑制第二层间绝缘膜12中包含的潮气对于铁电电容器4的影响，优选在铁电电容器4的邻近处布置至少一个虚置插塞40。
虚置插塞40的大小(直径)没有特别的限制。但是，应该考虑以下几点：例如，如下所述，通过填充接触孔然后利用CMP平坦化所形成的膜，来形成虚置插塞40。因此，在虚置插塞40的直径较大时，对于在某些直径，在虚置插塞40中可能会出现凹陷(dishing)等现象。
在接近铁电电容器4的区域上可以形成具有相对大直径的虚置插塞40。在远离铁电电容器4的区域上可以形成具有相对小直径的虚置插塞40。在同一层中的不同区域可以单独设置虚置插塞40的直径。
图3示出在穿透第二层间绝缘膜12的接触孔中形成虚置插塞40的情况。或者，可以根据形成接触孔的条件、第二层间绝缘膜12的厚度等，在穿透第二层间绝缘膜12和在其下形成的AlO膜11的接触孔中形成虚置插塞40。更具体地，可以使用在AlO膜11下形成的抗氧化膜10作为蚀刻停止层，通过蚀刻形成接触孔，并可以在产生的接触孔中形成虚置插塞40。
如图3的X部分所示，上部第三层间绝缘膜19可以直接形成于虚置插塞40上。或者，如图3的Y部分所示，与布线17等的结构相同的结构，例如，具有堆叠Ti/TiN膜41a、AlCu膜41b和Ti/TiN膜41c的结构的布线41可以形成于虚置插塞40上。该布线41可以是包含在FeRAM的电路中的布线。或者，布线41可以是虚置的(虚置布线)，不用作电路。在图3中X部分所示的结构和Y部分所示的结构都可以形成在FeRAM中。
具有上述结构的第一实施例的FeRAM可以通过下述方法来形成。
首先，图2A示出在其中形成铁电电容器4和AlO膜11的结构。
图5A是在形成第一实施例的铁电电容器之后的相关部分横截面示意图。
通过在图2A中所示的形成铁电电容器4和AlO膜11的步骤，在存储单元阵列的末端可以获得图5A所示的结构。
在图2A和图5A中所示的步骤之后，如图2B所示，形成第二层间绝缘膜12。然后，分别形成到达铁电电容器4的下电极4a和上电极4c的接触孔31和32。
图5B是示出根据第一实施例的形成接触孔的步骤的相关部分横截面示意图。
在图2B中所示的形成这种接触孔31和32的步骤中，如图5B所示，在铁电电容器4附近与接触孔31和32一起形成虚置接触孔42。
使用铁电电容器4附近的AlO膜11或者抗氧化膜10作为蚀刻停止层，通过蚀刻，与接触孔31和32一起形成虚置接触孔42。例如，在图5B中，AlO膜11用作蚀刻停止层。将带有能够最终提供抗蚀图案的图案的掩模用作形成蚀刻抗蚀图案的掩模，在所述抗蚀图案上，在形成接触孔31和32以及虚置接触孔42的位置提供开口。
在如上所述形成接触孔31和32以及虚置接触孔42之后，执行预定的恢复退火。通过恢复退火来恢复铁电电容器4的特性。同时，在第二层间绝缘膜12中包含的潮气通过接触孔31和32以及虚置接触孔42被释放到第二层间绝缘膜12外部。
在恢复退火之后，如图8所示，通过蚀刻移除第二层间绝缘膜12的一部分和抗氧化膜10的一部分。随后，形成到达在下层中形成的插塞9的接触孔33。
在图2B、图5B、图2C所示的步骤之后，如图2D所示，在整个表面上沉积TiN膜34和W膜35，由此填充接触孔31、32和33。
图5C是示出根据第一实施例填充接触孔的步骤的相关部分横截面示意图。
在图2D所示的步骤中，使用TiN膜34和W膜35来填充接触孔31、32和33。另外，如图5C所示，使用TiN膜34和W膜35来一起填充虚置接触孔42以及接触孔31、32和33。
随后，通过执行CMP，分别在接触孔31、32和33以及虚置接触孔42中形成插塞13、14和15以及虚置插塞40。在CMP之后，如图2E所示，布线16、17和18分别在插塞13、14和15上形成。
图5D是示出根据第一实施例形成布线层的步骤的相关部分横截面示意图。
在图2E所示的步骤中，如图5D所示，视需要，在虚置插塞40上形成布线41。布线41可以与分别形成在插塞13、14和15上的布线16、17和18一起形成。可以通过例如形成Ti/TiN膜、AlCu膜、Ti/TiN膜、抗反射膜，然后蚀刻上述膜来形成布线41，使其具有预定布线图案。
随后，如基本结构的形成中所述，形成第三层间绝缘膜19。在形成接触孔之后，形成如图2E所示的插塞20，由此形成第一布线层。相似地，顺序形成上层的结构。
根据上述方法，在铁电电容器4附近形成虚置插塞40。因此，可以减小铁电电容器4附近的第二层间绝缘膜12的体积。因此，减少了铁电电容器4附近的第二层间绝缘膜12中含有的潮气。因此，由于降低了铁电电容器4附近的第二层间绝缘膜12中含有的潮气的渗透压力，所以减少了扩散到铁电电容器4内的第二层间绝缘膜12中的潮气。从而，能够抑制铁电电容器4的性能下降。而且，铁电电容器4的整个表面覆盖了AlO膜11。因此，不仅可以减少在铁电电容器4内部或者从外部进入的潮气对于铁电电容器4的影响，而且可以减少在铁电电容器4内部或者从外部进入的氢气对于铁电电容器4的影响。结果，该方法可以实现由氢气和潮气造成铁电电容器4的性能下降能够被有效抑制的FeRAM。
虚置插塞40可以与电连接到铁电电容器4的插塞13和14一起形成。为了同时形成虚置插塞40以及插塞13和14，与已知方法相比，只需要改变用于形成孔的掩模图案就足够了。更具体地，将用于仅形成接触孔31和32的已知掩模改变为用于同时形成接触孔31和32以及虚置接触孔42的掩模就足够了。通过使用这种掩模，抑制铁电电容器4性能下降的FeRAM可以在不增加步骤数量的情况下形成。
在第二层间绝缘膜12中形成接触孔31和32以及虚置接触孔42。随后，执行铁电电容器4的恢复退火。然后分别在接触孔31、接触孔32和虚置接触孔42中形成插塞13、插塞14和虚置插塞40。因此，利用恢复退火，能够恢复铁电电容器4的特性。此外，利用恢复退火，通过接触孔31、接触孔32和虚置接触孔42可以从第二层间绝缘膜12有效去除潮气。
在这个实施例中，如图2B和图5B所示，可以与到达铁电电容器4的接触孔31和32一起形成虚置接触孔42。接下来，如图2C所示，形成到达在下层形成的插塞9的接触孔33。或者，在形成到达铁电电容器4的接触孔31和32之后，虚置接触孔42可以与到达下层中形成的插塞9的接触孔33一起形成。
但是，如上所述，同时形成接触孔33和虚置接触孔42，然后，在某些情况下执行用于从第二层间绝缘膜12去除潮气的退火。在这种情况下，在惰性气体例如氩(Ar)的气氛中执行退火，以防止暴露在接触孔33的底部表面上的插塞9被氧化。
现在描述第二实施例。
图6是示出根据第二实施例的FeRAM中接近铁电电容器的结构示例的相关部分横截面示意图。图7是根据第二实施例的FeRAM中包含铁电电容器的层的相关部分平面示意图。
如图6和图7所示，在第二实施例的FeRAM中，如同第一实施例，在铁电电容器4附近形成多个虚置插塞50，其中W膜50b形成在扩散防止膜50a上。第二实施例的FeRAM与第一实施例的FeRAM的不同在于，在每个虚置插塞50下形成虚置下电极51。
如第一实施例中，该结构可以通过形成虚置插塞50和虚置下电极51来减小第二层间绝缘膜12的体积。因此，可以有效抑制潮气和氢气引起的铁电电容器4的性能下降。
虚置插塞50和虚置下电极51优选布置在铁电电容器4的邻近处。虚置插塞50的直径可以通过考虑在虚置插塞50的形成期间执行的CMP来适当地确定。
这种包含虚置插塞50和虚置下电极51的FeRAM可以通过例如下述方法来形成。
首先，如图2A所示，形成铁电电容器4和AlO膜11。
图8A是在形成第二实施例的铁电电容器之后的相关部分横截面示意图。
在图2A中所示的步骤中，在存储单元阵列的末端形成虚置下电极51，如图8A所示。
为了获取该结构，首先，例如，将Pt膜和PZT膜顺序沉积在抗氧化膜10上布置的AlO膜11上，然后执行结晶退火。然后将IrO膜沉积在PZT膜上，之后执行结晶退火。而且，在其上沉积IrO膜。随后，使用单独的掩模在三个阶段中蚀刻IrO膜、PZT膜和Pt膜。由此，顺序形成上电极4c、铁电膜4b和下电极4a，由此形成铁电电容器4。
在第二实施例中，在铁电电容器4的形成中，在通过蚀刻Pt膜形成下电极4a时，执行蚀刻以使得Pt膜不仅保留在形成铁电电容器4的区域，而且保留在其周边区域，如图8A所示。由此，形成虚置下电极51。然后，沉积AlO膜11以覆盖铁电电容器4和虚置下电极51，由此获得图8A所示的结构。
在图2A和图8A所示的步骤之后，如图2B所示，形成第二层间绝缘膜12，然后，形成分别到达铁电电容器4的下电极4a和上电极4c的接触孔31和32。
图8B是示出根据第二实施例形成接触孔的步骤的相关部分横截面示意图。
在参考图2B描述的步骤中，如图8B所示，到达在铁电电容器4附近形成的虚置下电极51的虚置接触孔52与分别到达下电极4a和上电极4c的接触孔31和32一起形成。使用虚置下电极51作为蚀刻停止层，通过蚀刻一起形成虚置接触孔52以及接触孔31和32。
在如上所述形成接触孔31和32以及虚置接触孔52之后，执行预定的恢复退火。通过执行恢复退火，恢复铁电电容器4的特性，并且通过接触孔31和32以及虚置接触孔52去除第二层间绝缘膜12中包含的潮气。
如第一实施例中那样执行后续步骤。特别地，在恢复退火之后，首先，如图2C所示形成接触孔33。接下来，如图2D所示，填充接触孔31、32和33，还填充图8B所示的虚置接触孔52。接下来，通过执行CMP，形成图2E所示的插塞13、14和15，并且在存储单元阵列的末端形成图6和图7所示的虚置插塞50。如图2E所示，布线17等形成在插塞14等上。如图6所示，视需要，在虚置插塞50上形成布线53，布线53具有其中堆叠Ti/TiN膜53a、AlCu膜53b和Ti/TiN膜53c的结构。接下来，如图2E所示，形成第三层间绝缘膜19，然后在第三层间绝缘膜19中形成插塞20，之后形成上层的结构。
在上述方法中，将带有能够提供抗蚀图案的图案的掩模用作通过蚀刻形成下电极4a的过程中形成抗蚀图案的掩模，在所述抗蚀图案上，在蚀刻后同时形成下电极4a和虚置下电极51。将带有能够提供抗蚀图案的图案的掩模用作通过蚀刻形成接触孔31和32的过程中形成抗蚀图案的掩模，在所述抗蚀图案上，在蚀刻后同时形成接触孔31和32以及虚置接触孔52。
通过使用这些掩模，可以同时形成下电极4a和虚置下电极51。还可以同时形成接触孔31和32以及虚置接触孔52。而且，可以同时填充接触孔31和32以及虚置接触孔52。因此，不需要增加步骤数量就可以形成抑制铁电电容器4性能下降的FeRAM。
另外，通过一起形成虚置接触孔52以及接触孔31和32，在铁电电容器4的恢复退火期间可以从第二层间绝缘膜12有效去除潮气。通过形成虚置插塞50和虚置下电极51，可以减少第二层间绝缘膜12的体积。因此，可以有效抑制铁电电容器4的性能下降。
如同第一实施例中，虚置接触孔52可以和到达铁电电容器4的接触孔31和32一起形成。或者，在形成接触孔31和32之后，虚置接触孔52可以与到达插塞9的接触孔33一起形成。但是，在这种情况下，为了防止插塞9的氧化，在惰性气体气氛中执行用于从第二层间绝缘膜12去除潮气的退火处理。
现在，将描述第二实施例的修改。
图9是示出第二实施例的修改的相关部分平面示意图。
如图7所示，在虚置下电极51上形成虚置插塞50。另外，如图7所示，还可以在包含于铁电电容器4中的下电极4a上形成虚置插塞60，在所述虚置插塞60中，W膜60b形成在扩散防止膜60a上。
用于形成这种虚置插塞60的虚置接触孔可以例如与到达虚置下电极51的虚置接触孔52一起形成。即，用于形成虚置插塞60的虚置接触孔可以与到达铁电电容器4的接触孔31和32一起形成。或者，用于形成虚置插塞60的虚置接触孔可以与到达下层中形成的插塞9的接触孔33一起形成。由此形成的虚置接触孔与其它孔一起被填充，由此在铁电电容器4的下电极4a上形成虚置插塞60。
由于在这种结构中也减少了接近铁电电容器4的第二层间绝缘膜12的体积，因此可以抑制铁电电容器4的性能下降。
接下来，将描述第三实施例。
图10是示出根据第三实施例的FeRAM中铁电电容器附近的结构示例的相关部分横截面示意图。图11是根据第三实施例的FeRAM中包括铁电电容器的层上布置的层的相关部分平面示意图。
第三实施例的FeRAM与第一实施例的FeRAM的区别如下。如图10和图11所示，第三实施例的FeRAM包括虚置插塞70，以代替第一实施例的虚置插塞40。在包括铁电电容器4的层上布置的层(即第一布线层)中形成虚置插塞70。每个虚置插塞70包括扩散防止膜70a和该扩散防止膜70a上形成的W膜70b。第三实施例的FeRAM包括虚置插塞70下的蚀刻停止膜71。
这种结构可以降低包括铁电电容器4上形成的布线层的第三层间绝缘膜19的体积。因此，可以有效抑制由潮气和氢气引起的铁电电容器4的性能下降。
优选地，在铁电电容器4的邻近处布置虚置插塞70。考虑到在形成虚置插塞70期间所执行的CMP，可以适当地确定虚置插塞70的直径。
虚置插塞70可以与图1和图2E中所示的插塞20一起形成。
更具体地，首先，如图2A所示，形成铁电电容器4和AlO膜11，如图2B所示，然后形成第二层间绝缘膜12。在这个实施例中，还在第二层间绝缘膜12上形成蚀刻停止膜71。通过例如使用CVD方法沉积厚度为大约100nm的SiON膜，来形成蚀刻停止膜71。
在如上所述形成蚀刻停止膜71之后，与图2B所示同样地形成到达铁电电容器4的接触孔31和32。然后执行铁电电容器4的恢复退火。在执行恢复退火后，与图2C所示同样地形成到达插塞9的接触孔33。随后，与图2D所示同样地填充接触孔31、32和33。然后，执行CMP以形成插塞13、14和15。
与图2E所示同样地，形成布线16、17和18，形成第三层间绝缘膜19，并形成连接到布线18的插塞20。在插塞20的形成过程中，首先在第三层间绝缘膜19中形成用于插塞20的接触孔。还同时形成图10和图11所示的用于虚置插塞70的虚置接触孔。然后，通过预定方法填充接触孔和虚置接触孔，之后进行CMP。由此，图10和图11所示的虚置插塞70与插塞20一起形成。
至于后续步骤，如第一实施例中那样形成上层的结构。如图10所示，可以视需要在虚置插塞70上形成布线72。布线72具有例如其中堆叠Ti/TiN膜72a、AlCu膜72b和Ti/TiN膜72c的结构。布线72例如可与图1所示的布线21一起形成。
现在，将描述第四实施例。
图12是示出根据第四实施例的FeRAM中接近铁电电容器的结构示例的相关部分横截面示意图。图13是根据第四实施例的FeRAM中包含铁电电容器的层上布置的层的相关部分平面示意图。
第四实施例的FeRAM与第三实施例的FeRAM的区别如下。第四实施例的FeRAM包括虚置插塞70下的虚置布线73，以代替图10和图11所示的蚀刻停止膜71。虚置布线73具有例如其中堆叠Ti/TiN膜73a、AlCu膜73b和Ti/TiN膜73c的结构。
虚置布线73可以与形成在同一层中的布线17等一起形成。如同第三实施例，虚置插塞70可以与插塞20一起形成。
与第三实施例的方法不同，该方法不需要形成蚀刻停止膜71的步骤。而且，为了形成这种虚置布线73和虚置插塞70，仅改变掩模图案就足够了。因此，具有如图12和图13所示结构的FeRAM可以在不增加步骤数量的情况下形成。
可以如同第一实施例那样形成上层的结构。如图12所示，视需要，可以在虚置插塞70上形成布线74。布线74具有例如其中堆叠Ti/TiN膜74a、AlCu膜74b和Ti/TiN膜74c的结构。布线74可以与图1所示的布线21一起形成。
在该实施例中，形成虚置布线73，并且在虚置布线73上形成虚置插塞70。或者，可以在布线17上形成虚置插塞70。
现在，描述第五实施例。
图14是示出根据第五实施例的FeRAM中接近铁电电容器的结构实例的相关部分横截面示意图。
第五实施例的FeRAM与第一实施例的FeRAM的区别如下。具体地，在第五实施例的FeRAM中，在每个覆盖有AlO膜80的虚置接触孔中形成虚置插塞40。
在具有上述结构的第五实施例的FeRAM中，如第一实施例，可以减少第二层间绝缘膜12的体积。另外，由于覆盖铁电电容器4的AlO膜11和覆盖虚置插塞40的AlO膜80的存在，可以更加有效地抑制潮气和氢气的侵入。
具有上述结构的FeRAM可以通过例如以下方法来形成。
图15A是示出根据第五实施例的形成虚置接触孔的步骤的相关部分横截面示意图。
首先，如图15A所示，在铁电电容器4附近的第二层间绝缘膜12中，通过蚀刻来形成多个虚置接触孔42。然后执行预定的退火，由此通过虚置接触孔42从第二层间绝缘膜12去除潮气。
图15B是示出根据第五实施例形成AlO膜的步骤的相关部分横截面示意图。
在退火后，在整个表面上形成AlO膜80。可以通过例如溅镀法或MOCVD法来形成AlO膜80。根据AlO膜80的厚度、虚置接触孔42的大小、侧壁的角度等，来适当地选择形成AlO膜80的方法。
在如上所述形成AlO膜80后，如形成上述FeRAM的基本结构的步骤那样，来执行后续步骤。首先，如图2B所示同样地，形成到达铁电电容器4的接触孔31和32。接下来，执行铁电电容器4的恢复退火。在恢复退火后，与图2C所示类似地，形成到达插塞9的接触孔33。接下来，与图2D所示类似地，填充接触孔31、32和33，然后执行CMP。由此，形成插塞13、14和15。接下来，与图2E所示同样地，形成布线16、17和18，形成第三层间绝缘膜19，并形成插塞20。如同上述实施例中那样，形成上层的结构。如图14所示，视需要，可以在虚置插塞40上形成布线41。
在上述方法中，必须在与形成接触孔31、32和33的步骤分开的步骤中形成虚置接触孔42。另外，必须分别执行用于去除第二层间绝缘膜12中潮气的退火和铁电电容器4的恢复退火。但是，可以通过这种方法来形成有效抑制由于潮气和氢气引起的性能下降的FeRAM。
类似地，可以将使用AlO膜80覆盖虚置插塞40周边的上述方法应用于上述第二到第四实施例的虚置插塞50、60和70。
已经描述了第一到第五实施例。第一实施例到第五实施例中描述的多个结构可以组合地应用于构成FeRAM的多层结构。但是，在某些FeRAM的多层结构中，从铁电电容器附近到顶部布线层，连续布置插塞、虚置插塞、布线和虚置布线。应该注意的是，这种多层结构可能是潮气和氢气侵入的路径。
图16是示出连续结构的实例的示意图。
例如，如图16所示，在从铁电电容器4附近延伸到顶部布线层的位置上设置连续结构100、101、102和103。
图16中，连续结构100和102均具有以下结构：其中从包括铁电电容器4的层到顶部布线层，虚置插塞90和虚置布线91彼此交替连接。连续结构101具有以下结构：其中从包括铁电电容器4的层到顶部布线层，多个虚置插塞90彼此连接。连续结构103具有以下结构：其中从连接于铁电电容器4的布线17到顶部布线层，虚置插塞90和虚置布线91彼此交替连接。
多层结构的FeRAM可以包括连续结构100、101、102和103中的至少一个。在这种情况中，例如，虚置插塞90或者虚置布线91与第二层间绝缘膜12、第三层间绝缘膜19、第四层间绝缘膜22或者第五层间绝缘膜24之间的边界可能是潮气和氢气进入铁电电容器4附近的路径。
因此，优选地，考虑连续结构100、101、102和103来形成FeRAM。
上述FeRAM的结构(层的数量、元件位置、材料、膜厚度、形成各层的方法等)不限于上述描述，并且可以根据所生产的FeRAM的所需特性来适当更改。
例如，在上面的描述中，AlO膜用作阻挡潮气和氢气的膜。或者，代替AlO膜，可以使用另一种抗潮绝缘膜，例如氧化钛(TiO)膜、氮化硅(SiN)膜、氮氧化硅(SiON)膜、氮化硼(BN)膜、碳化硅(SiC)膜或者碳(C)膜。替代W膜，Al膜可以被用于插塞。替代Ti膜和TiN膜，钽(Ta)膜和氮化钽(TaN)膜可以用于插塞的扩散防止膜。
在上面的描述中，形成包括AlCu膜作为主要层的多个布线。或者，可以使用嵌入(damascene)工艺在每个层间绝缘膜中形成用于电路的Cu布线或者虚置Cu布线。或者，可以使用双层嵌入(dual damascene)工艺在每个层间绝缘膜中同时形成用于电路的Cu布线或者虚置Cu布线以及Cu插塞。
已经描述了将实施例的结构应用于具有平面结构的FeRAM的情况作为实例。但是，实施例同样可以应用于具有另一结构例如堆叠结构的FeRAM。
Claims (20)
1、一种半导体器件，包括：
铁电电容器，具有铁电膜；
层间绝缘膜，具有形成在所述铁电电容器上的第一层；
插塞和布线，连接到所述铁电电容器；以及
虚置插塞，邻近所述铁电电容器。
2、根据权利要求1所述的半导体器件，其中所述虚置插塞形成在所述第一层中。
3、根据权利要求2所述的半导体器件，还包括：虚置下电极，形成在所述第一层中，并连接到所述虚置插塞。
4、根据权利要求2所述的半导体器件，其中所述铁电电容器包括下电极，并且所述虚置插塞连接到所述铁电电容器的下电极。
5、根据权利要求1所述的半导体器件，其中所述层间绝缘膜包括与所述第一层不同的第二层，所述第二层的虚置插塞形成在所述第二层中。
6、根据权利要求5所述的半导体器件，其中所述虚置布线形成在所述第二层中，其连接到所述虚置布线。
7、根据权利要求6所述的半导体器件，其中所述虚置插塞覆盖有抗潮绝缘膜。
8、一种半导体器件制造方法，所述半导体器件具有含铁电膜的铁电电容器，所述方法包括以下步骤：
在所述铁电电容器上形成具有多层结构的层间绝缘膜；
在所述层间绝缘膜中形成虚置接触孔和接触孔；以及
在所述虚置接触孔和所述接触孔中填充导电材料，以形成虚置插塞和用于电连接的插塞。
9、根据权利要求8所述的半导体器件制造方法，其中所述层间绝缘膜包括形成在所述铁电电容器上的第一层，并且所述虚置接触孔形成在所述第一层中。
10、根据权利要求9所述的半导体器件制造方法，还包括：在形成所述层间绝缘膜之前形成虚置下电极和所述铁电电容器的下电极。
11、根据权利要求10所述的半导体器件制造方法，其中所述虚置接触孔形成为到达所述虚置下电极，所述接触孔形成为到达所述铁电电容器。
12、根据权利要求9所述的半导体器件制造方法，还包括：在形成所述层间绝缘膜之前形成所述铁电电容器；
其中所述虚置接触孔形成为到达所述铁电电容器的下电极，所述接触孔形成为到达所述铁电电容器。
13、根据权利要求8所述的半导体器件制造方法，其中所述层间绝缘膜包括形成在所述铁电电容器上的第一层和形成在所述第一层上方的第二层，并且所述虚置接触孔形成在所述第二层中。
14、根据权利要求12所述的半导体器件制造方法，还包括：形成由所述第二层覆盖的布线和虚置布线。
15、根据权利要求8所述的半导体器件制造方法，其中所述虚置接触孔形成为到达所述虚置布线，所述接触孔形成为到达所述布线。
16、根据权利要求13所述的半导体器件制造方法，其中所述虚置接触孔与所述接触孔一起形成。
17、根据权利要求13所述的半导体器件制造方法，还包括：在所述第一层上形成抗潮绝缘膜。
18、根据权利要求15所述的半导体器件制造方法，还包括：在形成所述虚置接触孔之后，对所述层间绝缘膜进行退火。
19、根据权利要求13所述的半导体器件制造方法，其中在形成所述虚置插塞和所述插塞之后，在所述虚置插塞上形成所述虚置布线。
20、根据权利要求16所述的半导体器件制造方法，还包括：形成布线沟槽，所述布线沟槽与部分所述接触孔或/和所述虚置接触孔重叠；并且利用所述导电材料填充所述布线沟槽。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN102142448B (zh) * | 2009-12-30 | 2015-02-18 | 三星电子株式会社 | 图像传感器 |
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