KR20060097292A - 디램 장치 및 그 제조 방법 - Google Patents

디램 장치 및 그 제조 방법 Download PDF

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Abstract

동작 특성이 향상되고 고집적화가 가능한 디램 장치 및 그 제조 방법에서, 디램 장치에는 우선 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물이 구비된다. 상기 다중 터널 접합 구조물의 측벽에 게이트 절연막 패턴 및 게이트 전극이 구비된다. 상기 게이트 전극과 전기적으로 접속하는 워드 라인이 구비된다. 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 전기적으로 접속하는 비트 라인이 구비된다. 그리고, 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 상기 비트 라인과 전기적으로 접속하지 않는 면과 전기적으로 접속하는 커패시터가 구비된다. 상기 구성을 갖는 디램 장치는 누선 전류가 감소되어 동작 특성이 향상되고, 단위 셀을 이루는 각 요소들이 수직 방향으로 적층되므로 단위 셀이 차지하는 기판 면적이 감소된다.

Description

디램 장치 및 그 제조 방법{DRAM device and method for manufacturing the same}
도 1은 본 발명의 디램 장치의 회로도(circuit diagram)이다.
도 2는 소오스 및 게이트에 전압을 인가하지 않은 상태의 다중 터털 접합 트랜지스터의 에너지 밴드 다이어그램이다.
도 3는 소오스 및 게이트에 전압이 인가된 온(ON) 상태의 다중 터널 접합 트랜지스터의 에너지 밴드 다이어그램이다.
도 4는 본 발명의 실시예 1에 따른 디램 장치의 단위 셀을 나타내는 절개 사시도이다.
도 5는 본 발명의 실시예 1에 따른 디램 장치의 사시도이다.
도 6 내지 도 13은 도 4에 도시된 디램 장치의 형성 방법을 설명하기 위한 사시도이다.
도 14는 본 발명의 실시예 2에 따른 디램 장치를 나타내는 단면도이다.
도 15는 도 14에 도시된 디램 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 실시예 3에 따른 디램 장치를 나타내는 사시도이다.
도 17 내지 도 19는 도 16에 도시된 디램 장치의 형성 방법을 설명하기 위한 단면도이다.
본 발명은 디램 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 고도로 집적화된 디램 장치 및 그 제조 방법에 관한 것이다.
디램 장치(DRAM DEVICE)는 기본적으로 1개의 패스 트랜지스터(pass transistor)와 1개의 커패시터(capacitor)가 직렬 연결된 단위 셀을 갖고 있다. 상기 구조를 갖는 디램 장치는 상기 패스 트랜지스터는 전하의 출입을 제어하고 상기 커패시터에 전하를 축전 혹은 방전함으로써 데이터(data)를 쓰고 읽는 기능을 한다.
종래의 디램 장치의 경우에, 상기 패스 트랜지스터는 플레너 타입의 게이트 전극을 갖고 있다. 상기 플레너 타입의 게이트 전극의 경우, 상기 게이트 전극의 선폭이 감소됨에 따라 채널 길이가 동일하게 감소된다. 때문에, 디자인 룰(design rule)이 100nm 이하로 축소되는 경우 트랜지스터의 쇼트 채널 효과(short channel effect)가 발생되기 쉬우며, 이로 인해 디램 장치의 동작 불량이 야기된다.
또한, 종래의 디램 장치는 상기 패스 트랜지스터 및 커패시터를 형성하고 난 이 후에, 상기 패스 트랜지스터 및 커패시터를 연결 부재를 사용하여 서로 연결하는 공정에 의해 형성된다. 그런데, 상기 연결 부재를 형성할 시에 정밀한 얼라인 과정이 요구되며, 이로 인해 4F2(여기서 F는 디램 장치의 최소 선폭)의 면적을 갖는 단위 셀을 구성하는데 어려움이 따르게 된다.
또한, 종래의 디램 장치에 포함되는 패스 트랜지스터는 실리콘 기판 또는 에피 성장된 실리콘층상에 구현된다. 그러므로, 상기 패스 트랜지스터를 기판 상부에 3차원 형태로 쌓아올리기가 어렵다. 이러한 이유로, 상기 디램 장치의 단위 셀을 기판 상에 2층 이상으로 적층시키는 것이 용이하지 않다.
상기와 같은 이유로, 종래의 단위 셀 구조를 갖는 디램 장치의 경우 고도로 집적화시키는 것에 한계가 있다.
따라서, 본 발명의 제1 목적은 고집적화된 디램 장치를 제공하는데 있다.
본 발명의 제2 목적은 상기한 구조를 갖는 디램 장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 디램 장치는, 우선, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물이 구비된다. 상기 다중 터널 접합 구조물의 측벽에 게이트 절연막 패턴 및 게이트 전극이 구비된다. 상기 게이트 전극과 전기적으로 접속하는 워드 라인이 구비된다. 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 전기적으로 접속하는 비트 라인이 구비된다. 그리고, 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 상기 비트 라인과 전기적으로 접속하지 않는 면과 전기적으로 접속하는 커패시터가 구비된다.
상기한 제1 목적을 달성하기 위한 본 발명의 다른 일실시예에 따른 디램 장치는, 우선 기판 상에 커패시터가 구비된다. 상기 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물이 구비된다. 상기 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 비트 라인이 구비된다. 상기 커패시터 상부면, 다중 터널 접합 구조물 표면 및 상기 비트 라인 표면상에 구비되는 절연막 및 상기 절연막 상에 상기 다중 터널 접합 구조물과 대향하면서 상기 비트 라인과 수직한 제2 방향으로 연장되는 워드 라인이 구비된다.
상기한 제1 목적을 달성하기 위한 본 발명의 또다른 일실시예에 따른 디램 장치는, 우선, 기판 상에 제1층 커패시터, 상기 제1층 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 제1층 다중 터널 접합(Multiple tunnel junction) 구조물, 상기 제1층 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 제1층 비트 라인, 상기 제1층 커패시터 상부면, 제1층 다중 터널 접합 구조물 표면 및 상기 제1층 비트 라인 표면상에 구비되는 제1 절연막 및 상기 제1 절연막 상에 상기 제1층 다중 터널 접합 구조물과 대향하면서 상기 비트 라인과 수직 한 제2 방향으로 연장되는 워드 라인을 구비하는 제1층 디램 셀이 구비된다. 상기 제1층 디램 셀 상에 상기 제1층 디램 셀을 매립하는 제1층 층간 절연막이 구비된다. 그리고, 상기 제1층 층간 절연막 상에, 제2층 도전막, 제2층 커패시터, 상기 제2층 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 제2층 다중 터널 접합(Multiple tunnel junction) 구조물, 상기 제2층 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 제2층 비트 라인, 상기 제2층 커패시터 상부면, 제2층 다중 터널 접합 구조물 표면 및 상기 제2층 비트 라인 표면 상에 구비되는 제2 절연막 및 상기 제2 절연막 상에 상기 다중 터널 접합 구조물과 대향하면서 상기 제2층 비트 라인과 수직한 제2 방향으로 연장되는 워드 라인을 구비하는 제2층 디램 셀을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 디램 장치를 제조하기 위해, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물을 형성한다. 상기 다중 터널 접합 구조물의 측벽에 구비되는 게이트 절연막 패턴 및 게이트 전극을 형성한다. 상기 게이트 전극과 전기적으로 접속하는 워드 라인을 형성한다. 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 전기적으로 접속하는 비트 라인을 형성한다. 또한, 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 상기 비트 라인과 전기적으로 접속하지 않는 면과 전기적으로 접속하는 커패시터를 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 디램 장치를 제조하기 위해, 우선 기판 상에 제2 방향으로 연장되는 라인 형상을 갖는 예비 스토리지 전극과, 예비 도전막 패턴 및 상기 예비 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 예비 비도전막 패턴이 교대로 증착된 형태를 갖는 예비 다중 터널 접합(Multiple tunnel junction)구조물을 각각 형성한다. 상기 다중 터널 접합 구조물 상에 비트 라인용 도전막을 형성한다. 상기 기판 표면이 노출되도록 상기 비트 라인용 도전막, 예비 다중 터널 접합 구조물 및 예비 스토리지 전극 패턴 을 식각함으로서, 비트 라인, 다중 터널 접합 구조물 및 스토리지 전극을 형성한다. 상기 스토리지 전극의 측벽에 제1 커패시터 유전막을 형성한다. 상기 커패시터 유전막 표면에 플레이트 전극을 형성한다. 상기 플레이트 전극 상부면, 다중 터널 접합 구조물 및 비트 라인의 표면에 절연막을 형성한다. 다음에, 상기 절연막 상에 상기 다중 터널 접합 구조물과 대향하면서 상기 제2 방향으로 연장되는 워드 라인을 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 디램 장치를 제조하기 위해, 기판 상에, 제1층 커패시터, 상기 제1층 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 제1층 다중 터널 접합(Multiple tunnel junction) 구조물, 상기 제1층 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 제1층 비트 라인, 상기 제1층 커패시터 상부면, 제1층 다중 터널 접합 구조물 표면 및 상기 제1층 비트 라인 표면상에 구비되는 제1 절연막 및 상기 제1 절 연막 상에 상기 제1층 다중 터널 접합 구조물과 대향하면서 상기 비트 라인과 수직한 방향으로 연장되는 워드 라인을 구비하는 제1층 디램 셀이 구비된다. 상기 제1층 디램 셀 상에 상기 제1층 디램 셀을 매립하는 제1층 층간 절연막을 형성한다. 상기 제1층 층간 절연막 상에, 제2층 도전막, 제2층 커패시터, 상기 제2층 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 제2층 다중 터널 접합(Multiple tunnel junction) 구조물, 상기 제2층 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 제2층 비트 라인, 상기 제2층 커패시터 상부면, 제2층 다중 터널 접합 구조물 표면 및 상기 제2층 비트 라인 표면상에 구비되는 제2 절연막 및 상기 제2 절연막 상에 상기 다중 터널 접합 구조물과 대향하면서 상기 제2층 비트 라인과 수직한 방향으로 연장되는 워드 라인을 구비하는 제2층 디램 셀을 형성한다.
이하에서는, 본 발명에 대하여 좀 더 상세하게 설명하고자 한다.
도 1은 본 발명의 디램 장치의 회로도(circuit diagram)이다.
도 1을 참조하면, 본 발명의 디램 장치는 다중 터널 접합 트랜지스터(14)와 커패시터(20)를 포함한다.
상기 다중 터널 접합 트랜지스터(14)는, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물(10)과, 상기 다중 터널 접합 구 조물(10)의 측벽에 구비되는 게이트 절연막 패턴 및 게이트 전극(12)으로 구성된다. 상기 다중 터널 접합 구조물(10)에서 최상부 및 최하부 도전막 패턴은 소오스 및 드레인으로 제공된다. 상기 다중 터널 접합 구조물(10)에서 상기 비도전막 패턴은 전하들이 터널링할 수 있도록 충분히 얇아야 한다. 구체적으로, 상기 비도전막 패턴은 30 내지 500Å을 갖는다. 더 바람직하게는, 상기 비도전막 패턴은 30 내지 100Å을 갖는다.
상기 다중 터털 접합 구조물(10)은 제1 내지 제n 도전막 패턴(n은 3 이상의 정수) 및 상기 제1 내지 제n 도전막 패턴들 사이에 구비되는 1 내지 제n-1 비도전막 패턴을 포함한다. 상기 다중 터널 접합 구조물(10)에서 최상부 및 최하부 패턴인 상기 제1 및 제n 도전막 패턴은 다중 터널 접합 트랜지스터의 소오스 및 드레인 역할을 한다. 상기 소오스 및 드레인 역할을 하는 제1 및 제n 도전막 패턴은 제1 타입의 불순물이 도핑된 폴리실리콘으로 이루어지고, 상기 제1 및 제n 도전막 패턴 사이에 구비되는 도전막 패턴은 제1 타입과 다른 제2 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 것이 바람직하다.
예를 들어, 상기 다중 터널 접합 구조물(10)이 4개의 도전막 패턴을 갖는 경우에, 상기 다중 터널 접합 구조물(10)은 제1 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 제1 도전막 패턴과, 상기 제1 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 제1 비도전막 패턴과, 제2 타입의 불순물이 도핑된 폴리실리콘 제2 도전막 패턴과, 제2 비도전막 패턴과, 제2 타입의 불순물이 도핑된 폴리실리콘 제3 도전막 패턴과, 제3 비도전막 패턴과, 제1 타입의 불순물이 도핑된 폴리실리콘 제4 도전막 패턴이 적층된 형상을 갖는다.
상기 예를 든 다중 터널 접합 구조물(10)을 갖는 다중 터널 접합 트랜지스터(14)의 동작에 대해 설명한다. 이하에서는, 상기 다중 터널 접합 트랜지스터(14)에서 최상부에 위치한 제4 도전막 패턴을 소오스라 하고, 최하부에 위치한 제1 도전막 패턴을 드레인이라 하여 설명한다.
도 2는 소오스 및 게이트에 전압을 인가하지 않은 상태의 다중 터널 접합 트랜지스터의 에너지 밴드 다이어그램이다. 도 3는 소오스 및 게이트에 전압이 인가된 온(ON) 상태의 다중 터널 접합 트랜지스터의 에너지 밴드 다이어그램이다.
상기 제4 도전막 패턴(예를 들어, 소오스) 및 게이트에 전압을 가하지 않았을 경우에는, 도 2에 도시된 것과 같이, 상기 제4 도전막 패턴과 제3 도전막 패턴간의 에너지 준위 차이와 상기 제1 내지 제3 비도전막 패턴의 높은 밴드 갭에 의해 상기 소오스와 드레인 사이에는 에너지 장벽(Barrier)이 존재한다. 때문에, 상기 제4 도전막 패턴의 전하들이 제1 도전막 패턴쪽으로 거의 이동하지 못하게 된다. 따라서, 종래의 플레너 트랜지스터에 비해 누설 전류가 매우 감소하게 된다.
한편, 상기 다중 터널 접합 트랜지스터(14)의 게이트 전극(12)에 문턱 전압 이상의 전압을 인가하고 상기 제4 도전막 패턴에 전압을 가하면, 도 3에 도시된 것과 같이, 상기 인가된 전압에 의해 제4 도전막 패턴의 에너지 준위는 상승하고, 게이트 전압에 의해 상기 제3 도전막 패턴 및 제2 도전막 패턴의 에너지 준위는 하강하게 된다. 또한, 상기 제1 내지 제3 비도전막 패턴의 높은 밴드 갭을 갖고 있으나 이들의 밴드 폭이 전하들이 터널링하기에 충분하므로, 상기 전하들이 상기 제4 도 전막 패턴에서부터 상기 제 1 내지 제3 비도전막 패턴 및 제2 내지 제3 도전막 패턴을 통해 상기 제1 도전막 패턴으로 이동한다.
상기 다중 터널 접합 트랜지스터(14)는 반드시 실리콘 기판이나 에피택셜 실리콘층 상에 구현하지 않아도 된다. 예를 들어, 다결정 실리콘층 상에 상기 다중 터널 접합 트랜지스터(14)를 구현할 수 있다. 그러므로, 상기 다중 터널 접합 트랜지스터(14)를 디램 장치에 채용하는 경우, 상기 다중 터널 접합 트랜지스터(14)를 기판보다 위에 형성할 수도 있다. 따라서, 기판 상에 상기 디램 장치의 단위 셀들을 2층 이상 적층할 수 있다.
상기 게이트 전극(12)과 전기적으로 접속하는 워드 라인(22)이 구비된다. 상기 워드 라인(22)은 게이트 전극(12)과 동일 물질을 사용하여 일체로 형성될 수 있다.
상기 다중 터널 접합 구조물(10)의 최상부 및 최하부 도전막 패턴 중 어느 한 면과 전기적으로 접속하는 비트 라인(24)이 구비된다. 상기 비트 라인(24)은 상기 다중 터널 접합 구조물(10)의 최상부 및 최하부 도전막 패턴 중 어느 하나와 동일 물질을 사용하여 일체로 형성될 수 있다.
상기 다중 터널 접합 구조물(10)의 최상부 및 최하부 도전막 패턴 중 상기 비트 라인(24)과 접속하지 않는 면과 전기적으로 접속하는 커패시터(20)가 구비된다. 구체적으로, 상기 최상부 및 최하부 도전막 패턴 중 어느 한 면은 상기 커패시터(20)의 스토리지 전극과 접속한다. 상기 커패시터의 스토리지 전극은 상기 다중 터널 접합 구조물(10)의 최상부 및 최하부 도전막 패턴 중 어느 하나와 동일 물질 을 사용하여 일체로 형성될 수 있다.
상기한 구조를 갖는 본 발명의 디램 장치는 단위 셀의 패스 트랜지스터 동작 시에 수직 방향으로 채널이 형성됨으로서 쇼트 채널 효과를 최소화할 수 있다. 더구나, 상기 디램 장치의 단위 셀을 이루는 각 요소들이 수직 방향으로 적층될 수 있어서, 상기 단위 셀은 매우 작은 수평 면적의 기판 상에 구현될 수 있다.
또한, 상기 패스 트랜지스터는 기판 뿐 아니라 폴리실리콘으로 이루어지는 도전막 상에도 형성될 수 있다. 때문에, 상기 디램 장치의 단위 셀들을 2층 이상으로 구현할 수 있다. 그러므로, 본원 발명의 디램 장치는 종래의 디램 장치에 비해 더욱 고집적화시킬 수 있다.
실시예 1
도 4는 본 발명의 실시예 1에 따른 디램 장치의 단위 셀을 나타내는 절개 사시도이다. 도 5는 본 발명의 실시예 1에 따른 디램 장치의 사시도이다.
도 4 및 도 5를 참조하면, 기판(100)에 소자 분리막 패턴(120)이 구비된다. 상기 소자 분리막 패턴(120)은 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 소자 분리막 패턴(120)의 상부면은 디램 장치의 다중 터널 접합 구조물(117) 상부면과 동일한 평면에 위치한다.
상기 소자 분리막 패턴(120)이 형성되어 있지 않은 부위의 기판(100) 상에는 커패시터가 구비된다.
상기 커패시터는 상기 기판(100) 상에 상기 기판(100) 표면과 수직한 방향으 로 연장되는 기둥 형상의 플레이트 전극(132)을 포함한다. 이 때, 상기 기둥들과 접하는 상기 기판(100) 부위는 불순물 이온이 도핑되어 있어서 플레이트 전극의 역할을 한다. 그리고, 상기 플레이트 전극(132)의 측벽 및 상기 기판(100)상에 커패시터 유전막(130)을 포함한다. 또한, 상기 커패시터 유전막(130) 상에 상기 플레이트 전극(132)의 기둥들 사이에 도전 물질이 매립된 형상을 갖는 스토리지 전극(104b)을 포함한다. 상기 스토리지 전극(104b) 및 플레이트 전극(132)은 상기 소자 분리막 패턴에 의해 각각 분리된 형상을 갖는다.
상기 스토리지 전극(104b)은 제1 타입의 불순물이 도핑된 폴리실리콘 물질로 이루어지는 것이 바람직하다. 본 실시예에서, 상기 스토리지 전극(104b)은 다중 터널 접합 구조의 트랜지스터의 소오스 또는 드레인 역할을 동시에 한다. 본 발명에서는 디램 장치의 읽기 동작을 기준으로 상기 스토리지 전극(104b)은 트랜지스터의 소오스 역할을 하는 것으로 설명한다.
상기 커패시터(150) 상에 상기 커패시터의 스토리지 전극(104b)과 접하도록 형성되고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction)구조물(117)이 구비된다. 상기 다중 터널 접합 구조물은 제1 내지 제n 비도전막 패턴(n은 2이상의 정수) 및 상기 제1 내지 제n 비도전막 패턴들 사이에 구비되는 제2 내지 제n+1 도전막 패턴을 포함한다.
상기 다중 터널 접합 구조물(117)은 상기 소자 분리막 패턴(120)에 의해 분리되어 있다. 또한, 상기 다중 터널 접합 구조물(117)은 각 커패시터의 스토리지 전극 상에 1개씩 구비되어야 하므로 고립된 패턴 형상을 갖는다.
다중 터널 접합 트랜지스터의 소오스 및 드레인에 해당되는 도전막 패턴에는 제1 타입의 불순물이 도핑되고, 다중 터널 접합 트랜지스터의 채널 영역에 해당되는 도전막 패턴에는 제2 타입의 불순물이 도핑된다. 이 경우, 상기 소오스 및 드레인에 해당하는 도전막 패턴들과 채널 영역에 해당되는 도전막 패턴 간의 에너지 준위가 달라지게 되어 에너지 준위 장벽이 생기게 된다. 때문에, 상기 다중 터널 접합 트랜지스터의 대기 상태에서 누설 전류가 매우 감소된다.
본 실시예에서는, 다중 터널 접합 구조물(117)이 제2 내지 제4 도전막 및 제1 내지 제3 비도전막 패턴이 구비되는 것으로 한정하여 좀 더 상세하게 설명한다. 그리고, 상기 스토리지 전극(104b)은 다중 터널 접합 구조의 트랜지스터의 소오스 역할을 한다. 또한, 상기 스토리지 전극(104b)은 제1 타입의 불순물이 도핑된 폴리실리콘으로 이루어진다. 때문에, 상기 스토리지 전극(104b) 상에는 제1 비도전막 패턴(106b)이 구비된다.
상기 제1 비도전막 패턴(106b)은 예를 들어 실리콘 질화물, 실리콘 산화물 및 금속 산화물 중 적어도 하나로 이루어질 수 있다. 또한, 상기 제1 비도전막 패턴(106b)은 다중 터널 접합 트랜지스터를 동작시켰을 경우 전하들이 터널링할 수 있는 정도로 얇은 두께를 가져야 한다. 구체적으로, 상기 제1 비도전막 패턴(106b)이 실리콘 질화물로 이루어지는 경우, 30 내지 500Å의 두께를 갖고, 바람직하게는 30 내지 100Å의 두께를 갖는다.
상기 제1 비도전막 패턴(106b)의 두께 상에 제2 타입의 불순물이 도핑된 폴 리실리콘으로 이루어지는 제2 도전막 패턴(108b)이 구비된다.
상기 제2 도전막 패턴(108b) 상에, 제2 비도전막 패턴(110b), 제2 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 제3 도전막 패턴(112b), 제3 비도전막 패턴(114b) 및 제1 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 제4 도전막 패턴(116b)이 구비된다. 상기 제4 도전막 패턴(116b)은 다중 터널 접합 트랜지스터의 드레인 역할을 한다.
상기 다중 터널 접합 구조물(117) 상에는 제2 방향과 수직한 제1 방향으로 연장되는 비트 라인(122)이 구비된다. 상기 비트 라인(122)은 상기 제4 도전막 패턴(116b)에 비해 낮은 저항을 갖는 도전 물질로 이루어질 수 있다. 또는, 상기 비트 라인(122)은 상기 제4 도전막 패턴(116b)과 동일한 물질로 일체로 형성될 수도 있다.
상기 비트 라인(122) 상에는 제1 하드 마스크 패턴(124)이 더 구비된다. 상기 제1 하드 마스크 패턴(124)이 구비됨에 따라 상기 비트 라인(122)과 워드 라인(138)간의 이격 거리가 증가되어 상기 비트 라인(122)과 워드 라인(138)간에 발생되는 기생 커패시턴스를 감소시킬 수 있다.
상기 커패시터(150) 상부면, 다중 터널 접합 구조물(117) 측벽, 상기 비트 라인(122) 및 제1 하드 마스크 패턴(124) 표면상에 절연막(134)이 구비된다. 상기 커패시터(150)의 상부면 및 비트 라인(122) 표면 상에 구비되는 절연막(134)은 층간 절연막으로 제공되고, 상기 다중 터널 접합 구조물(117) 측벽 상에 구비되는 절연막(134)은 트랜지스터의 게이트 절연막으로 제공된다.
상기 절연막(134) 상에 상기 다중 터널 접합 구조물(117)과 대향하면서 상기 비트 라인과 수직한 제2 방향으로 연장되는 워드 라인(138)을 구비한다. 상기 워드 라인(138)은 상기 다중 터널 접합 트랜지스터의 게이트 전극으로도 제공된다. 상기 워드 라인(138) 상에는 제2 하드 마스크 패턴(140)이 구비된다.
상기 본 발명의 실시예 1에 따른 디램 장치의 단위 셀은 4F2(F는 최소 선폭)의 면적에 구현이 가능하다. 즉, 실시예 1에 따른 디램 장치는 종래의 디램 장치에 비해 더욱 집적화된 것을 알 수 있다.
도 6 내지 도 13은 도 4에 도시된 디램 장치의 형성 방법을 설명하기 위한 사시도이다.
도 6을 참조하면, 불순물이 도핑되어 있는 기판(100) 상에 절연 물질을 증착함으로서 제1 유전막(102)을 형성한다. 다음에, 커패시터의 스토리지 전극으로 제공되기 위한 제1 도전막(104)을 형성한다. 상기 제1 도전막(104)은 디램 장치의 단위 셀에서 요구하는 커패시터의 커패시턴스에 따라 그 높이를 조절하여 형성한다. 본 실시예에서는 상기 제1 도전막(104)을 5000 내지 150000Å의 두께로 형성한다.
본 실시예에서 상기 제1 도전막(104)은 후속 공정을 통해 다중 터널 접합 트랜지스터의 소오스 패턴으로도 제공된다. 그런데, 디램 장치의 경우 단위 셀 내에 N형 트랜지스터가 채용되는 것이 일반적이다. 때문에, 상기 제1 도전막(104)이 N형 다중 터널 접합 트랜지스터의 소오스 패턴으로 제공하기 위해서는 N형 불순물이 도핑되어 있는 폴리실리콘 물질을 사용하여 형성하는 것이 바람직하다.
상기 제1 도전막(104) 상에, 상기 제1 도전막(104)에 비해 상대적으로 높은 밴드 갭을 갖는 제1 비도전막(106)을 형성한다. 사용할 수 있는 상기 제1 비도전막(106)의 예로는 실리콘 질화물, 실리콘 산화물 및 금속 산화물 등을 들 수 있다. 상기 제1 비도전막은 전하를 터널링시킬 수 있을 정도의 얇은 두께로 형성하여야 한다. 구체적으로, 상기 제1 비도전막(106)이 실리콘 질화물로 이루어지는 경우에는 5 내지 50Å의 두께로 형성될 수 있으며, 바람직하게는 20 내지 40 Å의 두께로 형성될 수 있다.
상기 제1 비도전막(106) 상에 P형 불순물이 도핑되어 있는 폴리실리콘 물질로 형성되는 제2 도전막(108)을 형성한다. 상기 제2 도전막(108)은 300 내지 2000Å의 두께로 형성되며, 바람직하게는 400 내지 1000Å의 두께로 형성된다.
상기 제2 도전막(108) 상에, 상기 제2 도전막(108)에 비해 상대적으로 높은 밴드 갭을 갖는 제2 비도전막(110) 및 P형 불순물이 도핑되어 있는 폴리실리콘 물질로 형성되는 제3 도전막(112)을 형성한다. 또한, 상기 제3 도전막(112) 상에, 상기 제3 도전막(112)에 비해 상대적으로 높은 밴드갭을 갖는 제3 비도전막(114) 및 N형 불순물이 도핑되어 있는 폴리실리콘 물질로 형성되는 제4 도전막(116)을 형성한다.
여기서, 상기 제2 도전막(108) 및 제3 도전막(112)은 후속 공정을 통해 다중 터널 접합 트랜지스터의 채널 영역으로 제공되고, 상기 제4 도전막(116)은 다중 터널 접합 트랜지스터의 드레인으로 제공된다.
도 7을 참조하면, 상기 제4 도전막(116) 상에 소자 형성 영역을 선택적으로 마스킹하는 마스크 패턴(도시안됨)을 형성한다. 상기 마스크 패턴은 제2 방향으로 연장되는 라인 형태를 갖도록 형성된다. 또한, 상기 마스크 패턴은 실리콘 질화물로 형성될 수 있다.
상기 마스크 패턴을 식각 마스크로 사용하여 상기 제4 도전막(116), 제3 비도전막(114), 제3 도전막(112), 제2 비도전막(110), 제2 도전막(108), 제1 비도전막(106), 제1 도전막(104) 및 커패시터 유전막(102)을 식각하여 소자 분리용 트렌치(도시안됨)를 형성한다. 이 때, 상기 커패시터 유전막(102) 하부의 기판이 부분적으로 식각되더라도 상관없다.
상기 소자 분리용 트렌치가 형성됨으로서, 상기 제4 도전막(116), 제3 비도전막(114), 제3 도전막(112), 제2 비도전막(110), 제2 도전막(108), 제1 비도전막(106), 제1 도전막(104) 및 커패시터 유전막(102) 각각은 라인 형상을 갖는 예비 제4 도전막 패턴(116a), 예비 제3 비도전막 패턴(114a), 예비 제3 도전막 패턴(112a), 예비 제2 비도전막 패턴(110a), 예비 제2 도전막 패턴(108a), 예비 제1 비도전막 패턴(106a), 예비 제1 도전막 패턴(104a) 및 제1 예비 커패시터 유전막 패턴(102a)으로 전환된다.
다음에, 상기 소자 분리용 트렌치 내부를 절연 물질로 매립하고 평탄화함으로서 상기 제2 방향으로 연장되는 라인 형상의 소자 분리막 패턴(120)을 형성한다. 이 때, 상기 소자 분리막 패턴(120) 및 상기 예비 제4 도전막 패턴(104a)의 표면은 동일한 평면상에 위치하는 것이 바람직하다. 상기 소자 분리막 패턴(120)으로 사용 할 수 있는 절연 물질의 예로는 실리콘 산화물을 들 수 있다.
도 8을 참조하면, 상기 소자 분리막 패턴(120) 및 예비 제4 도전막 패턴(116a)상에 비트 라인으로 제공되기 위한 제5 도전막(도시안함)을 형성한다. 상기 제5 도전막 상에 제1 하드 마스크 패턴(124)을 형성한다. 상기 제1 하드 마스크 패턴(124)은 상기 제2 방향과 수직한 제1 방향으로 연장되는 라인 형상을 갖도록 형성한다.
상기 제1 하드 마스크 패턴(124)을 식각 마스크로 사용하여 상기 제5 도전막을 식각함으로서 비트 라인(122)을 형성한다. 계속하여, 상기 제5 도전막 하부에 구비되는 예비 제4 도전막 패턴(116a), 예비 제3 비도전막 패턴(114a), 예비 제3 도전막 패턴(112a), 예비 제2 비도전막 패턴(110a), 예비 제2 도전막 패턴(108a), 예비 제1 비도전막 패턴(106a), 예비 제1 도전막 패턴(104a) 및 예비 커패시터 유전막 패턴(102a)을 선택적으로 식각함으로서, 기판(100) 상에 고립된 형상의 제4 도전막 패턴(116b), 제3 비도전막 패턴(114b), 제3 도전막 패턴(112b), 제2 비도전막 패턴(110b), 제2 도전막 패턴(108b), 제1 비도전막 패턴(106b), 스토리지 전극(104b) 및 제1 유전막 패턴(102b)을 형성한다. 상기 식각 공정을 수행할 시에, 상기 소자 분리막 패턴(120)은 거의 식각되지 않도록 공정 조건을 최적화시킨다.
상기 식각 공정을 수행하면, 상기 비트 라인(122)과 소자 분리막 패턴(120)에 의해 셀프 얼라인되어 상기 비트 라인(122)과 상기 소자 분리막 패턴(120)이 형성되어 있지 않은 부위의 막들이 제거됨으로서 개구부(126)가 형성된다.
또한, 상기 스토리지 전극(104b)에서 서로 대향하는 2개의 측면은 소자 분리 막 패턴(120)과 접촉되어 있고, 상기 소자 분리막 패턴(120)과 접촉되지 않은 2개의 측면은 노출되어 있다.
도 9를 참조하면, 상기 노출된 기판(100) 표면, 스토리지 전극(104b), 제1 비도전막 패턴(106b), 제2 도전막 패턴(108b), 제2 비도전막 패턴(110b), 제3 도전막 패턴(112b), 제3 비도전막 패턴(114b), 제4 도전막 패턴(116b), 비트 라인(122)의 측벽 및 제1 하드 마스크 패턴(124b)의 표면 상에 커패시터 유전막으로 제공되기 위한 제2 유전막(도시안됨)을 형성한다.
다음에, 상기 제2 유전막을 이방성으로 식각한다. 상기 이방성 식각 공정을 수행하면, 상기 기판(100) 표면 및 제1 하드 마스크 패턴(124b)의 상부면 상에 형성되어 있는 제2 유전막이 선택적으로 식각된다. 따라서, 스토리지 전극(104b), 제1 비도전막 패턴(106b), 제2 도전막 패턴(108b), 제2 비도전막 패턴(110b), 제3 도전막 패턴(112b), 제3 비도전막 패턴(114b), 제4 도전막 패턴(116b), 비트 라인(122)의 및 제1 하드 마스크 패턴(124)의 측벽에 예비 제2 유전막 패턴(128)이 형성된다.
상기 제1 유전막 패턴(102b) 및 예비 제2 유전막 패턴(128)은 상기 스토리지 전극(104b)의 측면 및 저면을 감싸는 형태를 갖는다.
도 10을 참조하면, 상기 예비 제2 유전막 패턴(128)상에 상기 비트 라인(122)과 상기 소자 분리막 패턴(120) 사이에 형성되어 있는 상기 개구부(126)를 매립하도록 플레이트 전극용 제6 도전막(도시안됨)을 형성한다. 다음에, 상기 제6 도전막의 상부면이 적어도 상기 제1 비도전막(106b) 패턴보다 낮게 위치하도록 상기 제6 도전막을 부분적으로 제거함으로서 상기 예비 제2 유전막 패턴(128) 상에 플레이트 전극(132)을 형성한다.
상기 플레이트 전극(132)을 형성하기 위하여, 구체적으로 상기 제6 도전막을 형성한 후 상기 제1 하드 마스크 패턴의 상부면이 노출되도록 평탄화 공정을 수행한다. 다음에, 상기 평탄화된 제6 도전막의 상부를 이방성 식각한다.
상기 공정을 수행하면, 상기 제2 도전막 패턴(108b), 제2 비도전막 패턴(110b), 제3 도전막 패턴(112b), 제3 비도전막 패턴(114b), 제4 도전막 패턴(116b) 및 비트 라인(122)의 측벽 상에는 예비 제2 유전막 패턴(128)이 노출된다.
도 11을 참조하면, 상기 제2 도전막 패턴(108b), 제2 비도전막 패턴(110b), 제3 도전막 패턴(112b), 제3 비도전막 패턴(114b), 제4 도전막 패턴(116b) 및 비트 라인(122)의 측벽 상에 노출되어 있는 예비 제2 유전막 패턴(128)을 선택적으로 제거함으로서, 상기 스토리지 전극과 대향하는 제2 유전막 패턴(128a)을 형성한다. 상기 예비 제2 유전막 패턴(128)을 선택적으로 제거하는 공정은 습식 식각 공정으로 수행하는 것이 바람직하다.
상기 제2 유전막 패턴(128a) 및 상기 제1 유전막 패턴(102b)은 상기 스토리지 전극(104b)의 측면 및 저면을 감싸는 형상을 가지며 커패시터 유전막(130)으로 제공된다.
도 12를 참조하면, 노출되어 있는 상기 제2 도전막 패턴(108b), 제2 비도전막 패턴(110b), 제3 도전막 패턴(112b), 제3 비도전막 패턴(114b), 제4 도전막 패턴(116b), 비트 라인(122)의 측벽, 제1 하드 마스크 패턴(124)의 표면 및 소자 분 리막 패턴(120)의 상부에 다중 터널 접합 트랜지스터의 게이트 절연막으로 제공되기 위한 절연막(134)을 형성한다. 상기 절연막(134)은 실리콘 산화물을 증착시켜 형성할 수 있다.
도 13을 참조하면, 상기 절연막(134) 상에 워드 라인으로 제공되기 위한 제7 도전막(도시안됨)을 형성한다. 상기 제7 도전막 상에 제2 하드 마스크 패턴(140)을 형성한다. 상기 제2 하드 마스크 패턴(140)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 하드 마스크 패턴(140)을 식각 마스크로 사용하여 상기 제7 도전막을 식각함으로서 워드 라인(136)을 형성한다. 상기 워드 라인(136)은 상기 제2 도전막 패턴(108b), 제2 비도전막 패턴(110b), 제3 도전막 패턴(112b), 제3 비도전막 패턴(114b) 및 제4 도전막 패턴(116b)의 측벽 상에 형성됨으로서 상기 다중 터널 접합 트랜지스터의 게이트 전극 역할을 동시에 수행한다.
실시예 2
도 14는 본 발명의 실시예 2에 따른 디램 장치를 나타내는 단면도이다.
실시예 2에 따른 디램 장치는 단위 셀들이 배치된 어레이들이 다층으로 구현된 것을 제외하고는 실시예 1에 따른 디램 장치와 동일하다.
기판(200)에 하부 구조물들이 구비된다. 상기 하부 구조물은 페리 회로를 구현하기 위한 트랜지스터(도시안됨) 및 배선(202)들을 포함한다.
상기 하부 구조물들을 매립하는 제1 층간 절연막(204)이 구비된다. 상기 제1 층간 절연막(204)은 평탄한 표면을 갖는 것이 바람직하다. 상기 제1 층간 절연막 (204) 상에 N형 불순물이 도핑된 제1 폴리실리콘막(206)이 구비된다.
상기 제1 폴리실리콘막(206) 상에는 상기 제1 실시예에 도시된 것과 동일한 형상을 갖는 제1층 단위 셀(210)들이 구비된다.
보다 상세하게, 상기 제1층 단위 셀(210)은 상기 제1 폴리실리콘막(206) 상에 제2 방향으로 연장되는 라인형의 소자 분리막 패턴(도시안됨), 제1층 커패시터(214), 상기 제1층 커패시터(214)의 스토리지 전극(208)과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 제1층 다중 터널 접합 구조물(216), 상기 제1층 다중 터널 접합 구조물(216) 상에 상기 제2 방향과 수직한 제1 방향으로 연장되는 제1층 비트 라인(218), 상기 제1층 커패시터 상부면(214), 제1층 다중 터널 접합 구조물(216) 표면 및 상기 제1층 비트 라인(218) 표면 상에 구비되는 제1층 커패시터 유전막(222) 및 상기 제1층 커패시터 유전막(222) 상에 상기 다중 터널 접합 구조물(216)과 대향하면서 상기 제1층 비트 라인(218)과 수직한 제2 방향으로 연장되는 제1층 워드 라인(224)을 포함한다. 상기 제1층 비트 라인(218) 상에는 제1 하드 마스크 패턴(220)이 구비되고, 상기 제1층 워드 라인(224) 상에는 제1 하드 마스크 패턴(226)이 구비된다.
상기 제1층 단위셀(230) 상에는 제2 층간 절연막(232)이 구비된다. 상기 제2 층간 절연막(232)은 상기 제1층 단위셀(230)이 충분히 매립하는 두께를 갖는다. 또한, 그 상부면이 평탄한 형상을 갖는다.
상기 제2 층간 절연막(230) 상에 N형 불순물이 도핑된 제2 폴리실리콘막 (234)이 구비된다.
상기 제2 폴리실리콘막(234) 상에는 상기 제1 실시예에 도시된 것과 동일한 형상을 갖는 제2층 단위 셀(240)들이 구비된다.
상기 본 발명의 실시예 2에 따른 디램 장치는 단위 셀 어레이가 복수의 층으로 구현된다. 때문에, 상기한 디램 장치는 협소한 수평 면적을 갖는 기판 상에 구현될 수 있다.
도 15는 도 14에 도시된 디램 장치의 제조 방법을 설명하기 위한 단면도들이다.
실시예 2에 따른 디램 장치는 단위 셀들이 배치된 어레이들이 다층으로 구현된 것을 제외하고는 실시예 1에 따른 디램 장치와 동일하므로, 각 층 단위셀들 사이에 층간 절연막 및 폴리실리콘막을 형성하는 공정이 추가되는 것을 제외하고 나머지 공정들은 실시예 1과 매우 유사하다.
도 15를 참조하면, 우선, 기판(200)에 하부 구조물들을 형성한다. 상기 하부 구조물은 페리 회로를 구현하기 위한 트랜지스터 및 배선(202)들을 포함한다.
상기 하부 구조물들을 매립하도록 절연 물질을 증착하고, 상기 절연 물질의 표면을 연마함으로서 평탄한 표면을 갖는 제1 층간 절연막(204)을 형성한다. 상기 제1 층간 절연막(204) 상에 N형 불순물이 도핑된 제1 폴리실리콘막(206)을 형성한다.
상기 제1 폴리실리콘막 상에 상기 도 6 내지 도 13을 참조로 설명한 것과 동 일한 공정을 수행하여, 도 14에 도시된 것과 같이, 제1층 단위 셀(230)들을 형성한단다.
상기 제1층 단위 셀(230) 상에 상기 제1층 단위 셀들을 매립하도록 절연 물질을 증착하고, 상기 절연 물질의 표면을 연마함으로서 평탄한 표면을 갖는 제2 층간 절연막(도 14, 232)을 형성한다.
상기 제2 층간 절연막(232) 상에 N형 불순물이 도핑된 제2 폴리실리콘막(234)을 형성한다.
상기 제2 폴리실리콘막(234) 상에 상기 도 6 내지 도 13을 참조로 설명한 것과 동일한 공정을 수행하여 제2층 단위 셀(240)들을 형성한다.
상기 설명한 방법에 의하면, 실리콘 에피택셜 공정을 적용하지 않고서도 2층 이상의 단위 셀 어레이를 구현할 수 있다. 때문에, 디램 장치가 차지하는 기판의 수평 면적을 감소시킬 수 있다.
실시예 3
도 16은 본 발명의 실시예 3에 따른 디램 장치를 나타내는 사시도이다.
이하에서 설명하는 실시예 3은 게이트 절연막과 플레이트 전극 상에 형성되는 절연막이 서로 다른 두께를 갖는 것을 제외하고는 실시예 1과 유사한 구조를 갖는다.
기판(100)상에 제2 방향으로 연장되는 라인 형상을 갖는 소자 분리막 패턴(120)이 구비된다. 상기 소자 분리막 패턴(120)의 상부면은 디램 장치의 다중 터널 접합 구조물 상부면과 동일한 평면에 위치한다.
상기 소자 분리막 패턴(120)이 형성되어 있지 않은 부위의 기판(100) 상에는 커패시터가 구비된다.
상기 커패시터는 상기 기판(100) 상에 상기 기판(100) 표면과 수직한 방향으로 연장되는 기둥들을 갖는 플레이트 전극(300)을 포함한다. 이 때, 상기 기둥들과 접하는 상기 기판 부위는 불순물 이온이 도핑되어 있어 플레이트 전극의 역할을 한다. 상기 플레이트 전극(300)에 대향하고 상기 플레이트 전극(300)의 상부면 보다 높은 상부면을 갖는 스토리지 전극(104b)이 구비된다. 즉, 상기 스토리지 전극(104b)은 상기 플레이트 전극(300)의 기둥들 사이에 도전 물질이 매립된 형상을 갖는다. 그리고, 상기 플레이트 전극(300)과 상기 스토리지 전극(104b) 사이에 커패시터 유전막(130)이 구비된다. 상기 커패시터 유전막(130)은 상기 스토리지 노드 전극(104b)의 측벽 전체를 감싸는 형상을 갖는다.
상기 스토리지 전극(104b)은 제1 타입의 불순물이 도핑된 폴리실리콘 물질로 이루어지는 것이 바람직하다.
상기 커패시터 상에 상기 스토리지 전극(104b)과 접하도록 형성되고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합 구조물(117)이 구비된다. 상기 다중 터널 접합 구조물(117)은 실시예 1의 형상과 동일하다.
상기 커패시터 상부면(즉, 플레이트 전극) 상에 제1 두께를 갖는 제1 절연막(304)이 구비된다. 이 때, 상기 제1 절연막(304)의 상부면은 상기 다중 터널 접합 구조물의 제1 비도전막 패턴(106b) 보다 낮게 위치하여야 한다. 이를 위해, 상기 플레이트 전극(300)의 상부면은 상기 스토리지 전극(104b)의 상부면에 비해 형성하고자하는 제1 절연막(306)의 두께만큼 낮게 위치하여야 한다
또한, 상기 제1 절연막(306), 다중 터널 접합 구조물(117) 측벽 및 제1 하드 마스크 패턴(124) 표면 상에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 절연막(306)이 구비된다. 상기 제2 절연막(306)은 다중 터널 접합 트랜지스터의 게이트 절연막으로 제공된다. 상기 다중 터널 접합 구조물(117) 상에는 제2 방향과 수직한 제1 방향으로 연장되는 비트 라인(122)이 구비된다. 상기 비트 라인(122) 상에는 제1 하드 마스크 패턴(124)이 더 구비된다.
상기 제2 절연막 상에 상기 다중 터널 접합 구조물(117)과 대향하면서 상기 제2 방향으로 연장되는 워드 라인(304)을 구비한다. 상기 워드 라인(304)은 상기 다중 터널 접합 트랜지스터의 게이트 전극으로도 제공된다. 상기 본 발명의 실시예 3에 따른 디램 장치의 단위 셀은 상기 커패시터 상부면 및 비트 라인 표면상에는 구비되는 층간 절연막의 두께가 두꺼워져 층간 절연 효과가 향상되고 기생 커패시턴스가 감소된다.
도 17 내지 도 19는 도 16에 도시된 디램 장치의 형성 방법을 설명하기 위한 단면도이다.
도 17을 참조하면, 도 4 내지 도 9를 참조로 하여 설명한 것과 동일한 공정을 수행하여 도 9에 도시된 구조물을 형성한다.
도 9에 도시된 구조물에서, 상기 예비 제2 유전막(128) 상에 상기 비트 라인(122)과 상기 소자 분리막 패턴(120)이 형성되어 있지 않은 부위의 개구부를 매립하도록 플레이트 전극용 제6 도전막(도시안됨)을 형성한다.
다음에, 상기 다중 터널 접합 구조물(117)의 측벽이 모두 노출되고, 상기 다중 터널 접합 구조물(117) 아래에 위치하는 스토리지 전극의 상부가 일부 노출되도록 상기 제6 도전막을 이방성으로 식각함으로서 상기 예비 제2 유전막(128) 상에 플레이트 전극(300)을 형성한다. 상기 플레이트 전극(300)의 상부면은 상기 스토리지 전극(104b)의 상부면에 비해 낮게 위치하게 된다.
상기 플레이트 전극(300)의 상부면이 상기 비트 라인(122) 및 소자 분리막 패턴(120)의 상부면에 비해 낮게 위치하기 때문에, 상기 비트 라인(122)과 소자 분리막 패턴(120)이 형성되어 있지 않은 부위에는 제2 개구부(310)가 형성되어 있다.
도 18을 참조하면, 상기 제2 개구부(310)를 채우면서 상기 제1 하드 마스크 패턴(124)을 매립하는 제1 절연막(도시안됨)을 형성한다. 상기 제1 하드 마스크 패턴(124)의 상부면이 노출되도록 상기 제1 절연막을 연마하여 예비 제1 절연막 패턴(도시안됨)을 형성한다. 다음에, 상기 다중 터널 접합 구조물(117)의 측벽이 모두 노출되도록 상기 예비 제1 절연막 패턴 및 예비 제2 유전막(128)을 부분적으로 식각함으로서 제1 절연막 패턴(304)을 형성한다. 상기 식각 공정은 이방성 식각 공정 또는 등방성 식각 공정을 통해 수행할 수 있다.
도 19를 참조하면, 상기 노출된 상기 다중 터널 접합 구조물(117)의 표면, 상기 제1 절연막 패턴(304) 및 제1 하드 마스크 패턴(124) 상에 다중 터널 접합 트 랜지스터의 게이트 절연막으로 제공되기 위한 제2 절연막(306)을 형성한다. 상기 제2 절연막(306)은 실리콘 산화물을 증착시켜 형성할 수 있다.
다음에, 도 16에 도시된 것과 같이, 상기 제2 절연막(306) 상에 워드 라인으로 제공되기 위한 제7 도전막(도시안됨)을 형성한다. 상기 제7 도전막 상에 제2 하드 마스크 패턴(306)을 형성한다. 상기 제2 하드 마스크 패턴(306)은 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 하드 마스크 패턴(306)을 식각 마스크로 사용하여 상기 제7 도전막을 식각함으로서 워드 라인(304)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 단위 셀의 패스 트랜지스터 동작 시에 수직 방향으로 채널이 형성됨으로서 쇼트 채널 효과를 최소화할 수 있다. 따라서, 반도체 장치의 동작 특성을 향상시킬 수 있다. 또한, 반도체 장치의 단위 셀을 이루는 각 요소들이 수직 방향으로 적층될 수 있어서, 상기 단위 셀은 기판 상의 매우 작은 수평 면적에 구현될 수 있다. 따라서, 반도체 장치를 더욱 고집적화시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물;
    상기 다중 터널 접합 구조물의 측벽에 구비되는 게이트 절연막 패턴 및 게이트 전극;
    상기 다중 터널 접합 구조물과 전기적으로 접속하는 워드 라인;
    상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 전기적으로 접속하는 비트 라인; 및
    상기 다중 터널 접합 구조물의 상부면 및 하부면 중 상기 비트 라인과 전기적으로 접속하지 않는 면과 전기적으로 접속하는 커패시터를 구비하는 것을 특징으로 하는 디램 장치.
  2. 제1항에 있어서, 상기 게이트 전극과 워드 라인은 일체로 형성된 것을 특징으로 하는 디램 장치.
  3. 제1항에 있어서, 상기 커패시터의 스토리지 전극은 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 일체로 형성된 것을 특징으로 하는 디램 장치.
  4. 기판 상에 구비되는 커패시터;
    상기 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물;
    상기 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 비트 라인;
    상기 커패시터 상부면, 다중 터널 접합 구조물 표면 및 상기 비트 라인 표면 상에 구비되는 절연막; 및
    상기 절연막 상에 상기 다중 터널 접합 구조물과 대향하면서 상기 비트 라인과 수직한 제2 방향으로 연장되는 워드 라인을 구비하는 것을 특징으로 하는 디램 장치.
  5. 제4항에 있어서, 상기 커패시터는,
    기판 상에 구비되고 상기 기판 표면과 수직한 방향으로 연장되는 기둥들을 갖는 플레이트 전극;
    상기 플레이트 전극의 기둥의 측벽 및 기판에 구비되는 커패시터 유전막; 및
    상기 커패시터 유전막 상에 상기 기둥들 사이가 상기 도전 물질이 매립된 형상의 스토리지 전극으로 이루어지는 것을 특징으로 하는 디램 장치.
  6. 제5항에 있어서, 상기 스토리지 전극은 불순물이 도핑된 폴리실리콘 물질로 이루어진 것을 특징으로 하는 디램 장치.
  7. 제5항에 있어서, 상기 플레이트 전극은 상기 기판과 접하는 제1 패턴과, 상기 제1 패턴의 가장자리를 따라 구비되고 상기 제1 패턴의 상부면과 수직한 방향으로 세워지는 기둥 형상의 제2 패턴으로 이루어진 것을 특징으로 하는 디램 장치.
  8. 제5항에 있어서, 상기 커패시터의 플레이트 전극 상부에는 기생 커패시턴스를 감소시키기 위한 추가 절연막이 더 구비된 것을 특징으로 하는 디램 장치.
  9. 제4항에 있어서, 상기 기판 및 커패시터 사이에 하부 도전막이 더 구비된 것을 특징으로 하는 디램 장치.
  10. 제4항에 있어서, 상기 커패시터의 사이에 상기 제2 방향의 라인 형상을 갖는 소자 분리막 패턴이 구비된 것을 특징으로 하는 디램 장치.
  11. 제4항에 있어서, 상기 다중 터널 접합 구조물은,
    제1 내지 제n 도전막 패턴(n은 2 이상의 정수) 및 상기 제1 내지 제n 도전막 패턴들 사이에 구비되는 1 내지 제n-1 비 도전막 패턴을 포함하고,
    상기 제1 및 제n 도전막 패턴은 제1 타입의 불순물이 도핑된 폴리실리콘으로 이루어지고, 상기 제1 및 제n 도전막 패턴 사이에 구비되는 도전막 패턴은 제1 타 입과 다른 제2 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 디램 장치.
  12. 제11항에 있어서, 상기 제1 도전막 패턴은 상기 커패시터의 스토리지 전극과 일체로 형성된 것을 특징으로 하는 디램 장치.
  13. 제4항에 있어서, 상기 비도전막 패턴은 실리콘 질화물, 실리콘 산화물 및 금속 산화물 중 적어도 하나를 포함하는 것을 특징으로 하는 디램 장치.
  14. 제4항에 있어서, 상기 비트 라인 상에는 하드 마스크 패턴이 더 구비된 것을 특징으로 하는 디램 장치.
  15. 기판 상에, 제1층 커패시터, 상기 제1층 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 제1층 다중 터널 접합(Multiple tunnel junction) 구조물, 상기 제1층 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 제1층 비트 라인, 상기 제1층 커패시터 상부면, 제1층 다중 터널 접합 구조물 표면 및 상기 제1층 비트 라인 표면 상에 구비되는 제1 절연막 및 상기 제1 절연막 상에 상기 제1층 다중 터널 접합 구조물과 대향하면서 상기 비트 라인과 수직한 제2 방향으로 연장되는 워드 라인을 구비하는 제1층 디램 소자;
    상기 제1층 디램 소자 상에 상기 제1층 디램 소자를 매립하는 제1층 층간 절연막; 및
    상기 제1층 층간 절연막 상에, 제2층 도전막, 제2층 커패시터, 상기 제2층 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 제2층 다중 터널 접합(Multiple tunnel junction) 구조물, 상기 제2층 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 제2층 비트 라인, 상기 제2층 커패시터 상부면, 제2층 다중 터널 접합 구조물 표면 및 상기 제2층 비트 라인 표면 상에 구비되는 제2 절연막 및 상기 제2 절연막 상에 상기 다중 터널 접합 구조물과 대향하면서 상기 제2층 비트 라인과 수직한 제2 방향으로 연장되는 워드 라인을 구비하는 제2층 디램 소자를 포함하는 것을 특징으로 하는 디램 장치.
  16. 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물을 형성하는 단계;
    상기 다중 터널 접합 구조물의 측벽에 구비되는 게이트 절연막 패턴 및 게이트 전극을 형성하는 단계;
    상기 다중 터널 접합 구조물과 전기적으로 접속하는 워드 라인을 형성하는 단계;
    상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 전기적으 로 접속하는 비트 라인을 형성하는 단계; 및
    상기 다중 터널 접합 구조물의 상부면 및 하부면 중 상기 비트 라인과 전기적으로 접속하지 않는면과 전기적으로 접속하는 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 장치의 제조 방법.
  17. 제16항에 있어서, 상기 다중 터널 접합 구조물을 형성하는 단계는,
    제1 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 제1 도전막을 형성하는 단계;
    제1 도전막 상에 제1 비도전막을 형성하는 단계;
    상기 제1 비도전막 상에 제2 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 제2 도전막을 형성하는 단계;
    상기 제2 도전막 상에 제2 비도전막을 형성하는 단계;
    상기 제2 비도전막 상에 제2 타입의 불순물이 도핑된 제n-1 도전막을 형성하는 단계;
    상기 제n-1 도전막 상에 제n-1 비도전막을 형성하는 단계;
    상기 제n-1 비도전막 상에 제1 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 제n 도전막을 형성하는 단계; 및
    상기 제n 도전막, 제n-1 비도전막, 제 n-1 도전막, 제 2비도전막, 제2 도전막, 제1 비도전막 및 제1 도전막을 순차적으로 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 디램 장치의 제조 방법.
  18. 기판 상에 제2 방향으로 연장되는 라인 형상을 갖는 예비 스토리지 전극과, 예비 도전막 패턴 및 상기 예비 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 예비 비도전막 패턴이 교대로 증착된 형태를 갖는 예비 다중 터널 접합(Multiple tunnel junction)구조물을 각각 형성하는 단계;
    상기 예비 다중 터널 접합 구조물 상에 비트 라인용 도전막을 형성하는 단계;
    상기 기판 표면이 노출되도록 상기 비트 라인용 도전막, 예비 다중 터널 접합 구조물 및 예비 스토리지 전극을 부분적으로 식각함으로서 상기 제2 방향과 수직한 제1 방향으로 연장되는 비트 라인과 고립된 패턴 형태의 다중 터널 접합 구조물 및 스토리지 전극을 각각 형성하는 단계;
    상기 스토리지 전극의 측벽에 제1 커패시터 유전막을 형성하는 단계;
    상기 커패시터 유전막 표면에 플레이트 전극을 형성하는 단계;
    상기 플레이트 전극 상부면, 다중 터널 접합 구조물 및 비트 라인의 표면에 절연막을 형성하는 단계; 및
    상기 절연막 상에 상기 다중 터널 접합 구조물과 대향하면서 상기 제2 방향으로 연장되는 워드 라인을 형성하는 것을 특징으로 하는 디램 장치의 제조 방법.
  19. 제18항에 있어서, 상기 커패시터 형성용 예비 스토리지 전극을 형성하기 이 전에 상기 기판 상에 제2 커패시터 유전막을 형성하는 단계를 더 수행하는 것을 특 징으로 하는 디램 장치의 제조 방법.
  20. 제18항에 있어서, 상기 커패시터 형성용 예비 스토리지 전극과, 예비 다중 터널 접합(Multiple tunnel junction)구조물을 형성하는 단계는,
    기판 상에 제1 타입의 불순물이 도핑된 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 제1 비도전막을 형성하는 단계;
    상기 제1 비도전막 상에 제2 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 제2 도전막을 형성하는 단계;
    상기 제2 도전막 상에 제2 비도전막을 형성하는 단계;
    상기 제2 비도전막 상에 제2 타입의 불순물이 도핑된 제n-1 도전막을 형성하는 단계;
    상기 제n-1 도전막 상에 제n-1 비도전막을 형성하는 단계;
    상기 제n-1 비도전막 상에 제1 타입의 불순물이 도핑된 폴리실리콘으로 이루어지는 제n 도전막을 형성하는 단계; 및
    상기 제n 도전막, 제n-1 비도전막, 제 n-1 도전막, 제 2비도전막, 제2 도전막, 제1 비도전막 및 제1 도전막을 순차적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 디램 장치의 제조 방법.
  21. 제18항에 있어서, 상기 커패시터 형성용 예비 스토리지 전극과 예비 다중 터널 접합(Multiple tunnel junction)구조물 사이에 소자 분리막 패턴을 형성하는 단 계를 더 수행하는 것을 특징으로 하는 디램 장치의 제조 방법.
  22. 제18항에 있어서, 상기 비트 라인용 도전막을 형성한 이 후에, 상기 비트 라인용 도전막 상에 제1 하드 마스크 패턴을 형성하는 단계를 더 수행하는 것을 특징으로 하는 것을 특징으로 하는 디램 장치의 제조 방법.
  23. 제18항에 있어서, 상기 플레이트 전극을 형성하는 단계는,
    상기 소자 분리막 패턴 및 상기 커패시터 형성용 예비 스토리지 전극과 예비 다중 터널 접합(Multiple tunnel junction)구조물 사이의 개구 부위에 플레이트 전극용 도전막을 증착하는 단계; 및
    적어도 상기 다중 터널 접합 구조물에 포함되어 있는 제1 비도전막 패턴이 노출되도록 상기 플레이트용 도전막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 디램 장치의 제조 방법.
  24. 제18항에 있어서, 상기 절연막을 형성하기 이 전에, 상기 커패시터 플레이트 전극 상부에 선택적으로 추가 절연막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 것을 특징으로 하는 디램 장치의 제조 방법.
  25. 제24항에 있어서, 상기 추가 절연막은 그 상부면이 상기 제1 비도전막 패턴보다 낮게 위치하도록 형성하는 것을 특징으로 하는 디램 장치의 제조 방법.
  26. 제18항에 있어서, 상기 워드 라인을 형성하는 단계는,
    상기 절연막 상에 워드 라인용 도전막을 형성하는 단계; 및
    상기 다중 터널 접합 구조물과 대향하는 부위의 워드 라인용 도전막을 선택적으로 남기면서 상기 워드 라인용 도전막을 부분적으로 식각하는 단계를 수행하는 것을 특징으로 하는 디램 장치의 제조 방법.
  27. 기판 상에, 제1층 커패시터, 상기 제1층 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 제1층 다중 터널 접합(Multiple tunnel junction) 구조물, 상기 제1층 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 제1층 비트 라인, 상기 제1층 커패시터 상부면, 제1층 다중 터널 접합 구조물 표면 및 상기 제1층 비트 라인 표면 상에 구비되는 제1 절연막 및 상기 제1 절연막 상에 상기 제1층 다중 터널 접합 구조물과 대향하면서 상기 비트 라인과 수직한 제2 방향으로 연장되는 워드 라인을 구비하는 제1층 디램 소자를 형성하는 단계;
    상기 제1층 디램 소자 상에 상기 제1층 디램 소자를 매립하는 제1층 층간 절연막을 형성하는 단계; 및
    상기 제1층 층간 절연막 상에, 제2층 도전막, 제2층 커패시터, 상기 제2층 커패시터의 스토리지 전극과 접하고, 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 제2층 다 중 터널 접합(Multiple tunnel junction) 구조물, 상기 제2층 다중 터널 접합 구조물 상에 제1 방향으로 연장되는 제2층 비트 라인, 상기 제2층 커패시터 상부면, 제2층 다중 터널 접합 구조물 표면 및 상기 제2층 비트 라인 표면 상에 구비되는 제2 절연막 및 상기 제2 절연막 상에 상기 다중 터널 접합 구조물과 대향하면서 상기 제2층 비트 라인과 수직한 제2 방향으로 연장되는 워드 라인을 구비하는 제2층 디램 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 장치의 제조 방법.
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