KR102401865B1 - 절연 재료 및 메모리 셀의 수직 교번하는 티어를 포함하는 메모리 어레이 및 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하는 메모리 어레이를 형성하는 방법 - Google Patents

절연 재료 및 메모리 셀의 수직 교번하는 티어를 포함하는 메모리 어레이 및 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하는 메모리 어레이를 형성하는 방법 Download PDF

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마이크론 테크놀로지, 인크
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Abstract

메모리 어레이는 절연 재료 및 메모리 셀의 수직 교번하는 티어를 포함하고, 메모리 셀은 사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역 및 채널 영역에 작동가능하게 근접한 게이트를 포함하는 트랜지스터를 개별적으로 포함한다. 채널 영역의 적어도 일부는 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된다. 메모리 셀의 커패시터는 사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함한다. 제 1 전극은 제 1 소스/드레인 영역에 전기적으로 결합된다. 수평 종방향 세장형 감지 라인은 메모리 셀 티어의 개개에 있다. 동일한 메모리 셀 티어 내에 있는 개별 트랜지스터의 개개의 제 2 소스/드레인 영역은 메모리 셀의 해당 개별 티어의 수평 종방향 세장형 감지 라인에 전기적으로 결합된다. 커패시터 전극 구조는 수직 교번하는 티어를 통해 입면으로 연장된다. 각각의 커패시터의 제 2 전극의 각각은 입면으로 연장되는 커패시터 전극 구조에 전기적으로 결합된다. 액세스 라인 필라는 수직 교번하는 티어를 통해 입면으로 연장된다. 상이한 메모리 셀 티어에서의 트랜지스터의 개개의 게이트는 입면으로 연장되는 액세스 라인 필라의 일부를 포함한다. 방법을 포함한 다른 실시예들이 개시된다.

Description

절연 재료 및 메모리 셀의 수직 교번하는 티어를 포함하는 메모리 어레이 및 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하는 메모리 어레이를 형성하는 방법
본 출원에 개시된 실시예는 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이 및 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하는 메모리 어레이를 형성하는 방법에 관한 것이다.
메모리는 집적 회로부의 일 유형이며, 데이터를 저장하기 위해 컴퓨터 시스템에서 사용된다. 메모리는 하나 이상의 개별 메모리 셀들의 어레이로 제조될 수 있다. 메모리 셀은 디지트 라인 (비트 라인, 데이터 라인 또는 감지 라인으로도 지칭될 수 있음) 및 액세스 라인 (워드 라인으로도 지칭될 수 있음)을 사용하여 기록되거나 판독될 수 있다. 감지 라인은 어레이의 컬럼(column)을 따라 메모리 셀을 전도성으로 상호 연결할 수 있고, 액세스 라인은 어레이의 로우(row)를 따라 메모리 셀을 전도성으로 상호 연결할 수 있다. 각각의 메모리 셀은 감지 라인과 액세스 라인의 조합을 통해 고유하게 어드레싱(address)될 수 있다.
메모리 셀은 휘발성, 반 휘발성 또는 비 휘발성일 수 있다. 비 휘발성 메모리 셀은 파워가 없는 연장된 시간 기간 동안 데이터를 저장할 수 있다. 비 휘발성 메모리는 통상적으로 약 10 년 이상의 보존 시간(retention time)을 갖는 메모리로 지정된다. 휘발성 메모리는 소실되므로 데이터 저장을 유지하기 위해 새로 고침(refresh)/재기록된다. 휘발성 메모리는 밀리 초 이하의 보존 시간을 가질 수 있다. 그럼에도 불구하고, 메모리 셀은 적어도 2 개의 상이한 선택 가능 상태에서 메모리를 보유 또는 저장하도록 구성된다. 이진 시스템에서, 상태는 "0” 또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀은 2 개 초과의 정보 레벨 또는 정보 상태를 저장하도록 구성될 수 있다.
커패시터는 메모리 셀에 사용될 수 있는 전자 컴포넌트의 일 유형이다. 커패시터는 전기 절연 재료에 의해 분리된 2 개의 전기 전체를 갖는다. 전기장으로서의 에너지는 이러한 재료 내에 정전기적으로 저장될 수 있다. 절연체 재료의 조성물에 따라, 저장된 필드는 휘발성 또는 비 휘발성일 것이다. 예를 들어, SiO2 만을 포함하는 커패시터 절연체 재료는 휘발성일 것이다. 비 휘발성 커패시터의 일 유형은 절연 재료의 적어도 일부로서 강유전성 재료를 갖는 강유전성 커패시터이다. 강유전성 재료는 2 개의 안정된 분극 상태를 갖는 것을 특징으로 하며, 이에 따라 커패시터 및/또는 메모리 셀의 프로그래밍 가능한 재료를 포함할 수 있다. 강유전성 재료의 분극 상태는 적절한 프로그래밍 전압의 인가에 의해 변경될 수 있고, 프로그래밍 전압의 제거 후에 (적어도 한 시간 동안) 유지된다. 각각의 분극 상태는 서로 다른 전하 저장 커패시턴스(capacitance)를 가지며, 이는 이상적으로 반전될 필요가 있을 때까지 분극 상태를 반전시키지 않고 메모리 상태를 기록 (즉, 저장) 및 판독하는데 이상적으로 사용될 수 있다. 바람직한 않은 것은, 강유전성 커패시터를 갖는 일부 메모리에서, 메모리 상태를 판독하는 동작은 분극을 반전시킬 수 있다. 따라서, 분극 상태를 결정할 때, 메모리 셀의 재기록은 메모리 셀의 결정 직후에 메모리 셀을 미리 판독된 상태로 놓도록 수행된다. 그럼에도 불구하고, 강유전성 커패시터를 포함하는 메모리 셀은 커패시터의 일부를 형성하는 강유전성 재료의 쌍안정(bi-stable) 특성으로 인해 비 휘발성이다. 강유전성 재료 이외의 프로그래밍 가능한 재료가 커패시터를 비 휘발성으로 만들기 위해 커패시터 절연체로서 사용될 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 일 유형의 전자 컴포넌트이다. 이들 트랜지스터는 그 사이에 반전도성 채널 영역을 갖는 한 쌍의 전도성 소스/드레인 영역을 포함한다. 전도성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 그로부터 분리된다. 게이트에 적절한 전압을 인가하면 전류가 소스/드레인 영역 중 하나에서 채널 영역을 통해 다른 영역으로 흐르는 것을 허용한다. 게이트로부터 전압이 제거되면, 전류가 채널 영역을 통해 흐르는 것이 크게 방지된다. 전계 효과 트랜지스터는 또한 추가적인 구조, 예를 들어 게이트 절연체와 전도성 게이트 사이의 게이트 구성의 일부로서 가역적으로 프로그램 가능한 전하 저장/트랩(trap) 영역을 포함할 수 있다.
일 유형의 트랜지스터는 강유전성 전계 효과 트랜지스터 (FeFET)이며, 여기서 게이트 구성 (예를 들어, 게이트 절연체)의 적어도 일부는 강유전성 재료를 포함한다. 전계 효과 트랜지스터에서 강유전성 재료의 2 개의 상이한 분극 상태는 트랜지스터에 대한 상이한 임계 전압 (Vt) 또는 선택된 동작 전압에 대한 상이한 채널 전도성에 의해 특징 지워질 수 있다. 또한, 강유전성 재료의 분극 상태는 적절한 프로그래밍 전압의 인가에 의해 변경될 수 있으며, 이는 높은 채널 컨덕턴스(conductance) 또는 낮은 채널 컨덕턴스 중 하나로 귀결된다. 강유전성 분극 상태에 의해 유발된 높고 낮은 컨덕턴스는 게이트 프로그래밍 전압이 제거된 후 (적어도 한 시간 동안) 유지된다. 강유전성 분극을 방해하지 않는 작은 드레인 전압을 인가하여 채널의 상태를 판독할 수 있다. 강유전성 재료 이외의 프로그래밍 가능한 재료가 게이트 절연체로서 사용되어 트랜지스터를 비 휘발성으로 만들 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 어레이를 포함하는 기판 단편의 일부의 개략적인 사시도이다.
도 2는 도 1 기판 단편의 더 완전한 단면도이며, 도 3의 라인 2-2를 통해 취해진다.
도 3은 도 2의 라인 3-3을 따라 취한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 어레이를 포함하는 기판 단편의 일부의 개략적인 사시도이다.
도 5는 도 4 기판 단편의 더 완전한 단면도이며, 도 6, 7 및 8의 라인 5-5를 따라 취해진다.
도 6은 도 5 및 도 9의 라인 6-6을 따라 취한 단면도이다.
도 7은 도 5 및 도 9의 라인 7-7을 따라 취한 단면도이다.
도 8은 도 5 및 도 9의 라인 8-8을 따라 취한 단면도이다.
도 9는 도 6, 7 및 도 8의 라인 9-9를 따라 취한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 어레이를 포함하는 기판 단편의 일부의 개략적인 사시도이다.
도 11은 도 10 기판 단편의 더 완전한 단면도이며, 도 12의 라인 11-11을 따라 취해진다.
도 12는 도 11의 라인 12-12를 따라 취한 단면도이다.
도 13은 도 1-3에 도시된 선행 기판의 개략적인 단면도이며, 도 14의 라인 13-13을 따라 취해진다.
도 14는 도 13의 라인 14-14를 따라 취한 단면도이다.
도 15는 도 13 및 도 14에 도시된 단계에 후속하는 프로세싱 단계에서의 도 13 및 14 기판의 수평 단면도이다.
도 16은 도 15의 라인 16-16을 따라 취한 단면도이다.
도 17은 도 15에 도시된 것에 후속하는 프로세싱 단계에서의 도 15 기판의 단면도이다.
도 18은 도 17에 도시된 것에 후속하는 프로세싱 단계에서의 도 17 기판의 단면도이다.
도 19는 도 18에 도시된 단계에 후속하는 프로세싱 단계에서의 도 18 기판의 단면도이며, 도 20의 라인 19-19를 통해 취해진다.
도 20은 도 19의 라인 20-20을 따라 취한 단면도이다.
도 21은 도 19에 도시된 단계에 후속하는 프로세싱 단계에서의 도 19 기판의 단면도이며, 도 23의 라인 21-21를 통해 취해진다.
도 22는 도 23의 라인 22-22 를 따라 취한 단면도이다.
도 23은 도 21 및 도 22의 라인 23-23을 따라 취한 단면도이다.
도 24는 도 23에 도시된 것에 후속하는 프로세싱 단계에서의 도 23 기판의 단면도이다.
도 25는 도 24에 도시된 단계에 후속하는 프로세싱 단계에서의 도 21 기판의 단면도이며, 도 26의 라인 25-25를 통해 취해진다.
도 26은 도 25의 라인 26-26를 따라 취한 단면도이다.
도 27은 도 25에 도시된 단계에 후속하는 프로세싱 단계에서의 도 25 기판의 단면도이며, 도 28의 라인 27-27를 통해 취해진다.
도 28은 도 27의 라인 28-28를 따라 취한 단면도이다.
도 29는 도 27에 도시된 단계에 후속하는 프로세싱 단계에서의 도 27 기판의 단면도이며, 도 30의 라인 29-29를 통해 취해진다.
도 30은 도 29의 라인 30-30을 따라 취한 단면도이다.
도 31는 도 29에 도시된 단계에 후속하는 프로세싱 단계에서의 도 29 기판의 단면도이며, 도 32의 라인 31-31를 통해 취해진다.
도 32는 도 31의 라인 32-32를 따라 취한 단면도이다.
도 33은 도 31에 도시된 단계에 후속하는 프로세싱 단계에서의 도 31 기판의 단면도이며, 도 34의 라인 33-33를 통해 취해진다.
도 34는 도 33의 라인 34-34를 따라 취한 단면도이다.
본 발명의 실시예는 메모리 어레이 및 메모리 어레이를 형성하는 방법을 아우른다. 예시적인 메모리 어레이의 제 1 예시적인 구조 실시예가 도 1-3을 참조하여 도시되고 설명된다. 이는 베이스 기판(11)(도 3에만 도시됨)에 대해 제조된 메모리 어레이(10)를 포함하는 기판 구조 또는 구성(8)을 포함한다. 예시적인 베이스 기판(11)은 전도성/전도체/전도 (즉, 본 출원에서 전기적으로), 반전도성/반도체/반전도, 및 절연성/절연체/절연 (즉, 본 출원에서 전기적으로) 재료 중 임의의 하나 이상을 포함할 수 있다. 베이스 기판 (11) 위에 다양한 재료가 입면으로(elevationally) 형성되어 있다. 재료는 도 1-3 도시 재료들의 옆으로, 입면 안쪽으로 또는 입면 바깥쪽으로 있을 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전체적으로 제조된 컴포넌트는 베이스 기판(11) 위, 주위 또는 내부에 제공될 수 있다. 메모리 어레이 내에서 컴포넌트를 동작시키기 위한 제어 및/또는 다른 주변 회로부가 또한 제조될 수 있고, 전체적으로 또는 부분적으로 메모리 어레이 또는 서브 어레이 내에 있거나 있지 않을 수 있다. 또한, 다수의 서브 어레이가 독립적으로, 탠덤(tandem)으로, 또는 그렇지 않으면 서로에 대해 상대적으로 제조 및 동작될 수도 있다. 이 명세서에서 사용된 "서브 어레이"도 또한 어레이로 간주될 수 있다.
구성 (8)은 개별적으로 절연 재료 (16)의 수직 교번하는 티어 (12 및 14) (예를 들어, 200 옹스트롱 내지 1,000 옹스트롱의 두께의 실리콘 나이트라이드 및/또는 도핑되거나 도핑되지 않은 실리콘 디옥사이드를 포함하거나 본질적으로 구성되거나 이로 구성됨) 및 메모리 셀 (19)을 포함한다. 명확성을 위해 단지 4 개의 메모리 셀 외곽선 (19)만이 도 2 및 3에 도시되어 있지만, 8 개의 메모리 셀이 도 2 및 3에 보여지고 도 1에서 4 개가 도시된다. 메모리 셀의 z 축 컬럼이 2 개만 도 1에 도시되어 있으며, 절연성/절연 재료는 독자를 보조하고 특정 동작 컴포넌트의 수평 및 수직 레이아웃에 대해 더 나은 명확성을 제공하기 위해 도시되지 않는다. 일부 실시예에서, 티어(14)는 트랜지스터-재료 티어(14)로 간주될 수 있다. 메모리 셀 티어(14)는 동일한 두께로 도시되어 있지만 절연 재료 티어(12)와 동일하거나 상이한 두께일 수 있다. 구성(8)은 4 개의 수직 교번하는 티어 (12 및 14) (도 3)을 갖는 것으로 도시되어 있지만, 더 적거나 더 많이 (예를 들어, 수십, 수백 등) 형성될 수 있다. 따라서, 더 많은 티어들(12 및 14)이 도시된 티어들 아래 및 베이스 기판(11) 위에 있을 수 있고 및/또는 더 많은 티어들(12 및 14)이 도시된 티어들 위에 있을 수 있다. 절연 재료 (13) (예를 들어, 절연 재료 (16)가 실리콘 나이트라이드 또는 실리콘 디옥사이드 중 하나인 실리콘 나이트라이드 또는 실리콘 디옥사이드 중 다른 것)는 메모리 셀들 (19) 사이에서 수평이고, 도시된 재료들의 스택을 통해 입면으로(elevationally) 연장된다.
메모리 셀(19)은 트랜지스터(25) 및 커패시터 (34)를 개별적으로 포함한다. 트랜지스터(25)는 제 1 소스/드레인 영역(20) 및 제 2 소스/드레인 영역(22) (예를 들어, 폴리 실리콘과 같은 전도성으로 도핑된 반도체 재료 또는 각각에 대하여 폴리 실리콘과 같은 반전도성으로 도핑된 반도체 재료)을 포함하고, 이들 사이에 채널 영역(24)을 갖는다 (예를 들어, 폴리 실리콘과 같은 도핑된 반도체 재료이지만 본질적으로 전도성은 아님). 일부 실시예들에서 (그러나 미도시), 전도성으로 도핑된 반도체 영역 및/또는 다른 반도체 영역 (예를 들어, LDD 및/또는 할로(halo) 영역)은 채널 영역 (24)과 소스/드레인 영역 (20 및 22) 중 하나 또는 둘 모두 사이에 있을 수 있다.
게이트(26) (예를 들어, 하나 이상의 원소 금속, 둘 이상의 원소의 혼합물 또는 합금, 전도성 금속 화합물 및 전도성으로 도핑된 반전도성 재료)는 채널 영역(24)에 작동가능하게(operatively) 근접한다. 구체적으로, 도시된 예에서, 게이트 절연체 재료(28) (예를 들어, 실리콘 디옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 다른 고 k 절연체 재료 및/또는 강유전성 재료)가 게이트(26)와 채널 영역(24) 사이에 있다. 일 실시예에서 도시된 바와 같이, 채널 영역(24)은 직선 수평 단면(예를 들어, 도 2에 도시된 단면)에 게이트의 대향 측면들(예를 들어, y 방향 측면들) 상에 2 개의 채널- 영역 세그먼트 "s" 및 "t"를 포함한다. 대안적으로 다른 실시예에서, 채널 영역은 직선 수평 단면에서 게이트(26)의 일측면 (도 1-3에 미도시)에만 존재할 수 있다. 그럼에도 불구하고, 채널 영역(24)의 적어도 일부는 제 1 소스/드레인 영역(20)과 제 2 소스/드레인 영역(22) 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된다. 도시된 예시적인 실시예에서, 모든 채널 영역(24)은 수평 전류 흐름을 위해 수평으로 배향된다. 그럼에도 불구하고, 적절한 전압이 게이트(26)에 인가될 때, 전류가 소스/드레인 영역(20 및 22) 사이에 흐를 수 있도록 전도성 채널이 게이트 절연체 재료(28)에 근접한 게이트 영역(24) 내에 형성될 수 있다.
제 1 소스/드레인 영역(20) 및 제 2 소스/드레인 영역(22)은 x 축 방향(도 2)에서 모든 게이트 절연체 재료(28)에 직접 맞닿아 각각 도시된다. 대안적으로, 하나 또는 둘 모두는 x 축 방향으로 게이트 절연체 재료 (28)의 전부 또는 일부로부터 이격될 수 있고 (미도시), 채널 영역 (24)의 재료는 x 축 방향에서 게이트 절연체 재료 (28)의 전부 또는 일부를 따라 연장될 수 있다 (미도시). 그럼에도 불구하고, 일 실시예에서, 채널 영역 (24)은 게이트 (26)를 완전히 둘러싸고 (미도시) 및 x 방향 및 y 방향에서 동일하거나 상이한 수평 두께를 가질 수 있다.
일 실시예에서, 도시된 바와 같이, 액세스 라인 필라(27)는 수직 교번하는 티어 (12 및 14)를 통해 (예를 들어, z 축 방향으로) 입면으로 연장되고, 상이한 메모리 셀 티어 (14)에서 개별 트랜지스터 (25)의 게이트 (26)는 입면으로 연장되는 액세스 라인 필라(27)의 일부를 포함한다. 액세스 라인 필라(27)는 해당 액세스 라인 필라를 다수의 게이트(26)를 상호 연결할 수 있다. 일 실시예에서 도시된 바와 같이, 액세스 라인 필라(27)는 수직으로 또는 수직의 10° 내에서 연장된다. 그럼에도 불구하고, 일 실시예에서 도시된 바와 같이, 개별 액세스 라인 필라(27)는 수직 교번하는 티어(12 및 14)의 위 또는 아래 (아래에 도시됨)의 수평 종방향으로 세장형(elongated) 액세스 라인(63)에 직접 전기적으로 결합된다.
커패시터(34)는 한 쌍의 전극, 예를 들어 제 1 전극(46) 및 제 2 전극(48) (예를 들어, 각각에 대하여 전도성으로 도핑된 반전도성 재료 및/또는 금속 재료)을 포함하고, 이들 사이에 커패시터 절연체(50)를 갖는다 (예를 들어, 실리콘 디옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 다른 고 k 절연체 재료 및/또는 강유전성 재료). 제 1 전극(46)은 트랜지스터(25)의 제 1 소스/드레인 영역(20)에 전기적으로 결합, 일 실시예에서 직접 전기적으로 결합된다. 추가로, 일 실시예에서, 제 1 전극(46)은 직선 수평 단면 (예를 들어, 도 2에 도시된 단면)에서 환형부(annulus)(41)를 포함한다. 그럼에도 불구하고, 제 1 전극(46) 및 제 1 소스/드레인 영역(20)은 일체형일 수 있다 (즉, 동일한 재료, 서로 구조상으로 구별할 수 없고 도시되지 않음). 커패시터 절연체(50)는 제 1 전극 환형부(annulus)(41)의 방사상으로 안쪽에 있으며, 일 실시예에서 수직 교번하는 티어(12 및 14)을 통해 입면으로 연장되며, 일 실시예에 관계없이 직선 수평 단면의 환형부(43)를 포함한다 (예를 들어, 도 2에 의해 도시된 단면). 제 2 전극(48)은 커패시터 절연체(50)의 방사상으로 안쪽에 있으며, 일 실시예에서 도시된 바와 같이 직선 수평 단면에서 환형부가 아니다.
커패시터 전극 구조 (52) (예를 들어, 중실(solid) 또는 중공(hollow) 필라, 중실 또는 중공 벽 등)은 수직 교번하는 티어 (12 및 14)를 통해 입면으로 연장되고, 상이한 메모리 티어(14)에 있는 개별 커패시터 (34)의 개별 제 2 전극 (48)은 입면으로 연장되는 커패시터 전극 구조 (52)에 전기적으로 결합되고, 일 실시 예에서 직접 전기적으로 결합된다. 일 실시예에서 도시된 바와 같이, 개별 커패시터 (34)의 제 2 전극 (48)은 입면으로 연장되는 커패시터 전극 구조 (52)의 일부를 포함한다. 일 실시예에서 도시된 바와 같이, 커패시터 전극 구조(52)는 임의의 직선 수평 단면에서 환형부가 아니며, 일 실시예에서 수직 또는 수직의 10° 내에서 연장된다. 커패시터 전극 구조(52)를 위한 예시적인 재료는 금속 재료 및 전도성으로 도핑된 반도체 재료이다. 일 실시예에서, 도시된 바와 같이, 커패시터 전극 구조(52)는 필라(55)를 포함하고, 커패시터 절연체(50)는 구조(52)/필러(55) 주변에 원주방향으로 수용된다. 일 실시예에서, 예를 들어, 단지 예로서, 어레이 내의 상이한 메모리 셀 티어 (14)에 있는 다수의 커패시터 (34)의 제 2 커패시터 전극 (48)이 서로 전기적으로 결합될 수 있는 방법의 일례이다. 일 실시예에서, 도시된 바와 같이, 커패시터 전극 구조(52)는 수직 교번하는 티어(12와 14) 위 또는 아래에 (위에 도시됨) 수평 세장형 커패시터 전극 구조(29) (예를 들어, 도 1 및 도 3에 도시된 라인 또는 플레이트(plate))에 직접 전기적으로 결합된다. 구성(들)(29)은 일 실시예에서 어레이 내의 모든 제 2 전극들(48)을 직접 전기적으로 결합할 수 있다. 구성(29)은 도 1에서 명확성을 위해 단일 라인으로 도시된다. 티어(12 및 14)에 대한 구성(29) 및 라인(63) (예를 들어, 글로벌 액세스 라인들)의 위와 아래의 위치는 역전될 수 있거나 둘 모두 티어(12 및 14) 위에 또는 둘 모두 아래에 있을 수 있다.
감지 라인은 다수의 제 2 소스/드레인 영역에 전기적으로 결합되고, 일 실시예에서 직접 전기적으로 결합된다. 일 실시예에서, 감지 라인에 전기적으로 결합된 다수의 제 2 소스/드레인 영역은 동일한 메모리 셀 티어에 있다. 일 이러한 실시예에서, 수평 종방향 세장형 감지 라인 (57)은 개별 메모리 셀 티어(14)에 있으며, 동일한 메모리 셀 티어에 있는 개별 트랜지스터(25)의 개별 제 2 소스/드레인 영역(22)은 해당 개별 메모리 셀 티어(14)에 전기적으로 결합되고 일 실시예에서 직접 전기적으로 결합된다. 일 실시예에서, 감지 라인(57)은 주변 전도성으로 도핑된 반전도성 재료 (예, 폴리 실리콘, 미도시) 및 중심 금속 재료 코어 (예를 들어, TiN 및/또는 W 및 미도시)를 포함한다.
도 1-3은 직접 측방으로(laterally) 인접한 상이한 트랜지스터 (25)의 2 개의 게이트 (26) 사이에 한 쌍의 측방으로 이격된 감지 라인 (57)을 포함하는 예시적인 실시예를 도시한다. 이들은 후술하는 바와 같이 예시적인 방법 실시예에 따라 형성될 수 있다. 그럼에도 불구하고, 하나의 이러한 구성상의 실시예에서, 감지 라인(57)의 이런 개별 쌍들에 감지 라인(57)이 상호 연결 라인(61)(도 2)에 의해 개략적으로 도시된 바와 같이 전기적으로 함께 결합될 수 있고, 일 실시예에서는 직접 전기적으로 결합될 수 있다. 대안적으로, 이러한 감지 라인은 서로 전기적으로 함께 결합되지 않고 (미도시) 개별적으로 제어될 수 있다. 또한 대안적으로, 도시된 개별 쌍의 감지 라인(57)대하여 단지 단일 감지 라인 (미도시)이 대체할 수 있다.
전술한 실시예에서, 감지 라인에 전기적으로 결합된 다수의 제 2 소스/드레인 영역(22)은 동일한 메모리 셀 티어에 있다. 대안적으로, 전기적으로 특정 감지 라인에 결합된 다수의 제 2 소스/드레인 영역은 상이한(미도시) 메모리 셀 티어(14)에 있을 수 있다. 예를 들어, 예시의 방식으로, 감지 라인 구조 (예를 들어, 중실 또는 중공 필라, 중실 또는 중공 벽 등, 미도시)는 수직 교번하는 티어 (12 및 14)를 통해 입면으로 연장될 수 있고, 상이한 메모리 티어(14)에 있는 개별 트랜지스터 (25)의 개별 제 2 소스/드레인 영역(22)은 거기에 전기적으로 결합되고, 일 실시 예에서 직접 전기적으로 결합된다.
메모리 어레이(10a)를 포함하는 대안적인 실시예 구성(8a)이 도 4-9를 참조하여 다음에 설명된다. 상술된 실시예들로부터의 같은 번호들이 적절한 경우에 사용되었으며, 일부 구성 차이는 접미사 "a” 또는 다른 번호로 표시된다. 도 4-9는 수직 교번하는 티어를 통해 입면으로 연장되는 다른 액세스 라인 필라를 갖는 점에서 도 1-3에 대하여 상술된 실시예와 일부 상이하고, 다른 액세스 라인 필라는 상이한 메모리 셀 티어의 개별 트랜지스터의 다른 게이트를 포함한다. 예를 들어, 구성(8a)의 트랜지스터(25a)는 상이한 메모리 셀 티어(14)에 있는 개별 채널 영역(24a)의 대향 측면 (예를 들어, y 방향)에서 수직 교번하는 티어(12 및 14)을 통해 입면으로 연장되는 한 쌍의 액세스 라인 필라(27a)를 포함한다. 상이한 메모리 셀 티어(14) 내의 액세스 라인 필라(27a)의 부분들은 상이한 메모리 셀 티어(14)의 개별 트랜지스터들(25a)의 개별 채널 영역들(24a)의 대향 측면들 (예를 들어, y 방향에서)의 대향 측면들 상에 한 쌍의 게이트(26a)를 포함한다. 일 실시예에서, 도시된 바와 같이, 구성(8a)은 직선 수평 단면에서 단일 게이트의 대향 측면 (예를 들어, y 방향) 상에 2 개의 채널 영역 세그먼트를 갖지 않는다는 점에서 구성(8)와 부분적으로 상이하다.
일 실시예에서, 도시된 바와 같이, 구성(8a)은 단일 트랜지스터(25a)의 한 쌍의 액세스 라인 필라(27a)를 함께 직접 전기적으로 결합하는 수평 연장된 전도성 스트랩(strap) (33) (도 5-7)을 포함한다. 일 그런 실시예에서, 전도성 스트랩(33)은 한 쌍의 액세스 라인 필라(27a) 위에 있고, 다른 실시예에서 한 쌍의 액세스 라인 필라(27a) 아래에 있다 (미도시). 일 실시예에서 도시된 바와 같이, 예시적인 구성(8a)은 다수의 쌍의 액세스 라인 필라(27a)의 전도성 스트랩 (33)에 직접 전기적으로 결합된 수평 세장형 전도성 라인(77)을 포함한다. 두 개의 전도성 라인(77)이 도시되고, 이들 각각은 개별적으로 대안 액세스 라인 필라(27a)를 제어/액세스하기 위해 개별 대안 전도성 스트랩(33) (예를 들어, x 방향)에 함께 전기적으로 결합된다. 티어(12 및 14)에 대한 구성(29) 및 라인(63) (예를 들어, 글로벌 액세스 라인들)의 위와 아래의 위치는 역전될 수 있거나 둘 모두 티어(12 및 14) 위에 또는 둘 모두 아래에 있을 수 있다.
단지 예시로서 구성(8a)는 예시적인 대안 구성 커패시터(34a)를 도시한다. 이런 커패시터 구성(34a)는 본 출원에 개시된 임의의 다른 실시예에서 사용될 수 있고, 도 1-3에 대하여 도시되고 설명된 커패시터 구성(34)이 추가적으로 또는 대안적으로 사용될 수 있다. 예시적인 커패시터 구성(34a)은 수평 단면에서 전체적으로 직사각형인 것으로 도시된다. 추가적으로, 도 1-3에 대하여 도시된 커패시터 구성 (34)은 어디에도 주변 절연 재료(13)으로 측방으로 또는 방사상으로 연장되지 않지만, 커패시터 구성(34a)는 절연 재료(13)으로 측방으로 또는 방사상으로 돌출하여 도시된다. 추가적으로, 구성/라인(29) 및 라인(77)은 둘 모두가 티어(12, 14) 위에 있는 것으로 도시되지만 이것은 역전되거나 또는 하나는 티어(12 및 14) 위에 있을 수 있고, 다른 하나는 티어 아래에 있을 수 있다. 구조(52a 및 27a) 및 라인(29 및 77)의 일부를 상단에서 연장하는 특정 절연/절연성 재료가 도시된 컴포넌트와 관련하여 명확성 위하여 도 1에 도시되지 않았다.
다른 실시예들과 관련하여 본 출원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 도 4-9의 실시예들에서 사용될 수 있다.
도 10-12는 메모리 어레이(10b)를 포함하는 대안적인 실시예 구성(8b)을 도시한다. 상술된 실시예들로부터의 같은 번호들이 적절한 경우에 사용되었으며, 일부 구성 차이는 접미사 "b”로 표시된다. 예시적인 구성(8b)는 필라에 대향되는 수평 세장형 벽 또는 플레이트 (55b)를 포함하는 커패시터 전극 구조 (52b)를 갖는다는 점에서 도 1-3에 도시된 예시적인 실시예와 다르다. 다른 실시예들과 관련하여 본 출원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 도 10-12의 실시예들에서 사용될 수 있다.
상기 예시적인 구조는 임의의 기존 또는 아직 개발되지 않은 기술에 의해 제조될 수 있다. 더구나, 본 발명의 실시예는 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하는 메모리 어레이를 형성하는 방법을 아우른다. 이러한 방법은 도 1-12의 크게 마무리된 회로부 구성으로서 도시되고 상기에서 설명된 구조적 속성 중 임의의 것을 갖거나 사용할 수 있으며 또는 그렇지 않을 수 있다. 또한, 본 발명의 양태는 제조 방법과 무관하게 본 출원에 개시되고 설명된 절연 재료 및 메모리 셀의 수직 교번하는 티어를 포함하는 메모리 어레이를 포함한다. 그럼에도 불구하고, 도 1-3에 도시된 실시예를 제조하는 일 예시적인 기술 및 본 발명의 방법이 도 13-34를 참고하여 설명된다. 전술한 실시예와 같은 번호는 선행 구성(들), 영역 및 같은/선행 재료에 사용되었다.
도 13 및 14를 참조하여, 절연 재료 (16) 및 트랜지스터 재료 (20/22/24)의 수직 교번하는 티어 (12 및 14)는 기판 (11) 위에 그리고 이전에 형성된 절연 재료 (13) 및 라인 (63) 위에 형성되었다. 트랜지스터 재료 티어 (14)는 개별 트랜지스터 (25) (도 13 및 14에 숫자로 지정되지 않음) 사이에 수평으로 각각의 제 1 소스/드레인 영역 (20), 제 2 소스/드레인 영역 (22) 및 채널 영역 (24)을 개별적으로 포함한다. 프로세스의 이 지점에서의 이러한 영역은 도핑된 반전도성 재료인 경우 원하는 마감 도핑 농도(들)일 수도 있고 아닐 수도 있다.
도 15 및 도 16을 참조하면, 트랜지스터 재료 티어(14)의 트랜지스터 재료 (20/22/24) 및 절연 재료 티어(12)의 절연 재료 (16)는 도 13 및 14의 스택을 통해 패턴화되었다. 그런 다음, 일 실시 예에서, 그렇게 함으로써 남겨진 보이드(void) 공간은 다수의 티어(12 및 14)을 통해 입면으로 연장되는 절연 재료 (13)로 충전되고, 이어 그것의 상부 표면이 입면으로 최외측 트랜지스터 재료 티어(14)의 상부 표면과 동일 평면상(도시되지 않음)에 있도록 절연 재료 (13)를 다시 평탄화한다. 절연 재료 (13)는 그런 다음 트랜지스터 재료 (20/22/24)에 대해 선택적으로 에칭된다 (예를 들어, 재료 (13)가 실리콘 디옥사이드이고 재료 (20/22/24)가 주로 원소 실리콘인 경우 HF를 사용). 이어서, 절연 재료(13)를 에칭함으로써 형성된 보이드 공간을 충전하기 위해 절연 재료(16)를 증착한 후, 이어 도시된 구성을 형성하기 위해 절연 재료(16)를 다시 평탄화한다.
도 17을 참조하면, 게이트 개구 (93)는 다수의 티어(12 및 14)의 절연 재료 (16) 및 트랜지스터 재료 (20/22/24)를 통해 입면으로 연장되도록 형성되었다. 일 예로서, 이는 적절한 마스킹 단계를 이용하여 피치 증배 유무에 관계없이 형성될 수 있다. 다수의 개구 (93)가 도시되어 있지만, 단일 개구 (93), 및 단일 트랜지스터 및 액세스 라인 (도 17에 숫자로 지정되지 않음)과 관련된 제조에 대해 논의가 주로 진행된다. 더구나, 게이트 개구(93)에 관한 트랜지스터 재료(20/22/24)는 게이트 개구(93)를 형성한 후에 적절하게 도핑될 수 있다. 예를 들어, 가스 상(gas phase) 도핑(들)은 도 17의 구조에 적용되어 각각의 원하는 최종 도핑 농도(들)로 하나 이상의 영역/재료(20, 22 및 24)를 형성할 수 있다. 대안적으로 그리고 단지 예로서, 하나 이상의 도펀트 소스 희생 플러그는 게이트 개구(93) 및 그러한 플러그(들)로부터 주변 트랜지스터 재료(20, 22 및/또는 24)로 확산된 도펀트를 충전하여 원하는 최종 도핑 농도(들)를 달성할 수 있다.
도 18을 참조하면, 게이트 개구 (93) 내에, 게이트 절연체 (28) (예를 들어, 환형부로서) 및 전도성 게이트 재료 (26)가 게이트 절연체 환형부 (28)의 방사상 안쪽으로 형성되어 있다. 전도성 게이트 재료(26)는 도 3에 도시된 바와 같이 다수의 티어(12 및 14)를 통해 입면으로 연장되고, 상이한 트랜지스터 재료 티어(14)에 형성된 개별 트랜지스터들의 게이트(26)를 포함한다. 더구나, 이러한 전도성 게이트 재료는 해당 액세스 라인을 따라 상이한 트랜지스터 재료 티어 (14)내 개별 트랜지스터의 게이트 (26)를 상호 연결하는 액세스 라인 필라 (27)를 포함한다. 개별 트랜지스터 재료 티어(14)의 채널 영역(24)은 해당 개별 트랜지스터 재료 티어(14)에서 측방으로 인접한 게이트 절연체(28) 및 게이트(26)이다. 따라서, 일 실시예에서, 상이한 메모리 셀 티어(14)의 개별 트랜지스터의 게이트(26)는 입면으로 연장되는 액세스 라인 필라(27)의 일부를 포함한다.
도 19 및 도 20을 참조하여, 수평 세장형 트렌치 (73)는 다수의 티어 (12 및 14)의 절연 재료 (16) 및 트랜지스터 재료 (22)를 통해 입면으로 형성되고, 절연 재료 (13)로 입면으로 형성된다.
도 21-23을 참조하여, 개별 트렌치 (73) 내에서, 트랜지스터 재료 (22) 및 절연 재료 (13)는 개별 트랜지스터 재료 티어 (14)에서 수평 세장형 감지 라인 트렌치 (71)를 형성하기 위해 절연 재료 (16)에 대해 선택적으로 측방으로 리세스되어있다. 절연 재료(13)가 실리콘 디옥사이드인 경우에 사용될 수 있는 예시적인 에칭 화학제는 희석 HF이고 영역(20)의 재료가 주로 원소 형태 실리콘을 포함하는 경우 테트라 메틸-암모늄 하이드록사이드 (TMAH)이다.
도 24를 참조하면, 전도성 감지 라인 재료 (57)는 개별 트랜지스터 재료 티어(14)에서 개별 감지 라인 트렌치(71)에 증착되었다.
도 25 및 도 26을 참조하여, 이러한 전도성 재료는 개별 감지 라인 트렌치 (71)에서 수평 세장형 감지 라인 (57)을 형성하도록 다시 에칭되고, 그렇게 함으로써 자가 정렬 방식에 감지 라인 (57)을 형성한다. 그런 다음 예시적인 절연 재료 (13)가 남아있는 체적의 트렌치 (73)를 충전하도록 증착되고 도시된 바와 같이 다시 평탄화된다. 개별 수평 세장형 감지 라인(57)은 해당 트랜지스터 재료 티어(14)에 있는 다수의 개별 트랜지스터(25)의 다수의 제 2 소스/드레인 영역(22)을 전기적으로 함께 결합시킨다.
도 27 및 도 28을 참조하여, 커패시터 개구 (91)는 다수의 티어 (12 및 14)의 절연 재료 (16) 및 트랜지스터 재료(20)를 통해 입면으로 연장되도록 형성되었다. 일 예로서, 이는 적절한 마스킹 단계를 이용하여 피치 증배 유무에 관계없이 형성될 수 있다. 다수의 개구(91)가 도시되어 있지만, 단일 개구(91), 단일 커패시터 (34) 및 단일 커패시터 전극 구조 (52) (도 27 및 28에 아직 형성되지 않았거나 숫자로 지정되지 않음)와 관련된 제조에 대해 논의가 크게 진행된다.
도 29 및 도 30을 참조하여 개별 커패시터 개구 (91) 내에서, 트랜지스터 재료(20)는 개별 트랜지스터 재료 티어 (14)에서 제 1 커패시터 전극 공동 (95)을 형성하기 위해 측방으로 (예를 들어, 방사상으로) 리세스되었다 (예를 들어, TMAH를 사용하여).
도 31 및 도 32을 참조하여, 제 1 커패시터 전극 (46)은 개별 트랜지스터 재료 티어(14)에서 개별 제 1 커패시터 전극 공동(95)내에 형성되었다.
도 33 및 도 34을 참조하여, 커패시터 절연체 (50)가 커패시터 개구 (91)에 형성되고 뒤이어 커패시터 절연체 (50)의 방사상 안쪽으로 커패시터 전극 구조 (52) 및 제 2 커패시터 전극 (48)을 형성하기 위해 전도성 재료의 증착이 이어진다. 이는 다수의 수직 교번하는 티어(12 및 14)을 통해 입면으로 연장되고, 입면으로 연장되는 커패시터 전극 구조 (52)는 개별 커패시터 (34)의 제 2 전극 (48)을 포함한다. 어레이(10)내 다수의 커패시터들(34)의 제 2 전극들(48)은 예를 들어 도 3의 컴포넌트(들)(29)의 제조에 의해 서로 전기적으로 결합될 수 있다.
상기 예시적인 방법은 감지 라인 (57)을 형성한 후에 커패시터(34)를 형성했다. 대안적으로, 커패시터(34)는 감지 라인(57)을 형성하기 전에 (미도시) 형성될 수 있다. 그럼에도 불구하고, 다른 실시예들과 관련하여 본 출원에서 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 사용될 수 있다.
유사한 프로세싱이 본 출원에 도시된 바와 같은 임의의 다른 구조, 예를 들어 도 4-12를 참조하여 전술한 실시예를 제조하는데 사용될 수 있다.
본 발명의 추가 실시예는, 예를 들어 그리고 도 4-9와 관련하여 전술한 것만으로 메모리 어레이를 형성하는 방법을 아우른다. 이러한 방법은 절연 재료 (예를 들어, 16) 및 트랜지스터 재료 (예를 들어, 20/22/24)의 수직 교번하는 티어 (예를 들어, 12, 14)을 형성하는 단계를 포함한다. 트랜지스터 재료 티어는 사이에 수평으로 채널영역(예를 들어, 24)을 갖는 제 1 소스/드레인 (예를 들어, 20) 영역 및 제 2 소스/드레인 영역 (예를 들어, 22)을 포함한다. 한 쌍의 액세스 라인 필라 (예를 들어, 27a)는 트랜지스터 재료 티어와 상이한 채널 영역의 개별 영역의 대향 측면상에 수직으로 교번하는 티어를 통해 입면으로 연장된다. 상이한 트랜지스터 재료 티어들 내의 액세스 라인 필라들의 부분들은 상이한 트랜지스터 재료 티어들 내의 개별 트랜지스터들 (예를 들어, 25a)의 개별 채널 영역들의 대향 측면들 상에 한 쌍의 게이트들 (예를 들어, 26a)을 포함한다. 다수의 제 2 소스/드레인 영역에 전기적으로 결합된 감지 라인 (예를 들어, 57)이 형성된다. 사이에 커패시터 절연체 (예를 들어, 50)를 갖는 제 1 및 제 2 전극 (예를 들어, 각각 46 및 48)을 개별적으로 포함하는 커패시터 (예를 들어, 34a)가 형성된다. 제 1 전극은 제 1 소스/드레인 영역의 개개에 전기적으로 결합된다. 어레이 내의 다수의 커패시터의 제 2 커패시터 전극은 서로 전기적으로 결합된다.
이러한 일 실시예에서, 전도체 재료 (예를 들어, 33)는 한 쌍의 액세스 라인 필라를 함께 직접 전기적으로 결합시키도록 형성된다. 이러한 후자의 일 실시예에서, 수평 종방향 세장형 전도성 라인 (예를 들어, 77)이 위에 형성되고 그리고 다수의 쌍의 액세스 라인 필라의 전도체 재료에 직접 전기적으로 결합된다.
본 명세서에서 달리 명시되지 않는 한 "입면에서의(elevational)", "더 높은", "상단", "하단", "상부", "최상부", "바닥", "위", "아래", "아래", "아래" "위로” 및 "아래로"는 전반적으로 수직 방향을 기준으로 한다. "수평"은 1 차 기판 표면을 따른 전체 방향 (즉, 10도 이내)을 말하며, 제조 동안 기판이 프로세싱되는 것에 관련될 수 있고, 수직은 전체적으로 이에 직교하는 방향이다. "정확하게 수평"은 1 차 기판 표면을 따르는 방향 (즉, 그로부터의 각도가 없음)이며 제조 동안 기판이 프로세싱되는 것과 관련될 수 있다. 더구나, 본 출원에서 사용된 "수직” 및 "수평"은 전체적으로 서로에 대해 수직한 방향이며 3 차원 공간에서 기판의 배향과 무관하다. 추가적으로, "입면 연장되는(elevationally-extending)” 및 "입면으로 연장되는(extending elevationally)"은 정확히 수평으로부터 적어도 45° 만큼 떨어진 각도를 이루는 방향을 지칭한다. 더구나, 전계 효과 트랜지스터에 대한 "입면으로 연장되는” 및 "입면 연장되는"는 소스/드레인 영역들 사이에서 동작시 전류가 흐르는 트랜지스터의 채널 길이의 배향을 기준으로 한다. 바이폴라 접합 트랜지스터의 경우, "입면으로 연장되는” 및 "입면 연장되는"는 에미터와 컬렉터 사이에서 전류가 흐르는 베이스 길이의 배향을 기준으로 한다.
또한, "직접 위에(directly above)" 및 "직접 아래에(directly under)"는 서로에 대해 2 개의 정해진(stated) 영역/재료/컴포넌트의 적어도 일부 측방 중첩 (즉, 수평으로)을 필요로 한다. 또한, "직접"이 앞에 있지 않은 "위"의 사용은 다른 것 보다 위에 있는 정해진 영역/재료/컴포넌트의 일부가 다른 것보다 입면으로 바깥쪽에 있다 (즉, 두개의 정해진 영역/재료/컴포넌트의 임의의 측방 중첩이 있는지 여부에 무관하게)는 것을 요구한다. 유사하게, "직접"이 앞에 있지 않은 "아래"의 사용은 다른 것 보다 아래에 있는 정해진 영역/재료/컴포넌트의 일부가 다른 것보다 입면으로 안쪽에 있다 (즉, 두개의 정해진 영역/재료/컴포넌트의 임의의 측방 중첩이 있는지 여부에 무관하게)는 것을 요구한다.
본 출원에 설명된 임의의 재료, 영역 및 구조는 균질하거나 비균질일 수 있으며, 그와 무관하게 임의의 재료에 대해 연속적이거나 불연속적일 수 있다. 또한, 달리 지칭되지 않는 한, 각각의 재료는 원자 층 증착, 화학적 기상 증착, 물리적 기상 증착, 에피택셜 성장, 확산 도핑 및 이온 주입이 예시인 임의의 적절한 또는 아직 개발되지 않은 기술을 사용하여 형성될 수 있다.
추가적으로, "두께" 그 자체 (선행하는 방향성 형용사 없음)는 상이한 조성의 직접 인접한 재료 또는 직접 인접한 영역의 가장 가까운 표면으로부터 수직으로 주어진 재료 또는 영역을 통한 평균 직선 거리로 정의된다. 추가적으로, 본 출원에 설명된 다양한 재료 또는 영역은 실질적으로 일정한 두께 또는 가변 두께일 수 있다. 만약 두께가 가변적인 경우, 두께는 달리 지시되지 않는 한 평균 두께를 지칭하고, 이러한 재료 또는 영역은 두께가 가변적이기 때문에 일부 최소 두께 및 일부 최대 두께를 가질 것이다. 본 출원에서 사용된, "다른 조성물"은, 예를 들어 그러한 재료 또는 영역이 균질하지 않은 경우, 서로 직접 맞닿을 수 있는 2 개의 정해진 재료 또는 영역의 부분만이 화학적 및/또는 물리적으로 상이할 것을 요구한다. 두개의 정해진 재료 또는 영역이 서로 직접 맞닿지 않는 경우, "상이한 조성물"은 서로 가장 근접한 두개의 정해진 재료 또는 영역의 해당 부분이 그러한 재료 또는 영역이 균질하지 않은 경우 화학적 및/또는 물리적으로 상이할 것을 요구한다. 이 명세서에서, 재료, 영역 또는 구조는 정해진 재료, 영역 또는 구조가 서로에 대해 적어도 물리적으로 컨택할 때 다른 것에 "직접 맞닿는다(directly against)". 대조적으로, "직접"이 앞에 있지 않은 "위에", "상에(on)", "인접한", "을 따라서” 및 "맞닿은"는 "직접 맞닿은" 것 뿐만 아니라 개재물(들), 영역(들), 또는 구조(들)는 정해진 재료, 영역 또는 구조가 서로에 대해 물리적으로 컨택하지 않는 결과를 초래하는 구성을 아우른다.
본 출원에서, 영역-재료-컴포넌트는 정상 동작에서 전류가 서로간에 지속적으로 흐를 수 있는 경우 서로에 대해 "전기적으로 결합(electrically coupled)"되며, 충분히 생성될 때 아원자(subatomic) 양 및/또는 음전하의 이동에 의해 우세하게 수행된다. 다른 전자 컴포넌트는 영역-재료-컴포넌트 사이에 있을 수 있고 전기적으로 결합될 수 있다. 대조적으로, 영역-재료-컴포넌트가 "직접 전기적으로 결합된"것으로 지칭될 때, 직접 전자적으로 결합된 영역-재료-컴포넌트 사이에 개입 전자 컴포넌트 (예를 들어, 다이오드, 트랜지스터, 저항기, 트랜스듀서, 스위치, 퓨즈 등)이 없다.
추가로, "금속 재료"는 원소 금속, 둘 이상의 원소 금속의 혼합물 또는 합금 및 임의의 전도성 금속 화합물 중 임의의 하나 또는 조합이다.
이 명세서에서, 선택적 에칭 또는 제거는 하나 이상의 재료가 적어도 2.0 : 1의 속도로 다른 정해진 재료 또는 재료들에 비해 제거되는 에칭 또는 제거이다. 더구나, 선택적으로 성장 또는 선택적으로 형성하는 것은 적어도 제 1 100옹스트롱 성장 또는 형성을 위해 적어도 2.0 : 1의 속도로 다른 정해진 재료 또는 재료들에 비해 하나의 재료를 성장 또는 형성하는 것이다.
또한, "자가 정렬 방식 (self-aligned manner)"은 구조의 적어도 측방 표면이 이전에 패턴화된 구조의 측벽에 맞닿은 재료의 증착에 의해 정의되는 기술을 의미한다.
결론
일부 실시예에서, 메모리 어레이는 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하고, 메모리 셀은 사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역 및 채널 영역에 작동가능하게 근접한 게이트를 포함하는 트랜지스터를 개별적으로 포함한다. 채널 영역의 적어도 일부는 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된다. 메모리 셀의 커패시터는 사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함한다. 제 1 전극은 제 1 소스/드레인 영역에 전기적으로 결합된다. 어레이 내의 다수의 커패시터의 제 2 커패시터 전극은 서로 전기적으로 결합된다. 감지 라인은 다수의 제 2 소스/드레인 영역에 전기적으로 결합된다. 액세스 라인 필라는 수직 교번하는 티어를 통해 입면으로 연장된다. 상이한 메모리 셀 티어에서의 트랜지스터의 개개의 게이트는 입면으로 연장되는 액세스 라인 필라의 일부를 포함한다.
일부 실시예에서, 메모리 어레이는 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하고, 메모리 셀은 사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역 및 채널 영역에 작동가능하게 근접한 게이트를 포함하는 트랜지스터를 개별적으로 포함한다. 채널 영역의 적어도 일부는 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된다. 메모리 셀의 커패시터는 사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함한다. 제 1 전극은 제 1 소스/드레인 영역에 전기적으로 결합된다. 어레이 내의 다수의 커패시터의 제 2 커패시터 전극은 서로 전기적으로 결합된다. 수평 종방향 세장형 감지 라인은 메모리 셀 티어의 개개에 있다. 동일한 메모리 셀 티어 내에 있는 개별 트랜지스터의 개개의 제 2 소스/드레인 영역은 메모리 셀의 해당 개별 티어의 수평 종방향 세장형 감지 라인에 전기적으로 결합된다.
일부 실시예에서, 메모리 어레이는 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하고, 메모리 셀은 사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역 및 채널 영역에 작동가능하게 근접한 게이트를 포함하는 트랜지스터를 개별적으로 포함한다. 채널 영역의 적어도 일부는 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된다. 메모리 셀의 커패시터는 사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함한다. 제 1 전극은 제 1 소스/드레인 영역에 전기적으로 결합된다. 수평 종방향 세장형 감지 라인은 메모리 셀 티어의 개개에 있다. 동일한 메모리 셀 티어 내에 있는 개별 트랜지스터의 개개의 제 2 소스/드레인 영역은 메모리 셀의 해당 개별 티어의 수평 종방향 세장형 감지 라인에 전기적으로 결합된다. 커패시터 전극 구조는 수직 교번하는 티어를 통해 입면으로 연장된다. 각각의 커패시터의 제 2 전극의 각각은 입면으로 연장되는 커패시터 전극 구조에 전기적으로 결합된다. 액세스 라인 필라는 수직 교번하는 티어를 통해 입면으로 연장된다. 상이한 메모리 셀 티어에서의 트랜지스터의 개개의 게이트는 입면으로 연장되는 액세스 라인 필라의 일부를 포함한다.
일부 실시예에서, 메모리 어레이는 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하고, 메모리 셀은 사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역을 포함하는 트랜지스터를 개별적으로 포함한다. 채널 영역의 적어도 일부는 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된다. 메모리 셀의 커패시터는 사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함한다. 제 1 전극은 제 1 소스/드레인 영역에 전기적으로 결합된다. 어레이 내의 다수의 커패시터의 제 2 커패시터 전극은 서로 전기적으로 결합된다. 한 쌍의 측방으로 이격된 액세스 라인 필라는 상이한 메모리 셀 티어에 있는 개별 채널 영역의 대향 측면상에 수직으로 교번하는 티어를 통해 입면으로 연장된다. 상이한 메모리 셀 티어들 내의 액세스 라인 필라들의 부분들은 상이한 메모리 셀 티어들 내의 개별 트랜지스터들의 개별 채널 영역들의 대향 측면들 상에 한 쌍의 게이트들을 포함한다. 감지 라인은 다수의 제 2 소스/드레인 영역에 전기적으로 결합된다.
일부 실시예에서, 메모리 어레이 형성 방법으로서, 상기 메모리 어레이는 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하되 절연 재료 및 트랜지스터 재료의 수직 교번하는 티어를 형성하는 단계를 포함한다. 트랜지스터 재료 티어는 사이에 수평으로 채널 영역을 갖는 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역 및 채널 영역에 동작가능하게 근접한 게이트를 개별적으로 포함한다. 액세스 라인 필라는 수직 교번하는 티어를 통해 입면으로 연장된다. 상이한 트랜지스터 재료 티어에서의 트랜지스터의 개개의 게이트는 입면으로 연장되는 액세스 라인 필라의 일부를 포함한다. 절연 재료는 다수의 수직 교번하는 티어를 통해 입면으로 연장된다. 수평 세장형 트렌치는 다수의 수직 교번하는 티어의 트랜지스터 재료 및 절연 재료를 통해 입면으로 그리고 절연 재료로 입면으로 형성된다. 트렌치 내에서, 트랜지스터 재료 및 절연 재료는 절연 재료에 대해 측방으로 리세스되어 개별 트랜지스터 재료 티어에서 수평 세장형 감지 라인 트렌치를 형성한다. 수평 세장형 감지 라인은 개별 트랜지스터 재료 티어의 개별 감지 라인 트렌치내에 형성된다. 개별 수평 세장형 감지 라인은 해당 트랜지스터 재료 티어에 있는 다수의 개별 트랜지스터의 다수의 제 2 소스/드레인 영역을 전기적으로 함께 결합시킨다. 사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 개별적으로 포함하는 커패시터가 형성된다. 제 1 전극은 해당 트랜지스터 재료 티어 내에 있는 다수의 개별 트랜지스터의 개개의 제 1 소스/드레인 영역의 개개에 전기적으로 결합된다. 어레이 내의 다수의 커패시터의 제 2 커패시터 전극은 서로 전기적으로 결합된다.
일부 실시예에서, 메모리 어레이 형성 방법으로서, 상기 메모리 어레이는 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하되 절연 재료 및 트랜지스터 재료의 수직 교번하는 티어를 형성하는 단계를 포함한다. 트랜지스터 재료 티어는 제 1 소스/드레인 영역, 제 2 소스/드레인 영역 및 사이에 수평으로 채널 영역을 개별적으로 포함한다. 절연 재료는 다수의 티어를 통해 입면으로 연장되도록 형성된다. 게이트 개구는 다수의 수직 교번하는 티어의 절연 재료 및 트랜지스터 재료를 통해 입면으로 연장되도록 형성된다. 게이트 개구 내에서, 게이트 절연체 환형부가 형성되고 전도성 게이트 재료는 게이트 절연체 환형부의 방사상 안쪽에 형성된다. 전도성 게이트 재료는 다수의 수직 교번하는 티어를 통해 입면으로 연장되고, 상이한 트랜지스터 재료 티어에 개개의 트랜지스터의 게이트를 포함하고, 해당 액세스 라인을 따라 상이한 트랜지스터 재료 티어의 해당 개별 트랜지스터의 게이트를 상호 연결하는 액세스 라인을 포함한다. 개별 트랜지스터 재료 티어의 채널 영역은 게이트 절연체 환형부 및 해당 개별 트랜지스터 재료 티어의 게이트에 측방으로 근접한다. 수평 세장형 트렌치는 다수의 티어의 트랜지스터 재료 및 절연 재료를 통해 입면으로 그리고 절연 재료로 입면으로 형성된다. 트렌치 내에서, 트랜지스터 재료 및 절연 재료는 절연 재료에 대해 측방으로 리세스되어 개별 트랜지스터 재료 티어에서 수평 세장형 감지 라인 트렌치를 형성한다. 수평 세장형 감지 라인은 개별 트랜지스터 재료 티어의 개별 감지 라인 트렌치내에 형성된다. 개별 수평 세장형 감지 라인은 해당 트랜지스터 재료 티어에 있는 다수의 개별 트랜지스터의 다수의 제 2 소스/드레인 영역을 전기적으로 함께 결합시킨다. 사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 개별적으로 포함하는 커패시터가 형성된다. 제 1 전극은 해당 트랜지스터 재료 티어 내에 있는 다수의 개별 트랜지스터의 개개의 제 1 소스/드레인 영역의 개개에 전기적으로 결합된다. 어레이 내의 다수의 커패시터의 제 2 커패시터 전극은 서로 전기적으로 결합된다.
일부 실시예에서, 메모리 어레이 형성 방법으로서, 상기 메모리 어레이는 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하되 절연 재료 및 트랜지스터 재료의 수직 교번하는 티어를 형성하는 단계를 포함한다. 트랜지스터 재료 티어는 사이에 수평으로 채널 영역을 갖는 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 개별적으로 포함한다. 한 쌍의 액세스 라인 필라는 트랜지스터 재료 티어와 상이한 개별 채널 영역의 대향 측면상에 수직으로 교번하는 티어를 통해 입면으로 연장된다. 상이한 트랜지스터 재료 티어들 내의 액세스 라인 필라들의 부분들은 상이한 트랜지스터 재료 티어들 내의 개별 트랜지스터들의 개별 채널 영역들의 대향 측면들 상에 한 쌍의 게이트들을 포함한다. 감지 라인은 다수의 제 2 소스/드레인 영역에 전기적으로 결합되도록 형성된다. 커패시터는 사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 개별적으로 포함한다. 제 1 전극은 제 1 소스/드레인 영역의 개개에 전기적으로 결합된다. 어레이 내의 다수의 커패시터의 제 2 커패시터 전극은 서로 전기적으로 결합된다.

Claims (34)

  1. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은 :
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역과 상기 채널 영역에 작동가능하게(operatively) 근접한 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이 내의 다수의 커패시터의 상기 제 2 전극은 서로 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    다수의 상기 제 2 소스/드레인 영역에 전기적으로 결합된 감지 라인;
    수직 교번하는 티어를 통해 입면으로(elevationally) 연장되는 액세스 라인 필라(access-line pillar)로서, 상이한 메모리 셀 티어의 개별 트랜지스터의 개별 게이트는 입면으로 연장되는 액세스 라인 필라의 각각의 일부를 포함하는, 상기 액세스 라인 필라;
    수직 교번하는 티어를 통해 입면으로 연장되는 커패시터 전극 구조로서, 개별 상기 커패시터의 제 2 전극의 개개는 입면으로 연장된 커패시터 전극 구조에 전기적으로 결합되고, 상기 커패시터 전극 구조는 수직 세장형(vertically-elongated) 및 수평 세장형(horizontally-elongated)인 벽을 포함하는, 상기 커패시터 전극 구조를 포함하며,
    상기 개별 트랜지스터는 상기 게이트와 상기 채널 영역 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 게이트와 상기 제 1 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 1 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 게이트와 상기 제 2 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 2 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 제 1 및 제 2 소스/드레인 영역은 상기 채널 영역 및 상기 게이트 절연체 모두에 직접 맞닿는 수직 측면을 각각 가지며, 상기 제 1 및 제 2 소스/드레인 영역의 수직 측면들 중 더 큰 분량의 수직 측면은 상기 채널 영역에 직접 맞닿아 있는 것보다 상기 게이트 절연체에 직접 맞닿아 있는, 어레이.
  2. 제 1 항에 있어서, 상기 채널 영역은 직선 수평 단면에서 상기 게이트의 대향 측면 상에 2 개의 채널 영역 세그먼트를 포함하는, 어레이.
  3. 제 1 항에 있어서, 상기 채널 영역은 직선 수평 단면에서 상기 게이트의 일측에만 있는, 어레이.
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  10. 제 1 항에 있어서, 상기 수직 교번하는 티어를 통해 입면으로 연장되는 다른 액세스 라인 필라를 포함하고, 상기 다른 액세스 라인 필라는 상기 상이한 메모리 셀 티어 내의 개별 트랜지스터의 다른 게이트를 포함하는, 어레이.
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  13. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은 :
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역을 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이 내의 다수의 커패시터의 상기 제 2 전극은 서로 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    상이한 메모리 셀 티어에 있는 개별 채널 영역의 대향 측면상에 수직으로 교번하는 티어를 통해 입면으로 연장되는 한 쌍의 측방으로 이격된 액세스 라인 필라로서, 상이한 메모리 셀 티어 내의 액세스 라인 필라의 부분은 상이한 메모리 셀 티어 내의 개별 트랜지스터의 개별 채널 영역의 대향 측면 상에 한 쌍의 게이트를 포함하는, 상기 액세스 라인 필라;
    다수의 상기 제 2 소스/드레인 영역에 전기적으로 결합된 감지 라인을 포함하며,
    상기 개별 트랜지스터는 상기 채널 영역과 상기 한 쌍의 게이트의 각각의 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 제 1 소스/드레인 영역과 상기 한 쌍의 게이트의 각각의 사이에서 측방에 있으며 상기 제 1 소스/드레인 영역과 상기 한 쌍의 게이트의 각각을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 제 2 소스/드레인 영역과 상기 한 쌍의 게이트의 각각의 사이에서 측방에 있으며 상기 제 2 소스/드레인 영역과 상기 한 쌍의 게이트의 각각을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 제 1 및 제 2 소스 드레인 영역은 상기 게이트 절연체의 이격된 영역 및 상기 채널 영역 모두에 직접 맞닿는 수직 측면을 각각 가지며, 상기 제 1 및 제 2 소스/드레인 영역의 수직 측면들 중 더 큰 총 분량의 수직 측면은 상기 채널 영역에 직접 맞닿아 있는 것보다 상기 게이트 절연체의 상기 이격된 영역에 직접 맞닿아 있는, 어레이.
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  15. 메모리 어레이를 형성하는 방법에 있어서, 상기 메모리 어레이는 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하되, 상기 방법은 :
    절연 재료 및 트랜지스터 재료의 수직 교번하는 티어를 형성하는 단계로서; 트랜지스터 재료 티어는 제 1 소스/드레인 영역, 제 2 소스/드레인 영역 및 사이에 수평으로 채널 영역을 개별적으로 포함하는, 상기 티어를 형성하는 단계;
    다수의 상기 티어를 통해 입면으로 연장되는 절연 재료를 형성하는 단계;
    상기 다수의 수직 교번하는 티어의 절연 재료 및 트랜지스터 재료를 통해 입면으로 연장되는 게이트 개구를 형성하는 단계;
    상기 게이트 개구 내에서, 게이트 절연체 환형부 및 상기 게이트 절연체 환형부의 방사상 안쪽에 전도성 게이트 재료를 형성하는 단계로서; 상기 전도성 게이트 재료는 다수의 수직 교번하는 티어를 통해 입면으로 연장되고, 상이한 트랜지스터 재료 티어에 개개의 트랜지스터의 게이트를 포함하고, 해당 액세스 라인을 따라 상이한 트랜지스터 재료 티어의 해당 개별 트랜지스터의 게이트를 상호 연결하는 액세스 라인을 포함하고; 상기 개별 트랜지스터 재료 티어의 채널 영역은 게이트 절연체 환형부 및 해당 개별 트랜지스터 재료 티어의 게이트에 측방으로 근접하는, 상기 전도성 게이트 재료를 형성하는 단계;
    상기 다수의 티어의 트랜지스터 재료 및 절연 재료를 통해 입면으로 그리고 상기 절연 재료로 입면으로 수평 세장형 트렌치를 형성하는 단계;
    상기 트렌치 내에서, 개별 트랜지스터 재료 티어에서 수평 세장형 감지 라인 트렌치를 형성하기 위해 상기 절연성 재료에 대해 상기 절연 재료 및 상기 트랜지스터 재료를 측방으로 리세싱하는 단계(recessing);
    상기 개별 트랜지스터 재료 티어의 개별 상기 감지 라인 트렌치에 수평 세장형 감지 라인을 형성하는 단계로서, 개별 수평 세장형 감지 라인은 해당 트랜지스터 재료 티어에 있는 다수의 개별 트랜지스터의 다수의 제 2 소스/드레인 영역을 전기적으로 함께 결합시키는, 상기 수평 세장형 감지 라인을 형성하는 단계;및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 개별적으로 포함하는 커패시터를 형성하는 단계로서, 상기 제 1 전극은 해당 트랜지스터 재료 티어에 있는 다수의 개별 트랜지스터의 개개의 상기 제 1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이 내의 다수의 커패시터의 상기 제 2 전극은 서로 전기적으로 결합되는, 상기 커패시터를 형성하는 단계를 포함하는, 방법.
  16. 메모리 어레이를 형성하는 방법에 있어서, 상기 메모리 어레이는 트랜지스터 및 커패시터를 개별적으로 포함하는 메모리 셀을 포함하되, 상기 방법은 :
    절연 재료 및 트랜지스터 재료의 수직 교번하는 티어를 형성하는 단계로서, 트랜지스터 재료 티어는 사이에 수평으로 채널 영역을 갖는 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 개별적으로 포함하는, 상기 티어를 형성하는 단계;
    상기 트랜지스터 재료 티어와 상이한 개별 채널 영역의 대향 측면상에 수직으로 교번하는 티어를 통해 입면으로 연장되는 한 쌍의 액세스 라인 필라를 형성하는 단계로서, 상이한 트랜지스터 재료 티어 내의 액세스 라인 필라의 부분은 상이한 트랜지스터 재료 티어 내의 개별 트랜지스터의 개별 채널 영역의 대향 측면 상에 한 쌍의 게이트를 포함하는, 상기 액세스 라인 필라를 형성하는 단계;
    다수의 상기 제 2 소스/드레인 영역에 전기적으로 결합된 감지 라인을 형성하는 단계; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 개별적으로 포함하는 커패시터를 형성하는 단계로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역 개개에 전기적으로 결합되고, 상기 어레이 내의 다수의 커패시터의 상기 제 2 전극은 서로 전기적으로 결합되는, 상기 커패시터를 형성하는 단계를 포함하며,
    상기 개별 트랜지스터는 상기 채널 영역과 상기 한 쌍의 게이트의 각각의 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 제 1 소스/드레인 영역과 상기 한 쌍의 게이트의 각각의 사이에서 측방에 있으며 상기 제 1 소스/드레인 영역과 상기 한 쌍의 게이트의 각각을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 제 2 소스/드레인 영역과 상기 한 쌍의 게이트의 각각의 사이에서 측방에 있으며 상기 제 2 소스/드레인 영역과 상기 한 쌍의 게이트의 각각을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 제 1 및 제 2 소스/드레인 영역은 상기 게이트 절연체의 이격된 영역 및 상기 채널 영역 모두에 직접 맞닿는 수직 측면을 각각 가지며, 상기 제 1 및 제 2 소스/드레인 영역의 수직 측면들 중 더 큰 총 분량의 수직 측면은 상기 채널 영역에 직접 맞닿아 있는 것보다 상기 게이트 절연체의 상기 이격된 영역에 직접 맞닿아 있는, 방법.
  17. 제 15 항에 있어서, 상기 커패시터를 형성하는 단계는:
    다수의 수직 교번하는 티어의 상기 절연 재료 및 상기 트랜지스터 재료를 통해 입면으로 연장되는 커패시터 개구를 형성하는 단계;
    상기 커패시터 개구 내에서, 개별 트랜지스터 재료 티어에서 제 1 커패시터 전극 공동을 형성하기 위해 상기 트랜지스터 재료를 측방으로 리세싱하는 단계;
    개별 트랜지스터 재료 티어에서 상기 제 1 커패시터 전극 공동 개개에서 상기 제 1 전극을 형성하는 단계;
    상기 제 1 전극을 형성한 후에, 상기 커패시터 개구에서 상기 커패시터 절연체를 형성하는 단계를 포함하며,
    상기 제 2 전극의 형성은 상기 커패시터 절연체의 반경 방향 안쪽으로 다수의 수직 교번하는 티어를 통해 입면으로 연장되는 상기 커패시터 개구 내에서 커패시터 전극 구조를 형성하는 것을 포함하며, 상기 입면으로 연장되는 커패시터 전극 구조는 개별 커패시터의 상기 제 2 전극을 포함하는, 방법.
  18. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은 :
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역과 상기 채널 영역에 작동가능하게(operatively) 근접한 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이 내의 다수의 커패시터의 상기 제 2 전극은 서로 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    다수의 상기 제 2 소스/드레인 영역에 전기적으로 결합된 감지 라인;
    수직 교번하는 티어를 통해 입면으로(elevationally) 연장되는 액세스 라인 필라(access-line pillar)로서, 상이한 메모리 셀 티어의 개별 트랜지스터의 개별 게이트는 입면으로 연장되는 액세스 라인 필라의 각각의 일부를 포함하는, 상기 액세스 라인 필라;
    수직 교번하는 티어를 통해 입면으로 연장되는 커패시터 전극 구조로서, 개별 상기 커패시터의 제 2 전극의 개개는 입면으로 연장된 커패시터 전극 구조에 전기적으로 결합되고, 상기 커패시터 전극 구조는 수직 세장형(vertically-elongated) 및 수평 세장형(horizontally-elongated)인 벽을 포함하는, 상기 커패시터 전극 구조를 포함하며,
    상기 개별 트랜지스터는 상기 게이트와 상기 채널 영역 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 게이트와 상기 제 1 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 1 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 게이트와 상기 제 2 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 2 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 제 1 및 제 2 소스/드레인 영역은 상기 채널 영역 및 상기 게이트 절연체 모두에 직접 맞닿는 수직 측면을 각각 가지며, 상기 제 1 및 제 2 소스/드레인 영역의 수직 측면들 중 더 큰 분량의 수직 측면은 상기 게이트 절연체에 직접 맞닿아 있는 것보다 상기 채널 영역에 직접 맞닿아 있는, 어레이.
  19. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은:
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역과 상기 채널 영역에 작동가능하게(operatively) 근접한 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이 내의 다수의 커패시터의 상기 제 2 전극은 서로 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    다수의 상기 제 2 소스/드레인 영역에 전기적으로 결합된 감지 라인;
    수직 교번하는 티어를 통해 입면으로(elevationally) 연장되는 액세스 라인 필라(access-line pillar)로서, 상이한 메모리 셀 티어의 개별 트랜지스터의 개별 게이트는 입면으로 연장되는 액세스 라인 필라의 각각의 일부를 포함하는, 상기 액세스 라인 필라;
    수직 교번하는 티어를 통해 입면으로 연장되는 커패시터 전극 구조로서, 개별 상기 커패시터의 제 2 전극의 개개는 입면으로 연장된 커패시터 전극 구조에 전기적으로 결합되고, 상기 커패시터 전극 구조는 수직 세장형(vertically-elongated) 및 수평 세장형(horizontally-elongated)인 벽을 포함하는, 상기 커패시터 전극 구조를 포함하며,
    상기 개별 트랜지스터는 상기 게이트와 상기 채널 영역 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 게이트와 상기 제 1 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 1 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 게이트와 상기 제 2 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 2 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 개별 트랜지스터에서 상기 입면으로 연장되는 액세스 라인 필라의 부분은 상기 제 1 소스/드레인 영역, 상기 제 2 소스/드레인 영역 및 상기 채널 영역의 조합에 의해 측방으로 원주방향으로 완전히 둘러싸여 있으며, 상기 부분은 제 1 쌍의 측방으로 대향하는 측면들 및 제 2 쌍의 측방으로 대향하는 측면들을 갖고, 상기 채널 영역은 상기 제 1 쌍 또는 상기 제 2 쌍 중 오직 하나의 측방으로 대향하는 측면들 상에 있고, 상기 제 1 쌍 또는 상기 제 2 쌍 중 다른 하나의 측방으로 대향하는 측면들 상에는 없으며, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역은 상기 제 1 쌍 또는 상기 제 2 쌍 중 오직 상기 다른 하나의 측방으로 대향하는 측면들 상에 집합적으로 있고 상기 제 1 쌍 또는 상기 제 2 쌍 중 상기 하나의 측방으로 대향하는 측면들 상에는 없는, 어레이.
  20. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은 :
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역과 상기 채널 영역에 작동가능하게(operatively) 근접한 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    메모리 셀 티어 개개의 수평 종방향 세장형 감지 라인으로서, 동일한 메모리 셀 티어에 있는 트랜지스터 개개의 제 2 소스/드레인 영역 개개는 그 메모리 셀 티어 개개의 상기 수평 종방향 세장형 감지 라인에 전기적으로 결합되어 있는, 상기 감지 라인;
    수직 교번하는 티어를 통해 입면으로 연장되는 커패시터 전극 구조로서, 개별 상기 커패시터의 제 2 전극의 개개는 입면으로 연장된 커패시터 전극 구조에 전기적으로 결합되고, 상기 커패시터 전극 구조는 수직 세장형(vertically-elongated) 및 수평 세장형(horizontally-elongated)인 벽을 포함하는, 상기 커패시터 전극 구조;
    수직 교번하는 티어를 통해 입면으로 연장되는 액세스 라인 필라로서, 상이한 메모리 셀 티어의 개별 트랜지스터의 개별 게이트는 입면으로 연장되는 액세스 라인 필라의 각각의 일부를 포함하는, 상기 액세스 라인 필라를 포함하며,
    상기 개별 트랜지스터는 상기 게이트와 상기 채널 영역 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 게이트와 상기 제 1 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 1 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 게이트와 상기 제 2 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 2 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 제 1 및 제 2 소스/드레인 영역은 상기 채널 영역 및 상기 게이트 절연체 모두에 직접 맞닿는 수직 측면을 각각 가지며, 상기 제 1 및 제 2 소스/드레인 영역의 수직 측면들 중 더 큰 분량의 수직 측면은 상기 채널 영역에 직접 맞닿아 있는 것보다 상기 게이트 절연체에 직접 맞닿아 있는, 어레이.
  21. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은 :
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역과 상기 채널 영역에 작동가능하게(operatively) 근접한 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    메모리 셀 티어 개개의 수평 종방향 세장형 감지 라인으로서, 동일한 메모리 셀 티어에 있는 트랜지스터 개개의 제 2 소스/드레인 영역 개개는 그 메모리 셀 티어 개개의 상기 수평 종방향 세장형 감지 라인에 전기적으로 결합되어 있는, 상기 감지 라인;
    수직 교번하는 티어를 통해 입면으로 연장되는 커패시터 전극 구조로서, 개별 상기 커패시터의 제 2 전극의 개개는 입면으로 연장된 커패시터 전극 구조에 전기적으로 결합되고, 상기 커패시터 전극 구조는 수직 세장형(vertically-elongated) 및 수평 세장형(horizontally-elongated)인 벽을 포함하는, 상기 커패시터 전극 구조;
    수직 교번하는 티어를 통해 입면으로 연장되는 액세스 라인 필라로서, 상이한 메모리 셀 티어의 개별 트랜지스터의 개별 게이트는 입면으로 연장되는 액세스 라인 필라의 각각의 일부를 포함하는, 상기 액세스 라인 필라를 포함하며,
    상기 개별 트랜지스터는 상기 게이트와 상기 채널 영역 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 게이트와 상기 제 1 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 1 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 게이트와 상기 제 2 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 2 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 제 1 및 제 2 소스/드레인 영역은 상기 채널 영역 및 상기 게이트 절연체 모두에 직접 맞닿는 수직 측면을 각각 가지며, 상기 제 1 및 제 2 소스/드레인 영역의 수직 측면들 중 더 큰 분량의 수직 측면은 상기 게이트 절연체에 직접 맞닿아 있는 것보다 상기 채널 영역에 직접 맞닿아 있는, 어레이.
  22. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은 :
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역과 상기 채널 영역에 작동가능하게(operatively) 근접한 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    메모리 셀 티어 개개의 수평 종방향 세장형 감지 라인으로서, 동일한 메모리 셀 티어에 있는 트랜지스터 개개의 제 2 소스/드레인 영역 개개는 그 메모리 셀 티어 개개의 상기 수평 종방향 세장형 감지 라인에 전기적으로 결합되어 있는, 상기 감지 라인;
    수직 교번하는 티어를 통해 입면으로 연장되는 커패시터 전극 구조로서, 개별 상기 커패시터의 제 2 전극의 개개는 입면으로 연장된 커패시터 전극 구조에 전기적으로 결합되고, 상기 커패시터 전극 구조는 수직 세장형(vertically-elongated) 및 수평 세장형(horizontally-elongated)인 벽을 포함하는, 상기 커패시터 전극 구조;
    수직 교번하는 티어를 통해 입면으로 연장되는 액세스 라인 필라로서, 상이한 메모리 셀 티어의 개별 트랜지스터의 개별 게이트는 입면으로 연장되는 액세스 라인 필라의 각각의 일부를 포함하는, 상기 액세스 라인 필라를 포함하며,
    상기 개별 트랜지스터는 상기 게이트와 상기 채널 영역 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 게이트와 상기 제 1 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 1 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 게이트와 상기 제 2 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 2 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 개별 트랜지스터에서 상기 입면으로 연장되는 액세스 라인 필라의 부분은 상기 제 1 소스/드레인 영역, 상기 제 2 소스/드레인 영역 및 상기 채널 영역의 조합에 의해 측방으로 원주방향으로 완전히 둘러싸여 있으며, 상기 부분은 제 1 쌍의 측방으로 대향하는 측면들 및 제 2 쌍의 측방으로 대향하는 측면들을 갖고, 상기 채널 영역은 상기 제 1 쌍 또는 상기 제 2 쌍 중 오직 하나의 측방으로 대향하는 측면들 상에 있고, 상기 제 1 쌍 또는 상기 제 2 쌍 중 다른 하나의 측방으로 대향하는 측면들 상에는 없으며, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역은 상기 제 1 쌍 또는 상기 제 2 쌍 중 오직 상기 다른 하나의 측방으로 대향하는 측면들 상에 집합적으로 있고 상기 제 1 쌍 또는 상기 제 2 쌍 중 상기 하나의 측방으로 대향하는 측면들 상에는 없는, 어레이.
  23. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은 :
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역과 상기 채널 영역에 작동가능하게(operatively) 근접한 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이 내의 다수의 커패시터의 상기 제 2 전극은 서로 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    다수의 상기 제 2 소스/드레인 영역에 전기적으로 결합된 감지 라인;
    수직 교번하는 티어를 통해 입면으로(elevationally) 연장되는 액세스 라인 필라(access-line pillar)로서, 상이한 메모리 셀 티어의 개별 트랜지스터의 개별 게이트는 입면으로 연장되는 액세스 라인 필라의 각각의 일부를 포함하는, 상기 액세스 라인 필라를 포함하며,
    상기 개별 트랜지스터는 상기 게이트와 상기 채널 영역 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 게이트와 상기 제 1 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 1 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 게이트와 상기 제 2 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 2 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 제 1 및 제 2 소스/드레인 영역은 상기 채널 영역 및 상기 게이트 절연체 모두에 직접 맞닿는 수직 측면을 각각 가지며, 상기 제 1 및 제 2 소스/드레인 영역의 수직 측면들 중 더 큰 분량의 수직 측면은 상기 채널 영역에 직접 맞닿아 있는 것보다 상기 게이트 절연체에 직접 맞닿아 있는, 어레이.
  24. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은 :
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역과 상기 채널 영역에 작동가능하게(operatively) 근접한 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이 내의 다수의 커패시터의 상기 제 2 전극은 서로 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    다수의 상기 제 2 소스/드레인 영역에 전기적으로 결합된 감지 라인;
    수직 교번하는 티어를 통해 입면으로(elevationally) 연장되는 액세스 라인 필라(access-line pillar)로서, 상이한 메모리 셀 티어의 개별 트랜지스터의 개별 게이트는 입면으로 연장되는 액세스 라인 필라의 각각의 일부를 포함하는, 상기 액세스 라인 필라를 포함하며,
    상기 개별 트랜지스터는 상기 게이트와 상기 채널 영역 사이에서 측방에 있는 게이트 절연체를 포함하며, 상기 게이트 절연체는 상기 게이트와 상기 제 1 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 1 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키며, 상기 게이트 절연체는 상기 게이트와 상기 제 2 소스/드레인 영역 사이에서 측방에 있으며 상기 게이트와 상기 제 2 소스/드레인 영역을 서로 물리적으로 접촉하는 것으로부터 분리시키고, 또한,
    상기 제 1 및 제 2 소스/드레인 영역은 상기 채널 영역 및 상기 게이트 절연체 모두에 직접 맞닿는 수직 측면을 각각 가지며, 상기 제 1 및 제 2 소스/드레인 영역의 수직 측면들 중 더 큰 분량의 수직 측면은 상기 게이트 절연체에 직접 맞닿아 있는 것보다 상기 채널 영역에 직접 맞닿아 있는, 어레이.
  25. 절연 재료 및 메모리 셀의 수직 교번하는 티어(tier)를 포함하는 메모리 어레이에 있어서, 상기 메모리 셀은 :
    사이에 채널 영역을 갖는 제 1 및 제 2 소스/드레인 영역과 상기 채널 영역에 작동가능하게(operatively) 근접한 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일부는 상기 제 1 및 제 2 소스/드레인 영역 사이의 부분에서 수평 전류 흐름을 위해 수평으로 배향된, 상기 트랜지스터; 및
    사이에 커패시터 절연체를 갖는 제 1 및 제 2 전극을 포함하는 커패시터로서, 상기 제 1 전극은 상기 제 1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이 내의 다수의 커패시터의 상기 제 2 전극은 서로 전기적으로 결합되는, 상기 커패시터;를 개별적으로 포함하고,
    다수의 상기 제 2 소스/드레인 영역에 전기적으로 결합된 감지 라인;
    수직 교번하는 티어를 통해 입면으로(elevationally) 연장되는 액세스 라인 필라(access-line pillar)로서, 상이한 메모리 셀 티어의 개별 트랜지스터의 개별 게이트는 입면으로 연장되는 액세스 라인 필라의 각각의 일부를 포함하는, 상기 액세스 라인 필라를 포함하며,
    상기 개별 트랜지스터에서 상기 입면으로 연장되는 액세스 라인 필라의 부분은 상기 제 1 소스/드레인 영역, 상기 제 2 소스/드레인 영역 및 상기 채널 영역의 조합에 의해 측방으로 원주방향으로 완전히 둘러싸여 있으며, 상기 부분은 제 1 쌍의 측방으로 대향하는 측면들 및 제 2 쌍의 측방으로 대향하는 측면들을 갖고, 상기 채널 영역은 상기 제 1 쌍 또는 상기 제 2 쌍 중 오직 하나의 측방으로 대향하는 측면들 상에 있고, 상기 제 1 쌍 또는 상기 제 2 쌍 중 다른 하나의 측방으로 대향하는 측면들 상에는 없으며, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역은 상기 제 1 쌍 또는 상기 제 2 쌍 중 오직 상기 다른 하나의 측방으로 대향하는 측면들 상에 집합적으로 있고 상기 제 1 쌍 또는 상기 제 2 쌍 중 상기 하나의 측방으로 대향하는 측면들 상에는 없는, 어레이.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019050805A1 (en) 2017-09-06 2019-03-14 Micron Technology, Inc. MEMORY BARRETTES COMPRISING VERTICALLY ALTERNATE STAGES OF INSULATING MATERIAL AND MEMORY CELLS AND METHODS OF FORMING A MEMORY BAR
US11849572B2 (en) * 2019-01-14 2023-12-19 Intel Corporation 3D 1T1C stacked DRAM structure and method to fabricate
US10825834B1 (en) * 2019-05-10 2020-11-03 Yung-Tin Chen Three-dimensional ferroelectric random-access memory (FeRAM)
US11515330B2 (en) 2019-05-10 2022-11-29 Yung-Tin Chen Three-dimensional ferroelectric random-access memory (FeRAM)
TWI827748B (zh) * 2019-07-12 2024-01-01 南韓商愛思開海力士有限公司 垂直記憶體裝置
KR20210052660A (ko) 2019-10-29 2021-05-11 삼성전자주식회사 3차원 반도체 메모리 소자
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
US11257822B2 (en) * 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
KR20210063111A (ko) 2019-11-22 2021-06-01 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR20210075269A (ko) 2019-12-12 2021-06-23 삼성전자주식회사 3차원 반도체 소자
KR20210085417A (ko) * 2019-12-30 2021-07-08 에스케이하이닉스 주식회사 메모리 장치 및 그 제조 방법
US11587930B2 (en) 2020-02-10 2023-02-21 Applied Materials, Inc. 3-D DRAM structures and methods of manufacture
KR20210103143A (ko) 2020-02-13 2021-08-23 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20210104348A (ko) * 2020-02-17 2021-08-25 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
DE102020123746B4 (de) * 2020-05-29 2023-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dreidimensionale nichtflüchtige Speichervorrichtung und Verfahren zu deren Herstellung
US11502128B2 (en) 2020-06-18 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11552103B2 (en) 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
US20210408018A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Ferroelectric capacitors and methods of fabrication
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11495618B2 (en) * 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
KR20220017263A (ko) 2020-08-04 2022-02-11 삼성전자주식회사 반도체 메모리 소자
KR20220041332A (ko) 2020-09-25 2022-04-01 삼성전자주식회사 반도체 메모리 장치
KR20220050615A (ko) * 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20220057032A (ko) 2020-10-29 2022-05-09 에스케이하이닉스 주식회사 반도체 장치
US11443780B2 (en) * 2021-02-10 2022-09-13 Micron Technology, Inc. Vertical access line multiplexor
US11469230B2 (en) * 2021-03-01 2022-10-11 Micron Technology, Inc. Vertically separated storage nodes and access devices for semiconductor devices
US20230048842A1 (en) * 2021-08-13 2023-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
KR20230068091A (ko) * 2021-11-10 2023-05-17 한양대학교 산학협력단 3차원 메모리 어레이 및 그 제조 방법
CN116963505A (zh) * 2022-04-11 2023-10-27 华为技术有限公司 存储器及其制作方法、电子设备
US20230337421A1 (en) * 2022-04-19 2023-10-19 Macronix International Co., Ltd. Capacitors in memory devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
JP2013065638A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
US20170053906A1 (en) 2015-08-23 2017-02-23 Monolithic 3D Inc. Semiconductor memory device and structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744087B2 (en) * 2002-09-27 2004-06-01 International Business Machines Corporation Non-volatile memory using ferroelectric gate field-effect transistors
US7679118B2 (en) * 2005-06-13 2010-03-16 Micron Technology, Inc. Vertical transistor, memory cell, device, system and method of forming same
US7427547B2 (en) * 2005-07-13 2008-09-23 Magnachip Semiconductor, Ltd. Three-dimensional high voltage transistor and method for manufacturing the same
KR20090037690A (ko) * 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20100031401A (ko) * 2008-09-12 2010-03-22 삼성전자주식회사 반도체 장치와 반도체 장치 제조 방법
KR20130068144A (ko) * 2011-12-15 2013-06-25 에스케이하이닉스 주식회사 적층형 메모리 장치
KR20140026894A (ko) * 2012-08-23 2014-03-06 에스케이하이닉스 주식회사 3차원 적층형 메모리 장치
KR102193685B1 (ko) * 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9236128B1 (en) * 2015-02-02 2016-01-12 Sandisk Technologies Inc. Voltage kick to non-selected word line during programming
EP3500841A4 (en) 2016-08-22 2020-06-03 Bruker Nano, Inc. INFRARED CHARACTERIZATION OF A SAMPLE USING AN OSCILLATION MODE
US9837420B1 (en) * 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
JP2013065638A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
US20170053906A1 (en) 2015-08-23 2017-02-23 Monolithic 3D Inc. Semiconductor memory device and structure

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