CN110660744A - 半导体器件及其形成方法 - Google Patents

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Abstract

方法包括在衬底上方形成鳍，在鳍上方形成伪栅极结构，去除鳍的与伪栅极结构相邻的部分以形成第一凹槽，在第一凹槽中沉积应力源材料，从第一凹槽去除应力源材料的至少部分，并且在去除应力源材料的至少部分之后，在第一凹槽中外延生长源极/漏极区域。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的区域。然而，随着最小部件尺寸的减小，出现了应该解决的其它问题。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成鳍；在所述鳍上方形成伪栅极结构；去除所述鳍的与所述伪栅极结构相邻的部分以形成第一凹槽；在所述第一凹槽中沉积应力源材料；从所述第一凹槽去除所述应力源材料的至少部分；以及在去除所述应力源材料的至少部分之后，在所述第一凹槽中外延生长源极/漏极区域。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：图案化衬底以形成带，所述带包括第一半导体材料；沿着所述带的侧壁形成隔离区域，所述带的上部在所述隔离区域的顶面之上延伸；沿着所述带的上部的侧壁并且沿着所述带的上部的第一顶面形成伪栅极结构；对所述带实施第一蚀刻工艺，以在与所述伪栅极结构相邻的所述带中形成第一凹槽；在所述第一凹槽内形成第一介电材料；对所述第一介电材料实施退火工艺，所述第一介电材料在所述退火工艺之后向所述第一凹槽的侧壁提供应力；从所述第一凹槽去除所述第一介电材料；以及在所述第一凹槽中外延生长源极/漏极区域。
本发明的又一实施例提供了一种半导体器件，包括：第一半导体鳍，位于衬底上方，所述第一半导体鳍包括沟道区域和与所述沟道区域相邻的凹槽；栅极堆叠件，位于所述第一半导体鳍的沟道区域上面，其中，所述第一半导体鳍的沟道区域具有介于2.5GPa和4.0GPa之间的应力；以及外延区域，设置在所述凹槽内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(“FinFET”)的立体图。
图2是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图3是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图4是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图5是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图6A至图6B是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图7A至图7C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图8A至图8C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图9A至图9C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图10A至图10C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图11A至图11C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图12A至图12C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图13A至图13C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图14A至图14C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图15是根据一些实施例的FinFET器件的制造中的退火工艺的截面图。
图16A至图16D是根据一些实施例的FinFET器件的制造中的应力源材料的多个层的形成的截面图。
图17A至图17C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图18A至图18C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图19A至图19C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图20A至图20C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图21A至图21C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图22A至图22C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图23A至图23C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图24A至图24C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图25A至图25C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图26A至图26C是根据一些实施例的FinFET器件的制造中的应力源材料的形成的截面图。
图27是根据一些实施例的示出形成FinFET器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将参照特定上下文，即，FinFET器件及其形成方法来描述实施例。本文讨论的各个实施例允许控制赋予FinFET器件的沟道区域的应力。在使用后栅极工艺形成的FinFET的上下文中讨论本文呈现的各种实施例。在其它实施例中，可以使用先栅极工艺。可以通过任何合适的方法图案化FinFET器件的鳍。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。可以使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍。一些实施例考虑了在平面器件(诸如平面FET)中使用的各个方面。一些实施例可以用于诸如环形振荡器的器件中，或可以用于其它类型的器件中。一些实施例也可以用于除FET之外的半导体器件中。
图1以三维视图示出了鳍式场效应晶体管(FinFET)30的实例。FinFET30包括位于半导体衬底32上的鳍36。鳍36突出在相邻的隔离区域34之上或从相邻的隔离区域34之间突出，隔离区域34设置在半导体衬底32的部分上方。栅极电介质38沿着鳍36的侧壁并且位于鳍36的顶面上方，并且栅电极40位于栅极电介质38上方。源极/漏极区域42和44相对于栅极电介质38和栅电极40设置在鳍36的相对侧。图1进一步示出了在随后的附图中使用的参考截面。截面A-A横跨FinFET 30的沟道、栅极电介质38和栅电极40。截面C-C处于与截面A-A平行的平面中并且横跨沟道外部的鳍36(例如，横跨源极/漏极区域42)。截面B-B垂直于截面A-A并且沿着鳍36的纵轴并且在例如源极/漏极区域42和44之间的电流流动的方向上。为了清除起见，随后的附图参考这些参考截面。
图2至图22C是根据一些实施例的FinFET的制造中的中间阶段的截面图。在图6A至图14A至图14C和图17A至图17C至图26A至图26C中，除了多个FinFET和每个FinFET的多个鳍之外，以“A”符号结尾的图示出为沿着图1中示出的参考截面A-A。以“B”符号结尾的图示出为沿着图1中示出的参考截面B-B。以“C”符号结尾的图示出为沿着图1中示出的参考截面C-C。图2至图5示出为沿着图1中示出的参考截面A-A。图15和图16A至图16D示出为沿着图1中示出的参考截面B-B。
图2示出了衬底50。图2示出为沿着图1中示出的参考截面A-A。衬底50可以是半导体衬底，诸如可以是掺杂(例如，掺杂有P型或N型掺杂剂)或未掺杂的块状半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。绝缘层设置在通常是硅衬底或玻璃衬底的衬底上。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
在一些实施例中，衬底50可以包括第一区域100A和第二区域100B。第一区域100A可以用于形成N型器件，诸如NMOS晶体管，诸如N型FinFET。第二区域100B可以用于形成P型器件，诸如PMOS晶体管，诸如P型FinFET。因此，第一区域100A也可以被称为NMOS区域100A，并且第二区域100B也可以被称为PMOS区域100B。在一些实施例中，第一区域100A可以与第二区域100B物理分隔开。第一区域100A可以通过任何数量的部件与第二区域100B分隔开。
图2还示出了衬底50上方的掩模53的形成。在一些实施例中，掩模53可以用于随后的蚀刻步骤以图案化衬底50(见图3)。如图2所示，掩模53可以包括第一掩模层53A和第二掩模层53B。第一掩模层53A可以是硬掩模层，可以包括氮化硅、氮氧化硅、碳化硅、碳氮化硅、它们的组合等，并且可以使用任何合适的工艺形成，任何合适的工艺诸如原子层沉积(ALD)、物理汽相沉积(PVD)、化学汽相沉积(CVD)、它们的组合等。第一掩模层53A还可以包括多个层，并且多个层可以是不同的材料。例如，第一掩模层53A可以包括位于氧化硅层上方的氮化硅层，但是也可以使用其它材料和材料的组合。第二掩模层53B可以包括光刻胶，并且在一些实施例中，可以用于图案化第一掩模层53A以用于上面讨论的后续蚀刻步骤。第二掩模层53B可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术图案化。在一些实施例中，掩模53可以包括三个或更多掩模层。
图3示出了衬底50中的半导体带52的形成。首先，可以图案化掩模53，其中，第一掩模层53A和第二掩模层53B中的开口暴露衬底50的将要形成浅沟槽隔离(STI)区域(见图5)的区域。接下来，可以实施蚀刻工艺，其中，蚀刻工艺通过掩模53中的开口在衬底50中产生沟槽55。衬底50的位于图案化掩模53下面的剩余部分形成多个半导体带52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻工艺可以是各向异性的。在一些实施例中，半导体带52可以具有介于约100nm和约300nm之间的高度H1，并且可以具有介于约10nm和约40nm之间的宽度W1。
图4示出了在相邻半导体带52之间的沟槽55(见图3)中形成绝缘材料以形成隔离区域54。绝缘材料可以是诸如氧化硅的氧化物、诸如氮化硅的氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为诸如氧化物的另一材料)等，或它们的组合形成。也可以使用通过任何可接受的工艺形成的其它绝缘材料。
此外，在一些实施例中，隔离区域54可以包括在用隔离区域54的绝缘材料填充沟槽55之前在沟槽55(见图3)的侧壁和底面上形成的共形衬垫(未示出)。在一些实施例中，衬垫可以包括半导体(例如，硅)氮化物、半导体(例如，硅)氧化物、热半导体(例如，硅)氧化物、半导体(例如，硅)氮氧化物、聚合物电介质、它们的组合等。衬垫的形成可以包括任何合适的工艺，诸如ALD、CVD、HDP-CVD、PVD、它们的组合等。在这样的实施例中，衬垫可以在隔离区域54的后续退火期间防止(或至少减少)来半导体带52的半导体材料(例如，Si和/或Ge)扩散到周围的隔离区域54中。例如，在沉积隔离区域54的绝缘材料之后，可以对隔离区域54的绝缘材料实施退火工艺。
进一步参考图4，平坦化工艺(诸如化学机械抛光(CMP))可以去除隔离区域54的任何过量的绝缘材料，从而使得隔离区域54的顶面和半导体带52的顶面共面。在一些实施例中，CMP还可以去除掩模53。在其它实施例中，可以使用与CMP分离的湿蚀刻工艺来去除掩模53。
图5示出了隔离区域54的凹进以形成鳍56。隔离区域54凹进为使得第一区域100A和第二区域100B中的鳍56从相邻的隔离区域54之间突出。在一些实施例中。半导体带52可以被认为是鳍56的一部分。此外，隔离区域54的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。隔离区域54的顶面可以通过适当的工艺形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使隔离区域54凹进，可接受的蚀刻工艺诸如对隔离区域54的材料具有选择性的蚀刻工艺。例如，可以使用稀释的氢氟(dHF)酸或其它类型的蚀刻工艺去除STI氧化物。
本领域普通技术人员将容易理解，参考图2至图5描述的工艺仅是如何形成鳍56的一个实例。在其它实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且可以使介电层凹进，从而使得同质外延结构从介电层突出以形成鳍。在又其它实施例中，异质外延结构可以用于鳍。例如，可以使图4中的半导体带52凹进，并且可以在它们的位置外延生长与半导体带52不同的材料。在更进一步的实施例中，可以在衬底50的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构；以及可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍56。在外延生长同质外延或异质外延结构的一些实施例中，生长的材料可以在生长期间原位掺杂。在其它实施例中，可以在外延生长同质外延或异质外延结构之后使用例如离子注入来掺杂同外延或异质外延结构。此外，在NMOS区域100A中外延生长与PMOS区域100B中的材料不同的材料可能是有利的。在各个实施例中，鳍56可以包括硅锗(SixGe1-x，其中，x可以介于0和1之间)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在图6A和图6B中，在鳍56上形成伪介电层58。伪介电层58可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积(使用例如CVD、PVD、它们的组合等)或热生长(例如，使用热氧化等)。在一些情况下，可以在鳍56和隔离区域54上方形成伪介电层58，并且然后使用合适的光刻或蚀刻技术去除伪介电层58的形成在隔离区域54上方的部分。在伪介电层58上方形成伪栅极层60，并且在伪栅极层60上方形成掩模62。在一些实施例中，可以在伪介电层58上方沉积伪栅极层60，并且然后使用例如CMP工艺平坦化伪栅极层60。掩模62可以沉积在伪栅极层60上方。伪栅极层60可以由例如多晶硅制成，但是也可以使用相对于隔离区域54的材料具有高蚀刻选择性的其它材料。掩模62可以包括例如，氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合的一层或多层。
进一步参考图6A和图6B，在示出的实施例中，在单个沉积步骤中，在第一区域100A和第二区域100B的每个上均形成单个伪介电层58、单个伪栅极层60和单个掩模62。在其它实施例中，在用于第一区域100A和第二区域100B的单独沉积步骤中，可以在第一区域100A和第二区域100B中形成单独的伪介电层、单独的伪栅极层和单独的掩模。在一些实施例中，伪介电层58可以具有介于约0.5nm和约3.0nm之间的厚度，并且伪栅极层60可以具有介于约50nm和约100nm之间的厚度。
在图7A至图7C中，可以使用可接受的光刻和蚀刻技术图案化掩模62(见图6A和图6B)，以在第一区域100A和第二区域100B中形成掩模72。掩模72可以是硬掩模，并且掩模72的图案可以在第一区域100A和第二区域100B之间不同。可以通过可接受的蚀刻技术将掩模72的图案转移至伪栅极层60，以在第一区域100A和第二区域100B中形成伪栅极堆叠件70。伪栅极堆叠件70包括伪栅极层60和伪介电层58。在一些实施例中，伪栅极层60和掩模72在第一区域100A和第二区域100B中以单独的工艺形成，并且可以在第一区域100A和第二区域100B中由不同材料形成。可选地，可以将掩模72的图案类似地转移至伪介电层58。伪栅极堆叠件70的图案覆盖鳍56的相应沟道区域，同时暴露鳍56的源极/漏极区域。伪栅极堆叠件70也可以具有基本垂直于相应鳍56的纵向方向的纵向方向。伪栅极堆叠件70的尺寸或伪栅极堆叠件70之间的间距可以取决于其中形成伪栅极的管芯的区域。在一些实施例中，与位于管芯的逻辑区域(例如，设置逻辑电路的位置)中时相比，当位于管芯的输入/输出区域(例如，设置输入/输出电路的位置)时，伪栅极堆叠件70可以具有更大的尺寸或更大的间距。在一些实施例中，伪栅极堆叠件70可以具有介于约10nm和约40nm之间的宽度。
在图8A至图8C中，在第一区域100A和第二区域100B上方形成第一间隔件层80A。可以使用任何合适的方法形成第一间隔件层80A。在一些实施例中，可以使用沉积(诸如CVD、ALD等)形成第一间隔件层80A。在一些实施例中，第一间隔件层80A可以包括例如氧化物材料、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、它们的组合等的一层或多层。
进一步参考图8A至图8C，可以在第一区域100A和第二区域100B中的衬底50中形成轻掺杂源极/漏极(LDD)区域75。在一些实施例中，可以在第一区域100A(例如，NMOS区域)上方形成诸如光刻胶的掩模(未示出)，同时暴露第二区域100B，例如PMOS区域，并且可以将P型杂质注入至暴露的鳍56中以在第二区域100B中产生LDD区域75。然后可以去除掩模。随后，可以在第二区域100B上方形成诸如光刻胶的第二掩模(未示出)，同时暴露第一区域100A，并且可以将N型杂质注入至暴露的鳍56中以在第一区域100A中产生LDD区域75。然后可以去除第二掩模。在LDD区域75的注入期间，伪栅极堆叠件70可以用作掩模以防止(或至少减少)掺杂剂注入至暴露的鳍56的沟道区域中。因此，LDD区域75可以基本形成在暴露的鳍56的源极/漏极区域中。N型杂质可以是先前讨论的任何N型杂质，并且P型杂质可以是先前讨论的任何P型杂质。LDD区域75的每个均具有在从约1015cm-3至约1016cm-3的杂质浓度。可以实施退火工艺以激活注入的杂质。在一些实施例中，在形成第一间隔件层80A之前形成LDD区域75。
参考图9A至图9C，对第一间隔件层80A的部分实施蚀刻工艺。蚀刻工艺可以是干蚀刻工艺，并且可以是各向异性的。在实施蚀刻工艺之后，可以去除LDD区域75上方和隔离区域54上方的第一间隔件层80A的横向部分，以暴露鳍56和用于伪栅极堆叠件70的掩模72的顶面。沿着伪栅极堆叠件70和鳍56的侧壁的第一间隔件层80A的部分可以保留并且形成偏置间隔件120。在其它实施例中，也可以从鳍56的侧壁去除第一间隔件层80A。在一些实施例中，第一区域100A中的偏置间隔件120与第二区域100B中的偏置间隔件120同时形成，并且在其它实施例中，第一区域100A和第二区域100B中的偏置间隔件120在单独的工艺中形成。在一些实施例中，还可以去除LDD区域75上方和隔离区域54上方的伪介电层58的横向部分。
在图10A至图10C中，在第一区域100A和第二区域100B上方形成第二间隔件层80B和第三间隔件层80C。可以使用任何合适的形成第一间隔件层80A的方法。在一些实施例中，可以使用沉积(诸如CVD、ALD等)形成第二间隔件层80B或第三间隔件层80C。在一些实施例中，第二间隔件层80B或第三间隔件层80C可以包括例如，氧化物材料、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)，它们的组合等的一层或多层。在一些实施例中，可以省略第二间隔件层80B或第三间隔件层80C中的一个。
参考图11A至图11C，实施图案化工艺以去除第一区域100A中的第二间隔件层80B和第三间隔件层80C的部分。可以使用任何可接受的图案化工艺。在一些实施例中，在第一区域100A和第二区域100B上方形成掩模118。掩模118可以是单层或可以包括多个层。在一些情况下，掩模118可以包括光刻胶，但是掩模118可以包括其它材料。图案化掩模118以暴露第一区域100A。可以使用合适的光刻技术图案化掩模118。
参考图11A至图11C，使用掩模118作为掩模，对第二间隔件层80B和第三间隔件层80C的部分实施蚀刻工艺。蚀刻工艺可以是干蚀刻工艺，并且可以是各向异性的。在实施蚀刻工艺之后，可以去除LDD区域75上方和隔离区域54上方的第二间隔件层80B和第三间隔件层80C的横向部分，以暴露鳍56和掩模72的顶面。沿着伪栅极堆叠件70和鳍56的侧壁的第二间隔件层80B和第三间隔件层80C的部分可以保留并且形成栅极间隔件122和鳍间隔件130。在一些实施例中，第一区域100A中的栅极间隔件122和鳍间隔件130与第二区域100B中的栅极间隔件122和鳍间隔件130同时形成，并且在其它实施例中，第二区域100B中的栅极间隔件122和鳍间隔件130在形成第一区域100A中的栅极间隔件122和鳍间隔件130之前形成。在一些实施例中，可以在形成第三间隔件层80C之前如上所述蚀刻第二间隔件层80B，并且然后可以蚀刻第三间隔件层80C以形成栅极间隔件122和鳍间隔件130。
参考图12A至图12C，对鳍56实施图案化工艺以在鳍56的源极/漏极区域中形成凹槽128。图案化工艺可以以以下方式实施：在如图12B所示的鳍56的内部区域中的相邻的伪栅极堆叠件70之间，或在鳍56的端部区域中的隔离区域54和相邻的伪栅极堆叠件70之间形成凹槽128。在一些情况下，凹槽128可以在栅极间隔件122下方横向延伸。凹槽128之间的鳍56的区域可以形成鳍56的沟道区域57。在一些实施例中，图案化工艺可以包括合适的各向异性干蚀刻工艺，同时使用伪栅极堆叠件70、栅极间隔件122和/或隔离区域54作为组合掩模。合适的各向异性干蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。在图案化工艺中使用RIE的一些实施例中，工艺参数(诸如例如工艺气体混合物、电压偏置和RF功率)可以选择为使得主要使用物理蚀刻(诸如离子轰击)而不是化学蚀刻(诸如通过化学反应的自由基蚀刻)来实施蚀刻。在一些实施例中，可以增加电压偏置以增加离子轰击工艺中使用的离子的能量，并且因此增加物理蚀刻的速率。由于物理蚀刻本质上是各向异性的并且化学蚀刻本质上是各向同性的，因此这种蚀刻工艺在垂直方向上的蚀刻速率大于在横向上的蚀刻速率。在一些实施例中，可以使用包括CH3F、CH4、HBr、O2、Ar、Cl2、它们的组合等的工艺气体混合物来实施各向异性蚀刻工艺。在一些实施例中，使用具有约5体积％至约30体积％的HBr和约10体积％至约30体积％的Cl2的气体源实施蚀刻工艺。在一些实施例中，施加的电压偏置在约0kV和约0.5kV之间。在一些实施例中，蚀刻工艺在约20℃和约50℃之间的温度下实施。在一些实施例中，在约6毫托和约20毫托之间的压力下实施蚀刻工艺。在一些实施例中，用于形成凹槽128的图案化工还可以蚀刻隔离区域(在图12C至图26C中通过虚线示出)或还可以蚀刻掩模72、栅极间隔件122或鳍间隔件130的部分。
参考图13A至图13C，在栅极间隔件122、伪栅极堆叠件70上方以及凹槽128内形成缓冲层96。缓冲层96也可以形成在其它表面上方，例如，毯式沉积。为清楚起见，图13A至图13C和随后的附图仅示出了区域100A，但是可以对区域100B实施类似的工艺。缓冲层96可以是介电层，并且可以包括诸如氧化硅(SiO2)、其它类型的氧化物、氮化硅(SIN)、其它类型的氮化物等的材料，或它们的组合。在一些情况下，缓冲层96可以是粘合层或阻挡层，并且可以包括多个层或多种材料。在一些实施例中，缓冲层96可以共形地沉积，并且可以具有介于约0.5nm和约5nm之间的厚度。缓冲层96可以通过任何合适的方法形成，任何合适的方法诸如ALD、CVD、HDP-CVD、PVD、它们的组合等。在一些情况下，缓冲层96的存在改进了应力源材料98在鳍56的沟道区域57上或在鳍56的其它区域上的粘合，下面将更详细地描述。在一些实施例中，省略缓冲层96。
参考图14A至图14C，在缓冲层96上方形成应力源材料98。为清楚起见，图14A至图14C或随后的附图中未示出缓冲层96。应力源材料98可以形成在凹槽128内、鳍56的表面上方或半导体带52的表面上方。以这种方式，应力源材料98可以形成在鳍56的沟道区域57的表面(例如，侧壁)上方。应力源材料98也可以形成在栅极间隔件122上方、伪栅极堆叠件70上方或其它表面上方。应力源材料98可以沉积为填充全部的凹槽128，如图14B所示，或可以沉积为填充凹槽128的一些部分。相邻的伪栅极堆叠件70上的应力源材料98可以合并，如图14B所示，或可以在相邻的伪栅极堆叠件70上的应力源材料之间存在间隙。在一些情况下，合并应力源材料98可以沿着合并边界的部分形成接缝101，其实例在图14B中示出。在一些情况下，合并应力源材料98可以在合并边界处形成一个或多个气隙或空隙103，其实例在图14B中示出。在一些实施例中，应力源材料98可以形成为具有介于约15nm和约30nm之间的厚度。
应力源材料98可以包括可用于对鳍56提供应力的一种或多种材料，下面将更详细地描述。在一些实施例中，应力源材料98可以包括对鳍56提供拉伸应力的材料，诸如氮化硅(SiN)、碳氮化硅(SiCN)等或它们的组合。在一些实施例中，应力源材料98可以包括对鳍56提供压缩应力的材料。在一些情况下，SiN可以以对鳍56提供压缩应力的方式形成。在一些实施例中，应力源材料98可以沉积为多孔材料，诸如多孔SiN材料。应力源材料98可以通过任何合适的方法形成，任何合适的方法诸如ALD、PE-ALD、CVD、HDP-CVD、PVD、它们的组合等。
在一些实施例中，应力源材料98包括使用ALD工艺生长的SiN，以对鳍56提供拉伸应力，从而作为在第一区域100A中形成N型FinFET的一部分。ALD工艺可以包括工艺气体，工艺气体包括例如二氯硅烷(SiH2Cl2)、氨(NH3)、其它前体气体或其它气体。其它气体也可以用作净化气体，包括N2、Ar、Xe或其它气体。在一些实施例中，ALD工艺可以具有介于约300℃和约350℃之间的工艺温度。在一些实施例中，使用二氯硅烷作为工艺气体的ALD循环的步骤可以具有介于约1和约4托之间的工艺压力以及介于约500sccm和约5000sccm的流速。在一些实施例中，使用NH3作为工艺气体的ALD循环的步骤可以具有介于约0.1和约0.5托之间的工艺压力以及介于约500sccm和约10000sccm之间的流速。在一些实施例中，ALD工艺期间的NH3的总流量小于ALD工艺期间使用的其它前体气体(例如，二氯硅烷)的总流量的10倍。在一些实施例中，二氯硅烷步骤和氨步骤之间的净化步骤可以包括以约500sccm和约20000sccm之间的速率流动净化气体，并且可以包括使净化气体流动约6秒或更短的时间。这些是示例性工艺条件，并且在其它实施例中可以使用其它工艺条件。在一些情况下，减小工艺温度，减小NH3流量或减小净化气体流动的持续时间可以增加随后的应力源材料98对鳍56产生的应力，下面将更详细地描述。
参考图15，对应力源材料98实施退火工艺84。退火工艺84可以包括例如高温退火工艺和/或UV固化工艺。退火工艺84使应力源材料98膨胀(对鳍56提供压缩应力)或收缩(对鳍56提供拉伸应力)。在一些情况下，应力源材料98的膨胀或收缩是由于退火工艺84破坏应力源材料98中的原子键引起的。在一些实施例中，退火工艺84包括在约800℃和约1000℃之间的温度下进行高温退火约0.5小时和约2小时之间的时间。可以使用快速热退火(RTA)室、炉或其它合适的系统实施高温退火。在一些实施例中，退火工艺包括在约500℃和约700℃之间的温度下进行UV固化工艺约2小时和约5小时之间的时间。在一些实施例中，UV源具有介于约50瓦特和约500瓦特之间的功率。在一些情况下，退火工艺84可以在气态气氛中实施，气态气氛诸如包括氮气、氩气、氢气等的气氛或它们的组合。在一些实施例中，诸如氮气(N2)的气体可以以约500sccm和约20000sccm之间的流速流入退火系统。这些是可以单独使用或组合用于退火工艺84的示例性退火工艺，并且具有其它参数的其它类型的退火也在本发明的范围内。
在一些实施例中，可以控制退火工艺84的参数以控制应力源材料98提供的应力的量。例如，将应力源材料98暴露于较高温度可以引起应力源材料98的更多膨胀或收缩，并且因此增加所提供的应力的量。又例如，在退火工艺84期间使用较高温度也可以使应力源材料98提供较大应力。因此，应力源材料98提供的应力可以通过控制应力源材料98的沉积参数(如先前描述的)来控制并且还可以通过控制退火工艺84的参数来控制。对于应力源材料98是SiN的一些示例性实施例，退火工艺84可以使得应力源材料98的体积收缩在0％和约10％之间，诸如约3％。在一些情况下，如上所述增加退火工艺84的温度或持续时间可能使SiN应力源材料98的收缩增加。以这种方式，可以通过应力源材料98赋予半导体鳍56介于0GPa和约4.0GPa之间的应力。例如，SiN应力源材料98可以对半导体鳍56的沟道区域57提供多达约4.0GPa的拉伸应力。此外，将如上描述的应力源材料98的形成和/或退火工艺84控制为允许控制提供给鳍56的沟道区域57的应力的量，并且因此允许控制鳍56的沟道区域57中的载流子的迁移率。通过将应力源材料98沉积在凹槽128内，在鳍56的侧壁上形成应力源材料98，并且因此可以向沟道区域57提供更直接的应力并且在沟道区域57的更大区域上方提供应力。在一些实施例中，应力源材料98还可以向沟道区域57之下的鳍56提供应力。通过使用如本文描述的邻近沟道区域57形成的应力源材料98，沟道区域57可以受到更多应力。例如，通过使用如本文描述的应力源材料98，可以向沟道区域57提供大于2.5GPa的应力。以这种方式，由于更大的应力，可以额外地改进沟道区域57内的载流子的迁移率。在一些情况下，相对高的应力(例如，大于约2.5GPa)可能使鳍56的部分中的鳍56的晶格畸变。在一些情况下，晶格畸变可以在鳍56内垂直延伸。在一些实施例中，由于应力引起的鳍56的晶格畸变的长度在凹槽的深度的约50％和约90％之间。
在一些实施例中，应力源材料98可以形成为具有多个层。多个层可以是不同的材料，或使用不同工艺条件形成的相同材料。应力源材料98的不同层可以向鳍56提供不同的应力，并且可以通过控制应力源材料98的不同层的性质来控制鳍56上的应力。在一些实施例中，可以通过这种方式控制鳍56上的不同位置处的应力。例如，对于SiN应力源材料98，可以在不同温度下形成多个层的SiN，并且因此每层的SiN可以向鳍56提供不同量的应力。在一些情况下，应力源材料98可以包括提供拉伸应力的一个或多个层和/或提供压缩应力的一个或多个层。在一些情况下，SiN层可以提供拉伸应力或压缩应力，这取决于用于在该层中形成SiN的工艺。可以在形成应力源材料98的单层之后或在形成应力源材料98的多个层之后实施退火工艺84。在一些实施例中，可以在晶圆或器件的不同区域上方形成应力源材料98的不同层。例如，应力源材料98的第一层可以形成在凹槽128中，但是应力源材料的第二层可以形成在仅一些凹槽128中的第一层上方。在一些实施例中，可以使用类似的工艺来在区域100A中形成N型FinFET并且在区域100B中形成P型FinFET。例如，在区域100A中，可以选择应力源材料98、应力源材料98的形成的参数和退火工艺84的参数，以对N型FinFET的鳍56提供拉伸应力。在区域100B中，可以选择应力源材料98、应力源材料98的形成的参数和退火工艺84的参数，以对P型FinFET的鳍56提供压缩应力，并且因此可以与区域100A中使用的不同。这些是示例性实例，并且其它材料、工艺或配置均在本发明的范围内。
转至图16A至图16D，示出了形成多层应力源材料98的示例性实施例。图16A至图16D示出了FinFET器件的截面图，该FinFET器件与图15和本文其它地方所示的FinFET器件类似。在图16A中，形成应力源材料的第一层98A。使用第一组工艺条件(例如，温度、材料、厚度、晶体取向等)形成第一层98A。在图16B中，实施第一退火工艺84A。第一退火工艺84A可以具有第一组退火条件(例如，温度、持续时间、技术等)。在第一退火工艺84A之后，第一层98A可以向鳍56提供应力。在一些实施例中，在形成之后，可以在第一退火工艺84A之前或之后从一些区域去除第一层98A的一些或全部。在图16C中，在第一层98A上方形成应力源材料的第二层98B。可以使用第二组沉积工艺条件(例如，温度、材料、厚度、晶体取向等)来形成第二层，该第二组沉积工艺条件可以与第一组沉积工艺条件不同或与第一组沉积工艺条件相同。例如，第二层可以是与第一层相同的材料，或可以是与第一层不同的材料。例如，第一层和第二层都可以是SiN，并且可以使用与第二层的SiN不同的沉积工艺条件来形成第一层的SiN。在图16D中，实施第二退火工艺84B。第二退火工艺84B可以具有与第一组退火条件相同或与第一组退火条件不同的第二组退火条件(例如，温度、持续时间、技术等)。在第二退火工艺84B之后，除了第一层98A之外，第二层98B也可以向鳍56提供应力。在一些实施例中，第二层98B可以提供与第一层98A类似的应力，或可以提供抵消或减轻来自第一层98A的应力的应力。在一些实施例中，第二层98B可以仅形成在第一层98A的某些区域上方。例如，第二层98B可以形成在一些器件上方，而不形成在其它器件上方。在一些实施例中，在形成之后，可以在第二退火工艺84B之前或之后从一些区域去除第二层98B的一些或全部。在其它实施例中，可以使用多于两层的应力源材料。这些是实例，并且其它实施例均在本发明的范围内。
转至图17A至图17C，在图15中所示的退火工艺84之后，去除部分应力源材料98。一些应力源材料98可以保留在凹槽128中，从而使得在随后的工艺期间向鳍56提供应力。以这种方式，在随后的工艺期间，可以衰减较少的鳍56的应力，并且可以改进鳍56的“应力记忆”。可以去除应力源材料98的部分，从而使得剩余的应力源材料98与鳍56的顶面大致齐平，如图17B所示。在一些实施例中，剩余的应力源材料98可以在鳍56的顶部之上延伸。在一些实施例中，可以去除应力源材料98，从而使得剩余的应力源材料98位于鳍56的顶部之下。在一些实施例中，与其它凹槽128相比，可以从一些凹槽128去除不同量的应力源材料98。例如，可以从需要较小应力的区域去除更多的应力源材料98。在一些情况下，可以从一些区域完全去除应力源材料98。可以使用CMP工艺、干蚀刻工艺、湿蚀刻工艺或其它技术去除应力源材料98。在一些实施例中，可以使用CMP工艺和湿蚀刻工艺的组合来去除应力源材料98。在一些实施例中，可以首先实施CMP工艺，并且随后实施蚀刻工艺。
进一步参考图18A至图18C，在伪栅极堆叠件70上方和应力源材料98上方沉积蚀刻停止层87和层间电介质(ILD)88。在实施例中，ILD 88是由可流动CVD形成的可流动膜。在一些实施例中，ILD 88由介电材料形成，介电材料诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，并且可以通过任何合适的方法沉积，任何合适的方法诸如CVD、PECVD、它们的组合等。在一些实施例中，蚀刻停止层87用作停止层，同时图案化ILD 88以形成用于随后形成接触件的开口。因此，用于蚀刻停止层87的材料可以选择为使得蚀刻停止层87的材料比ILD 88的材料具有更低的蚀刻速率。
参考图19A至图19C，在ILD 88上方形成掩模89，并且然后图案化掩模89。图案化掩模89以暴露ILD 88的将被蚀刻以暴露应力源材料98的区域，然后，将去除该应力源材料98。掩模89可以是硬掩模，并且可以包括例如氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合的一层或多层。在一些实施例中，掩模89由光刻胶材料或另一材料形成。可以使用可接受的光刻和蚀刻技术图案化掩模89。在该示例性实施例中，在形成ILD 88之后形成掩模89，并且立即蚀刻ILD 88。然而，在其它实施例中，在形成ILD 88之后并且在形成掩模89之前实施其它工艺步骤。例如，其它工艺步骤可以包括CMP工艺、伪栅极替换、栅极接触件形成等。
参考图20A至图20C，在ILD 88中形成开口，并且去除由开口暴露的应力源材料98的一些或全部。去除应力源材料98暴露与鳍56相邻的凹槽128。在一些情况下，即使在去除应力源材料98之后，由应力源材料98提供的一些应力仍将保留在鳍56内。在一些情况下，可以首先去除由掩模89暴露的ILD 88，停止在蚀刻停止层87上。可以使用合适的蚀刻工艺(诸如各向异性干蚀刻工艺)来去除ILD 88。然后可以使用诸如干蚀刻工艺、湿蚀刻工艺或它们的组合的一个或多个合适的蚀刻工艺来去除应力源材料98。在一些情况下，在相同的蚀刻工艺中去除蚀刻停止层87和应力源材料98。通过从凹槽128去除全部的应力源材料98，然后可以在凹槽128内生长外延源极/漏极区域82，下面将更详细地描述。
在一些实施例中，留下应力源材料98的部分保留在开口128内，并且在一个或多个随后的步骤中去除应力源材料98的剩余部分。在一些实施例中，可以从一些开口128完全去除应力源材料98，并且可以保留其它开口128中的一些或全部的应力源材料98。在一些情况下，留下待去除的剩余应力源材料98可以减少提供给与剩余应力源材料98相邻的鳍56的应力记忆的衰减。在一些情况下，可以保留一些应力源材料98以减小赋予相邻的鳍56的应力。例如，通过仅去除应力源材料98的部分，相邻的鳍56上的应力可以从约1.0GPa减小至约0.5GPa。这是实例，并且在其它情况下可能存在其它量的应力。
图21A至图21C示出了在第一区域100A的凹槽128中形成外延源极/漏极区域82。在一些实施例中，使用金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延、它们的组合等在凹槽128中外延生长外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，诸如适合于N型FinFET的任何材料。例如，如果鳍56是硅，则外延源极/漏极区域82可以包括硅、SiC、SiCP、SiP、它们的组合等。外延源极/漏极区域82可以具有从鳍56的相应表面凸起的表面，并且可以具有小平面。在一些实施例中，外延源极/漏极区域82可以延伸经过鳍56并且延伸至半导体带52。在一些实施例中，外延源极/漏极区域82可以在鳍56的顶面之上延伸。在一些情况下，应力源材料98的部分可能未被完全去除，并且可能在形成外延源极/漏极区域82之后保留在一个或多个凹槽中。
外延源极/漏极区域82也形成在第二区域100B(未示出)的凹槽128中。在一些实施例中，使用与第一区域100A中的外延源极/漏极区域82类似的方法在第二区域100B中形成外延源极/漏极区域82。可以使用MOCVD、MBE、LPE、VPE、SEG、它们的组合等在凹槽中外延生长第二区域100B中的外延源极/漏极区域82。第二区域100B中的外延源极/漏极区域82可以包括任何可接受的材料，诸如适合于P型FinFET的任何材料。例如，如果鳍56是硅，则外延源极/漏极区域82可以包括SiGe、SiGeB、Ge、GeSn、它们的组合等。
参考图22A至图22C，形成至外延源极/漏极区域82的接触件104。在该示例性实施例中，在形成外延源极/漏极区域82之后立即形成接触件104。然而，在其它实施例中，在形成外延源极/漏极区域82之后并且在形成接触件104之前实施其它工艺步骤。例如，在一些实施例中，在形成接触件104之前，在外延源极/漏极区域82上方形成接触蚀刻停止层(CESL)。在其它实施例中，在接触件104的形成之前使外延源极/漏极区域82凹进。在一些实施例中，额外的工艺步骤可以包括CMP工艺、伪栅极替换、栅极接触件形成等。
在一些实施例中，在ILD 88的开口中和外延源极/漏极区域82上方形成诸如扩散阻挡层、粘合层等的衬垫以及导电材料，从而形成接触件104。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP工艺的平坦化工艺，以从ILD88的顶面去除过量的材料。剩余的衬垫和导电材料在开口中形成接触件104。在一些实施例中，在衬垫的沉积之前，可以在外延源极/漏极区域82和接触件104之间的界面处形成硅化物(未示出)。接触件104物理和电连接至外延源极/漏极区域82。
参考图23A至图23C，可以实施诸如CMP的平坦化工艺，以使ILD 88的顶面和接触件104的顶面与伪栅极堆叠件70的顶面齐平。在平坦化工艺之后，伪栅极堆叠件70的顶面通过ILD 88暴露。在一些实施例中，CMP还可以去除伪栅极堆叠件70上的掩模72或其部分。
图24A至图25C描述了根据实施例的伪栅极堆叠件70的去除和替换栅极93的形成。在其它实施例中，可以在形成外延源极/漏极区域82和/或接触件104之前实施伪栅极堆叠件70的去除和替换栅极93的形成。参考图24A至图24C，在一个或多个蚀刻步骤中去除掩模72的剩余部分和伪栅极堆叠件70，从而形成凹槽90。凹槽90的每个均暴露相应鳍56的沟道区域57。每个沟道区域57均设置在第一区域100A中的相邻成对的外延源极/漏极区域82之间或第二区域100B(未示出)中的相邻成对的外延源极/漏极区域82之间。在去除期间，当蚀刻伪栅极堆叠件70时，伪介电层58可以用作蚀刻停止层。然后可以在伪栅极堆叠件70的去除之后去除伪介电层58。
参考图25A至图25C，在第一区域100A和第二区域100B中形成用于替换栅极93的栅极介电层92和栅极填充物94。栅极介电层92共形地沉积在凹槽90中，诸如分别在鳍56的顶面和侧壁上、栅极间隔件122和鳍间隔件130的侧壁上，以及ILD 88的顶面上。在一些实施例中，栅极介电层92包括氧化硅、氮化硅或它们的多层。在其它实施例中，栅极介电层92包括高k介电材料，并且在这些实施例中，栅极介电层92可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐或它们的组合。栅极介电层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD、它们的组合等。
接下来，将栅极填充物94沉积在栅极介电层92上方。栅极填充物94可以填充凹槽90的剩余部分。栅极填充物94可以由诸如TiN、TaN、TaC、Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、它们的组合或它们的多层的含金属材料制成。例如，虽然示出了栅极填充物94的单一材料，但是也可以在凹槽90中沉积任何数量的功函层。在栅极填充物94的形成之后，可以实施诸如CMP的平坦化工艺，以去除栅极介电层92和栅极填充物94的过量部分，该过量部分可以位于ILD88的顶面上方。因此，产生的栅极介电层92和栅极填充物94的材料的剩余部分形成产生的FinFET的替换栅极93。
在一些实施例中，第一区域100A和第二区域100B的栅极介电层92的形成可以同时发生，从而使得相应的栅极介电层92由相同的材料制成，并且栅极填充物94的形成可以同时发生，从而使得第一区域100A和第二区域100B中的相应栅极填充物94由相同的材料制成。然而，在其它实施例中，第一区域100A和第二区域100B中的相应的栅极介电层92可以通过不同的工艺形成，从而使得第一区域100A和第二区域100B中的相应的栅极介电层92可以由不同的材料制成。第一区域100A和第二区域100B中的相应栅极填充物94可以通过不同的工艺形成，从而使得第一区域100A和第二区域100B中的相应栅极填充物94可以由不同的材料制成。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
参考图26A至图26C，在ILD 88上方沉积ILD 102。穿过ILD 102和ILD 88形成接触件108，以连接至接触件104和外延源极/漏极区域82。接触件110也形成为穿过ILD 102，以连接至替换栅极93。在实施例中，ILD102使用与上面参考图18A至图18C描述的ILD 88类似的材料和方法形成，并且为了简洁起见，此处不再重复描述。在一些实施例中，ILD 102和ILD88由相同的材料形成。在其它实施例中，ILD 102和ILD 88由不同的材料形成。
穿过ILD 102形成用于接触件108和接触件110的开口。这些开口可以全部在同一工艺中或在单独的工艺中同时形成。可以使用可接受的光刻和蚀刻技术形成开口。然后在开口中形成导电材料。在一些实施例中，在导电材料之前形成衬垫。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD 102的顶面去除过量的材料。接触件108电连接至外延源极/漏极区域82，并且接触件110物理和电连接至替换栅极93。虽然接触件108在图26B中示出为与接触件110处于相同的截面，但是该示出是出于说明的目的，并且在一些实施例中，接触件108设置在与接触件110不同的截面中。
图27是根据一些实施例的示出形成FinFET器件的方法2000的流程图。方法2000从步骤2001开始，其中，如上参考图2和图3描述的，图案化衬底(诸如图2中示出的衬底50)以形成带(诸如图3中示出的半导体带52)。在步骤2003中，如上面参考图4和图5描述的，在相邻的带之间形成隔离区域(诸如图5中示出的隔离区域54)。在步骤2005中，如上面参考图6A至图6B和图7A至图7C描述的，在带上方形成伪栅极堆叠件(诸如图7A至图7B中示出的伪栅极堆叠件70)。在步骤2007中，如上面参考图12A至图12C描述的，对带实施蚀刻工艺以在带中形成凹槽(诸如图12B中示出的凹槽128)。在步骤2009中，如上面参考图14A至图14C描述的，在凹槽中形成应力源材料(诸如图14A至图14C中示出的应力源材料98)。在步骤2011中，如上面参考图18A至图18C描述的，在应力源材料上方形成介电材料(诸如图18A至图18C中示出的ILD 88)。在步骤2013中，如上面参考图20A至图20C描述的，对介电材料实施蚀刻工艺以在介电材料中形成开口(诸如图20B至图20C中示出的ILD 88中的开口)。在步骤2015中，如上面参考图20A至图20C描述的，从凹槽(诸如图20B至图20C中示出的凹槽128)去除应力源材料。在一些实施例中，在多个单独的步骤中实施步骤2015，并且可以在多个单独的步骤的每个之间实施其它步骤。在步骤2017中，如上面参考图21A至图21C描述的，在开口中外延生长源极/漏极区域(诸如图21B至图21C中示出的外延源极/漏极区域82)。在步骤2019中，如上面参考图22A至图22C描述的，在外延源极/漏极区域上方形成接触件(诸如图22B至图22C中示出的接触件104)。在步骤2021中，如上面参考图24A至图25C描述的，在带上方形成替换栅极堆叠件(诸如图25A至图25B中示出的替换栅极93)。在一些实施例中，可以在步骤2013至2019中的每个步骤之间实施其它步骤。例如，步骤2013至2019可以在步骤2021之后实施。该方法2000是示例性实施例，并且除了所描述的那些之外的其它工艺步骤或不同的工艺步骤也在本发明的范围内。
本文讨论的各个实施例允许用于改进FinFET性能。本文的技术允许由于应力而改进FinFET器件中的迁移率。例如，通过在鳍的侧壁上形成应力源材料，可以向鳍提供更多的应力，这可以进一步增加鳍中的迁移率。在一些情况下，提供给鳍的应力的量可以大于2.5GPa。另外，应力材料可以在被去除之前在若干随后的工艺步骤中保留在鳍上，这可以增强应力记忆效应并且减少应力源材料的去除之后的应力衰减量。本文描述的技术允许向鳍提供不同类型的应力。另外，可以通过控制应力源材料的形成特性，控制应力源材料的退火，控制通过一个或多个去除步骤去除多少应力源材料，或通过使用多层应力源材料来控制鳍上的应力量和应力分布。本文描述的技术允许工艺灵活性，因为应力源材料的去除以及随后的外延源极/漏极区域和接触件的形成可以根据应用在不同的工艺步骤中实施。例如，在应力源材料的形成之后，可以在任何随后的工艺步骤之后去除应力源材料。可以通过例如在不同区域中形成具有不同特性的应力源材料或在不同区域中去除不同量的应力源材料来向不同组的鳍提供不同量的应力。
在实施例中，方法包括在衬底上方形成鳍，在鳍上方形成伪栅极结构，去除鳍的与伪栅极结构相邻的部分以形成第一凹槽，在第一凹槽中沉积应力源材料，从第一凹槽去除应力源材料的至少部分，并且在去除应力源材料的至少部分之后，在第一凹槽中外延生长源极/漏极区域。在实施例中，该方法还包括对应力源材料实施退火工艺。在实施例中，在第一凹槽中沉积应力源材料包括在第一凹槽中沉积第一应力源材料，在沉积第一应力源材料之后，实施第一退火工艺，在第一应力源材料上方沉积第二应力源材料，以及在沉积第二应力源材料之后，实施第二退火工艺。在实施例中，从第一凹槽去除应力源材料的至少部分包括使用第一蚀刻工艺去除应力源材料的第一部分并且使用第二蚀刻工艺去除应力源材料的第二部分。在实施例中，该方法还包括在应力源材料上方形成介电层并且在介电层中形成开口，其中，源极/漏极区域通过介电层中的开口外延生长。在实施例中，该方法还包括通过介电层中的开口形成至源极/漏极区域的接触件。在实施例中，应力源材料对鳍提供介于约2.5GPa和约4.0GPa之间的拉伸应力的量。在实施例中，该方法还包括在沉积应力源材料之前在第一凹槽中形成缓冲层。
在实施例中，方法包括图案化衬底以形成带，该带包括第一半导体材料，沿着该带的侧壁形成隔离区域，该带的上部在隔离区域的顶面之上延伸，沿着该带的上部的侧壁并且沿着该带的上部的第一顶面形成伪栅极结构，对该带实施第一蚀刻工艺，其中，第一蚀刻工艺在与伪栅极结构相邻的带中形成第一凹槽，在第一凹槽内形成第一介电材料，对第一介电材料实施退火工艺，第一介电材料在退火工艺后向第一凹槽的侧壁提供应力，从第一凹槽去除第一介电材料，并且在第一凹槽中外延生长源极/漏极区域。在实施例中，第一介电材料提供拉伸应力。在实施例中，该方法还包括在第一介电材料上方和伪栅极结构上方形成第二介电材料。在实施例中，第一介电材料包括SiN。在实施例中，第一介电材料在约300℃和约350℃之间的工艺温度下形成。在实施例中，退火工艺包括介于约800℃和约1000℃之间的工艺温度。在实施例中，该方法还包括在第一凹槽内形成氧化物层，其中，第一介电材料形成在氧化物层上方。在实施例中，在第一凹槽中外延生长源极/漏极区域之后，第一介电材料的部分保留在第一凹槽中。
在实施例中，半导体器件包括位于衬底上方的第一半导体鳍，第一半导体鳍包括沟道区域和与沟道区域相邻的凹槽，位于第一半导体鳍的沟道区域上面的栅极堆叠件，其中，第一半导体鳍的沟道区域具有介于约2.5GPa和约4.0GPa之间的应力，以及设置在凹槽内的外延区域。在实施例中，第一半导体鳍的位于沟道区域之下的区域具有介于约2.5GPa和约4.0GPa之间的应力。在实施例中，应力是拉伸应力。实施例中，第一半导体鳍具有晶格畸变，该晶格畸变延伸的垂直距离介于凹槽的垂直深度的约50％和约90％之间。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在衬底上方形成鳍；
在所述鳍上方形成伪栅极结构；
去除所述鳍的与所述伪栅极结构相邻的部分以形成第一凹槽；
在所述第一凹槽中沉积应力源材料；
从所述第一凹槽去除所述应力源材料的至少部分；以及
在去除所述应力源材料的至少部分之后，在所述第一凹槽中外延生长源极/漏极区域。
2.根据权利要求1所述的方法，还包括，对所述应力源材料实施退火工艺。
3.根据权利要求1所述的方法，其中，在所述第一凹槽中沉积所述应力源材料包括：
在所述第一凹槽中沉积第一应力源材料；
在沉积所述第一应力源材料之后，实施第一退火工艺；
在所述第一应力源材料上方沉积第二应力源材料；以及
在沉积所述第二应力源材料之后，实施第二退火工艺。
4.根据权利要求1所述的方法，其中，从所述第一凹槽去除所述应力源材料的至少部分包括：
使用第一蚀刻工艺去除所述应力源材料的第一部分；以及
使用第二蚀刻工艺去除所述应力源材料的第二部分。
5.根据权利要求1所述的方法，还包括：
在所述应力源材料上方形成介电层；以及
在所述介电层中形成开口，其中，所述源极/漏极区域通过所述介电层中的所述开口外延生长。
6.根据权利要求5所述的方法，还包括，通过所述介电层中的所述开口形成至所述源极/漏极区域的接触件。
7.根据权利要求6所述的方法，还包括，在形成所述接触件之后，去除所述伪栅极结构并且在所述鳍上方形成替换栅极结构。
8.根据权利要求1所述的方法，其中，所述应力源材料对所述鳍提供介于2.5GPa和4.0GPa之间的拉伸应力的量。
9.一种形成半导体器件的方法，包括：
图案化衬底以形成带，所述带包括第一半导体材料；
沿着所述带的侧壁形成隔离区域，所述带的上部在所述隔离区域的顶面之上延伸；
沿着所述带的上部的侧壁并且沿着所述带的上部的第一顶面形成伪栅极结构；
对所述带实施第一蚀刻工艺，以在与所述伪栅极结构相邻的所述带中形成第一凹槽；
在所述第一凹槽内形成第一介电材料；
对所述第一介电材料实施退火工艺，所述第一介电材料在所述退火工艺之后向所述第一凹槽的侧壁提供应力；
从所述第一凹槽去除所述第一介电材料；以及
在所述第一凹槽中外延生长源极/漏极区域。
10.一种半导体器件，包括：
第一半导体鳍，位于衬底上方，所述第一半导体鳍包括沟道区域和与所述沟道区域相邻的凹槽；
栅极堆叠件，位于所述第一半导体鳍的沟道区域上面，其中，所述第一半导体鳍的沟道区域具有介于2.5GPa和4.0GPa之间的应力；以及
外延区域，设置在所述凹槽内。
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