KR20180060941A - 핀펫 디바이스 및 형성 방법 - Google Patents

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Abstract

핀펫(finFET) 디바이스 및 핀펫 디바이스를 형성하는 방법이 제공된다. 상기 방법은 반도체 기판으로부터 위쪽으로 연장되는 핀의 측벽들 위에 그리고 상기 측벽들을 따라 더미 게이트를 성막하는 단계; 상기 더미 게이트의 측벽을 따라 제1 게이트 스페이서를 형성하는 단계; 탄소-도핑된 게이트 스페이서를 형성하기 위하여, 상기 제1 게이트 스페이서를 탄소로 플라즈마-도핑하는 단계를 포함한다. 상기 방법은 또한, 상기 핀의 채널 영역에 인접하게 소스/드레인 영역을 형성하는 단계; 및 제1 탄소-도핑된 영역을 제공하기 위하여, 상기 탄소-도핑된 게이트 스페이서로부터 상기 핀의 제1 영역 내로 탄소를 확산시키는 단계를 포함한다. 상기 제1 탄소-도핑된 영역은 상기 소스/드레인 영역의 적어도 일부분과 상기 핀의 채널 영역 사이에 배치된다.

Description

핀펫 디바이스 및 형성 방법{FINFET DEVICE AND METHODS OF FORMING}
우선권 주장
본 출원은 2016년 11월 29일자로 출원된 미국 가출원 번호 제62/427,589호의 이익을 주장하며, 상기 출원은 본 명세서에 참조로서 포함된다.
반도체 디바이스는 예를 들어 퍼스널 컴퓨터, 셀 폰, 디지털 카메라 및 다른 전자 기기와 같은 다양한 전자 응용에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 상에 절연 또는 유전체 층, 도전 층 및 반도체 층을 순차적으로 성막하고 리소그래피를 사용하여 다양한 물질 층을 패터닝하여 회로 컴포넌트 및 소자를 형성함으로써 제조된다.
반도체 산업은 최소 피쳐 크기의 연속 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 지속적으로 향상시키며, 이는 더 많은 컴포넌트가 주어진 영역에 통합될 수 있게 한다. 그러나 최소 피쳐 크기가 줄어들수록 해결해야 할 추가 문제가 발생한다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피쳐가 일정한 비율로 그려지지 않는다는 것을 유의해야 한다. 실제로 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1은 일부 실시 예에 따른 핀 전계 효과 트랜지스터[fin Field Effect Transistor; "finFET"(핀펫)] 디바이스의 사시도.
도 2 내지 도 5는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 6a 및 도 6b는 일부 실시 예에 따른 핀펫 디바이스의 제조에서 중간 스테이지의 단면도.
도 7a, 도 7b 및 도 cC는 일부 실시 예에 따른 핀펫 디바이스의 제조에서 중간 스테이지의 단면도.
도 8a, 도 8b 및 도 8c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 9a, 도 9b 및 도 9c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 10a, 도 10b 및 도 10c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 10d는 일부 실시 예에 따른 공정 챔버 내의 핀펫 디바이스의 단면도.
도 11a, 11b 및 11c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 12a, 도 12b 및 도 12c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 13a, 도 13b 및 도 13c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 14a, 도 14b 및 도 14c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 15a, 도 15b 및 도 15c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 16a, 도 16b 및 도 16c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 17은 일부 실시 예에 따른 핀펫 디바이스의 제조에서 중간 스테이지의 단면도.
도 18a, 도 18b 및 도 18c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 19a, 도 19b 및 도 19c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 20a, 도 20b 및 도 20c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 21a, 도 21b 및 도 21c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 22는 일부 실시 예에 따른 핀펫 디바이스의 제조에서 중간 스테이지의 단면도.
도 23a, 도 23b 및 도 23c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 24a, 도 24b 및 도 24c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 25a, 도 25b 및 도 25c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서 중간 스테이지의 단면도.
도 26a, 도 26b 및 도 26c는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 27a 및 도 27b는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
도 28 및 도 29는 일부 실시 예에 따른 핀펫 디바이스의 제조에서의 중간 스테이지의 단면도.
다음의 개시는 본 발명의 상이한 피쳐들을 구현하기 위한 많은 상이한 실시 예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배치의 특정 예가 아래에 설명된다. 이들은 물론 단지 예시이며 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피쳐 위(over 또는 on)의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시 예를 포함할 수 있으며, 또한 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐 및 제2 피쳐 사이에 추가적 피쳐가 형성될 수 있는 실시 예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단하고 명확하게 하기 위한 것이지, 논의된 다양한 실시 예 및/또는 구성 사이의 관계를 그 자체로 지시하지는 않는다.
또한, "아래에(beneath)", "아래에(below)", "하부에(lower)", "위에(above)" "상부에(upper)" 등과 같은 공간적으로 상대적인 용어(spatially relative term)가 본 명세서에서 도면에 도시된 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)와의 관계를 기술하기 위해 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 부가하여 사용 또는 작동시 디바이스의 상이한 방향을 포함하도록 의도된다. 기기(apparatus)는 달리 지향될 수도 있고(90도 회전되거나 다른 방향으로 회전될 수도 있음), 이에 따라 본 명세서에서 사용되는 공간적으로 상대적인 기술어(descriptor)는 유사하게 해석될 수 있다.
도 1은 3차원 뷰에서 핀 전계 효과 트랜지스터[fin Field-Effect Ttransistor; finFET(핀펫)](30)의 예를 도시한다. 핀펫(30)은 기판(32)상의 핀(fin)(36)을 포함한다. 기판(32)은 격리 영역들(34)을 포함하고, 핀(36)은 이웃하는 격리 영역들(34) 사이로부터 위로(above) 돌출한다. 게이트 유전체(38)는 핀(36)의 상부 표면 위에(over) 측벽을 따라 존재하고, 게이트 전극(40)은 게이트 유전체(38) 위에(over) 있다. 소스/드레인 영역(42 및 44)은 게이트 유전체(38) 및 게이트 전극(40)에 대해 핀(36)의 맞은 편(opposite sides)에 배치된다. 도 1은 또한 추후의 도면에서 사용되는 기준 단면을 도시한다. 단면 A-A는 핀펫(30)의 채널, 게이트 유전체(38) 및 게이트 전극(40)을 가로지른다. 단면 C-C는 단면 A-A에 평행한 평면에 있고 채널 외부의 핀(36)을 가로지른다. 단면 B-B는 단면 A-A에 수직이고, 핀(36)의 종축(longitudinal axis)을 따르며, 예를 들어 소스/드레인 영역(42, 44) 사이의 전류 흐름의 방향이다. 후속하는 도면들은 명료함을 위해 이들 기준 단면을 참조한다.
여기에서 논의된 일부 실시 예들은 게이트-라스트(gate-last) 공정을 사용하여 형성되는 핀펫의 문맥에서 설명된다. 다른 실시 예들에서, 게이트-퍼스트(gate-first) 공정이 사용될 수 있다. 또한, 일부 실시 예는 평면 FET와 같은 평면 디바이스에 사용되는 양태를 고려한다.
핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토 리소그래피 및 자가 정렬(self-aligned) 공정을 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시 예에서, 희생 층(sacrificial layer)이 기판 위(over)에 형성되고 포토리소그래피 공정를 사용하여 패터닝된다. 스페이서는 자가 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 그런 다음 희생 층이 제거되고 나머지 스페이서 또는 맨드렐(mandrel)이 핀을 패터닝하는 데 사용될 수 있다.
도 2 내지 도 29는 예시적인 실시 예에 따른 핀펫 제조의 중간 스테이지의 단면도이다. 도 2 내지 도 5, 도 28 및 도 29는 다수의 핀펫을 제외하고는 도 1에 도시된 기준 단면 A-A를 도시한다. 도 6 내지 도 27b에서, "a" 표시로 끝나는 도면은 유사한 단면 A-A를 따라 도시되고; "b" 표시로 끝나는 도면은 유사한 단면 B-B를 따라 도시되며; "c" 표시로 끝나는 도면은 유사한 단면 C-C를 따라 도시된다. 도 17 및 도 22는 도 1에 도시된 기준 단면 C-C를 도시한다.
도 2는 기판(50)을 도시한다. 기판(50)은 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판 일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 위에(on) 형성된 반도체 물질의 층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(buried oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 위에(on) 제공된다. 다층 기판 또는 그래디언트(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시 예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 아세나이드 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 제1 영역(100A)과 제2 영역(100B)을 갖는다. 제1 영역(100A)은 n-형 핀펫과 같은 NMOS 트랜지스터와 같은 n-형 디바이스를 형성하기 위한 것일 수 있다. 제2 영역(100B)은 p-형 핀펫과 같은 PMOS 트랜지스터와 같은 p-형 디바이스를 형성하기 위한 것일 수 있다. 제1 영역(100A)과 제2 영역(100B) 사이의 디바이더(divider)(15)는 제1 영역(100A)과 제2 영역(100B) 사이의 물리적 분리를 나타낸다. 제1 영역(100A)의 컴포넌트는 제2 영역(100B)의 컴포넌트와 물리적으로 분리될 수 있지만, 설명의 목적으로 후속하는 도면에서 나란히 도시된다.
도 2는 기판(50) 위에(over) 마스크(53)를 형성하는 것을 도시한다. 일부 실시 예에서, 마스크(53)는 후속 에칭 단계에서 기판(50)을 패터닝하는 데 사용될 수 있다(도 3 참조). 도 2에 도시된 바와 같이, 마스크(53)는 제1 마스크 층(53A) 및 제2 마스크 층(53B)을 포함할 수 있다. 마스크 층(53A)은 실리콘 질화물 등과 같은 하드(hard) 마스크 층일 수 있으며, 증착, 원자 층 증착(atomic layer deposition, ALD) 또는 물리적 증착(physical vapor deposition, PVD)과 같은 임의의 적절한 공정를 사용하여 형성될 수 있다. 마스크 층(53A)은 후속 에칭 단계(도 3 참조)에서 마스크 층(53A) 아래의 기판(50)의 에칭을 방지하거나 최소화하는데 사용될 수 있다. 마스크 층(53B)은 포토레지스트를 포함할 수 있으며, 일부 실시 예에서는 상기 논의된 후속 에칭 단계에서 사용하기 위해 마스크 층(53A)을 패터닝하는데 사용될 수 있다. 마스크 층(53B)은 스핀-온(spin-on) 기술을 사용함으로써 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일부 실시 예에서, 3개 이상의 마스크(53)가 사용될 수 있다.
도 3은 기판(50)에 반도체 스트립들(semiconductor strips)(52)을 형성하는 것을 도시한다. 먼저, 마스크 층(53A, 53B)이 패터닝될 수 있으며, 여기서 마스크 층(53A, 53B)의 개구는 트렌치가 형성될 기판(50)의 영역을 노출시킨다. 다음으로, 에칭 공정이 수행되고, 에칭 공정은 마스크(53)의 개구들을 통해 기판(50)에 트렌치들을 생성한다. 패터닝된 마스크(53) 아래의 기판(50)의 나머지 섹션들은 다수의 반도체 스트립들(52)을 형성한다. 에칭은 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등, 또는 이들의 조합과 같은 임의의 수용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
도 4에서 절연 물질은 이웃하는 반도체 스트립들(52) 사이에 형성되어 격리 영역들(isolation regions)(54)을 형성한다. 절연 물질은 실리콘 산화물, 질화물 등 또는 이들의 조합과 같은 산화물일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition, HDP-CVD), 유동성 CVD(flowable CVD, FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD-기반 물질 증착 및 이를 산화물과 같은 다른 물질로 변환하는 후 경화(post curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다.
또한, 일부 실시 예에서, 격리 영역들(54)은 트렌치들(55)을 고립 영역들(54)의 절연 물질로 채우기 전에 트렌치들(55)(도 3 참조)의 측벽 및 저면 위에(on) 형성된 컨포멀 라이너(conformal liner)(도시되지 않음)를 포함할 수 있다. 일부 실시 예에서, 라이너는 반도체(예를 들어, 실리콘) 질화물, 반도체(예를 들어, 실리콘) 산화물, 열 반도체(예를 들어, 실리콘) 산화물, 반도체(예를 들어, 실리콘) 산질화물, 폴리머 유전체, 이들의 조합 등을 포함할 수 있다. 라이너의 형성은 ALD, CVD, 고밀도 플라즈마(high density plasma, HDP) CVD, PVD 등과 같은 임의의 적합한 방법을 포함할 수 있다. 그러한 실시 예에서, 라이너는 격리 영역들(54)의 후속 어닐링 동안 반도체 스트립들(52)(예를 들어, Si 및/또는 Ge)으로부터 주변 격리 영역들(54)로 반도체 물질의 확산을 방지(또는 적어도 감소)할 수 있다. 예를 들어, 격리 영역들(54)이 성막된 후에, 격리 영역들(54)의 절연 물질에 어닐링 공정이 수행될 수 있다.
또한 도 4에서, 화학적 기계적 연마(chemical mechanical polish, CMP)와 같은 평탄화 공정은 임의의 과량의 절연 물질을 제거하고 동일 평면 상에 있는 반도체 스트립들(52)의 상부 표면 및 격리 영역들(54)의 상부 표면을 형성할 수 있다. 일부 실시 예들에서, CMP는 또한 마스크(53)를 제거할 수 있다. 다른 실시 예들에서, 마스크(53)는 CMP와는 별도의 습식 세정 공정을 사용하여 제거될 수 있다.
도 5는 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역들(54)을 형성하기 위한 격리 영역들(54)의 리세스를 도시한다. 격리 영역들(54)은 제1 영역(100A) 및 제2 영역(100B)의 핀들(56)이 이웃 격리 영역들(54) 사이로부터 돌출하도록 리세스된다. 또한, 격리 영역들(54)의 상부 표면은 도시된 바와 같은 평탄한 표면, 볼록한 표면, (디싱(dishing)과 같은) 오목한 표면 또는 이들의 조합을 가질 수 있다. 격리 영역들(54)의 상부 표면은 적절한 에칭에 의해 평평하고, 볼록하고 및/또는 오목하게 형성될 수 있다. 격리 영역들(54)은 격리 영역들(54)의 물질에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 희석 불화수소산(dilute hydrofluoric acid, dHF acid)을 사용하는 화학적 산화물 제거가 사용될 수 있다.
당업자는 도 2 내지 도 5와 관련하여 설명된 공정이 핀들(56)이 어떻게 형성될 수 있는지의 한 예일 뿐임을 쉽게 이해할 것이다. 다른 실시 예에서, 유전체 층은 기판(50)의 상부 표면 위에(over) 형성될 수 있고; 트렌치들은 유전체 층을 통해 에칭될 수 있고; 호모 에피택셜(homoepitaxial) 구조는 트렌치들에서 에피택셜 성장될 수 있으며; 호모 에피택셜 구조가 유전체 층으로부터 돌출하여 핀들을 형성하도록 유전체 층이 리세스될 수 있다. 또 다른 실시 예에서, 헤테로 에피텍셜(heteroepitaxial) 구조가 핀들을 위해 사용될 수 있다. 예를 들어, 도 4의 반도체 스트립들(52)은 리세스될 수 있고, 반도체 스트립들(52)과 상이한 물질이 그들의 위치에서 에피택셜 성장될 수 있다. 또 다른 실시 예에서, 유전체 층은 기판(50)의 상부 표면 위에(over) 형성될 수 있고; 트렌치들은 유전체 층을 통해 에칭될 수 있고; 헤테로 에피택셜 구조는 기판(50)과 상이한 물질을 사용하여 트렌치들에서 에피택셜 성장될 수 있으며; 헤테로 에피택셜 구조가 유전체 층으로부터 돌출하여 핀들(56)을 형성하도록 유전체 층이 리세스될 수 있다. 호모 에피텍셜 또는 헤테로 에피텍셜 구조가 에피택셜 성장되는 몇몇 실시 예에서, 성장된 물질은 성장 중에 인 시츄(in situ) 도핑될 수 있으며, 이는 이전 및 이후의 주입(implantation)을 피할 수 있지만, 인 시츄 및 주입 도핑은 함께 사용될 수 있다. 또한, PMOS 영역 내의 물질과 상이한 NMOS 영역 내의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시 예에서, 핀들(56)은 실리콘 게르마늄(SixGe1-x, x는 대략 0과 1 사이 일 수 있다), 실리콘 카바이드, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체, 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하나 이에 한정되지는 않는다.
도 6a 및 도 6b에서, 더미 유전체 층(dummy dielectric layer)(58)은 핀들(56) 위에(on) 형성된다. 더미 유전체 층(58)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있고, 수용 가능한 기술에 따라 (예를 들어, CVD, PVD 등을 사용하여) 성막되거나 (예를 들어, 열 산화법 등을 사용하여) 열적으로 성장될 수 있다. 더미 게이트 층(dummy gate layer)(60)은 더미 유전체 층(58) 위에(over) 형성되고, 마스크 층(62)은 더미 게이트 층(60) 위에(over) 형성된다. 더미 게이트 층(60)은 더미 유전체 층(58) 위에(over) 성막될 수 있고, 그 후 CMP에 의해 평탄화된다. 마스크 층(62)은 더미 게이트 층(60) 위에(over) 성막될 수 있다. 더미 게이트 층(60)은 예를 들어 폴리실리콘으로 이루어질 수 있지만, 격리 영역들(54)의 에칭으로부터 높은 에칭 선택도(etch selectivity)를 갖는 다른 물질도 사용될 수 있다. 마스크 층(62)은, 예를 들면 실리콘 질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(60) 및 단일 마스크 층(62)은 제1 영역(100A)과 제2 영역(100B)을 가로질러 형성된다. 다른 실시 예에서, 별도의 더미 게이트 층들이 제1 영역(100A)과 제2 영역(100C)에 형성되고, 별도의 마스크 층들이 제1 영역(100A)과 제2 영역(100B)에 형성될 수 있다.
도 7a, 도 7b 및 도 7c에서, 수용 가능한 포토리소그래피 및 에칭 기술을 사용하여 마스크 층(62)이 패터닝되어 제1 영역(100A)에 마스크(72)를 형성하고 제2 영역(100B)에 마스크(78)를 형성할 수 있다. 그 후 마스크(72, 78)의 패턴은 수용 가능한 에칭 기술에 의해 더미 게이트 층(60)으로 전사(transfer)되어, 제1 영역(100A)에 더미 게이트들(70)을 형성하고 제2 영역(100B)에 더미 게이트들(76)을 형성할 수 있다. 선택적으로, 마스크(72, 78)의 패턴이 유사하게 더미 유전체 층(58)으로 전사될 수 있다. 더미 게이트들(70, 76)의 패턴은 핀들(56)의 소스/드레인 영역을 노출시키면서 핀들(56)의 각각의 채널 영역을 덮는다. 더미 게이트들(70 및 76)은 또한 각각의 에피택셜 핀들의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한, 명백하게 도시되지는 않았지만, 도 1 및 도 7a의 단면 A-A에서 더미 게이트 층(60) 및 선택적으로 더미 유전체 층(58)을 패터닝하기 위해 마스크(72, 78)가 사용될 수 있다. 구체적으로, 더미 게이트 층(60)은 각 영역(100A, 100B) 내의 인접한 핀펫 디바이스들의 더미 게이트들을 물리적으로 분리하도록 패터닝될 수 있다. 예를 들어, 더미 게이트들(70, 76)은 인접한 핀펫 디바이스들의 더미 게이트들(명시적으로 도시되지 않음)뿐만 아니라 서로 물리적으로 분리될 수 있다. 다른 실시 예에서, 상이한 단면(예를 들어, 도 1, 도 7a 및 도 7b의 단면 A-A 대 단면 B-B)에서 더미 게이트 층(60)을 패터닝하기 위해 상이한 마스크(예를 들어, 마스크(72, 78) 이외)가 사용될 수 있다. 더미 게이트들(70, 76)의 크기 및 더미 게이트들(70, 76) 사이의 피치는 더미 게이트들이 형성된 다이의 영역에 의존할 수 있다. 일부 실시 예들에서, 더미 게이트들(70, 76)은 다이의 로직 영역(예를 들어, 로직 회로가 배치되는 곳)에 위치할 때보다 다이의 입력/출력 영역(예를 들어, 입력/출력 회로가 배치되는 곳)에 위치될 때 더 큰 크기 및 더 큰 피치를 가질 수 있다.
도 7a, 도 7b 및 도 7c에서, 핀들(56), 반도체 스트립들(52) 및/또는 기판(50)에 적절한 웰(well)(도시되지 않음)이 형성될 수 있다. 예를 들어, P 웰이 제1 영역(100A)에 형성될 수 있고, N 웰이 제2 영역(100B)에 형성될 수 있다.
상이한 영역들(100A, 100B)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 제2 영역(100B)의 핀들(56) 및 격리 영역들(54) 위에(over) 형성된다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 제2 영역(100B)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온(spin-on) 기술을 사용하여 형성될 수 있으며, 수용 가능한 포토 리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n-형 불순물 주입이 제2 영역(100B)에서 수행되고, 포토레지스트는 NMOS 영역과 같은 제1 영역(100A)에 n-형 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n-형 불순물은 1018cm-3 이하, 예를 들어 1017cm-3 내지 1018cm-3 범위의 농도로 제1 영역에 주입된 인, 비소 등일 수 있다. 주입 후에, 포토레지스트는 수용 가능한 애싱(ashing) 공정에 의해 제거된다.
제2 영역(100B)의 주입 후에, 포토레지스트는 제2 영역(100B)의 핀들(56) 및 격리 영역들(54) 위에(over) 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 제1 영역(100A)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온(spin-on) 기술을 사용하여 형성될 수 있으며, 수용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p-형 불순물 주입이 제1 영역(100A)에서 수행될 수 있고, 포토레지스트는 p-형 불순물이 PMOS 영역과 같은 제2 영역으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p-형 불순물은 1018cm-3 이하, 예를 들어 약 1017cm-3 내지 약 1018cm-3의 범위의 농도로 제1 영역에 주입된 붕소, BF2 등일 수 있다. 주입 후, 포토레지스트는 수용 가능한 애싱 공정에 의해 제거될 수 있다.
제1 영역(100A) 및 제2 영역(100B)의 주입 후에, 주입된 p-형 불순물 및 n-형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 주입은 제1 영역(50B), 예를 들어 NMOS 영역에서 p-웰을 형성할 수 있고, 제2 영역(50C), 예를 들어 PMOS 영역에서 n-웰을 형성할 수 있다. 일부 실시 예에서, 에피택셜 핀의 성장된 물질은, 성장 동안 인 시츄 도핑될 수 있어 주입을 제거할 수 있지만, 인 시츄 및 주입 도핑이 함께 사용될 수 있다.
도 8a, 도 8b 및 도 8c에서, 제1 게이트 스페이서(first gate spacer)(80)는 핀들(56)(도 8C) 위의(over) 각각의 더미 게이트들(70, 76)(도 8a 및 도 8b) 및/또는 더미 유전체 층(58)의 노출된 표면 위에(on) 형성된다. 제1 게이트 스페이서(80)를 형성하는 임의의 적합한 방법이 사용될 수 있다. 일부 실시 예들에서, (CVD, ALD 등과 같은) 성막이 제1 게이트 스페이서(80)를 형성하기 위하여 사용될 수 있다. 일부 실시 예들에서, 도 8a에 도시된 바와 같이, 제1 게이트 스페이서는 약 30Å의 두께 T1을 가질 수 있다. 제1 게이트 스페이서(80)는 임의의 적절한 물질을 포함할 수 있다. 일부 실시 예에서, 제1 게이트 스페이서(80)는 실리콘, 산소, 탄소 및 질소(예를 들어, SiOCN)의 조합을 포함할 수 있다.
도 9a, 도 9b 및 도 9c에서, 저농도로 도핑된 소스/드레인(LDD) 영역(77, 79)에 대한 주입이 수행될 수 있다. 도 7a, 도 7b 및 도 7c에서 상기 논의된 주입과 유사하게, 제2 영역(100B), 예를 들어, PMOS 영역을 노출시키면서 포토레지스트와 같은 마스크(도시하지 않음)가 제1 영역(100A), 예를 들어 NMOS 영역 위에(over) 형성될 수 있고, p-형 불순물이 제2 영역(100B)의 노출된 핀들(56)에 주입되어 LDD 영역들(79)을 생성할 수 있다. LDD 영역들(79)의 주입 동안, 더미 게이트(76)는 마스크로서 작용하여 노출된 핀들(56)의 채널 영역으로 도펀트가 주입되는 것을 방지(또는 적어도 감소)하는 마스크로서 작용할 수 있다. 따라서, LDD 영역들(79)은 노출된 핀들(56)의 소스/드레인 영역에 실질적으로 형성될 수 있다. 그 다음 마스크는 제거될 수 있다. 이어서, 제1 영역(100A)을 노출시키면서 제2 영역(100B) 위에(over) 포토레지스트와 같은 마스크(도시되지 않음)가 형성될 수 있고, 제1 영역(100A)의 노출된 핀들(56)에 n-형 불순물을 주입하여 LDD 영역들(77)을 생성할 수 있다. LDD 영역들(77)의 주입 동안, 더미 게이트(70)는 노출된 핀들(56)의 채널 영역으로 도펀트가 주입되는 것을 방지(또는 적어도 감소)하기 위한 마스크로서 작용할 수 있다. 따라서, LDD 영역들(56)은 노출된 핀들(56)의 소스/드레인 영역에 실질적으로 형성될 수 있다. 그 다음 마스크는 제거될 수 있다. n-형 불순물은 전술한 임의의 n-형 불순물일 수 있으며, p-형 불순물은 전술한 임의의 p-형 불순물일 수 있다. LDD 영역들(77, 79)은 각각 약 1015cm-3 내지 약 1016cm-3의 불순물 농도를 가질 수 있다. 어닐링은 주입된 불순물을 활성화시키는데 사용될 수 있다.
다음으로, 도 10a, 도 10b, 도 10c, 및 도 10d를 참조하면, 탄소 처리(101)가 제1 게이트 스페이서(80) 위에(on) 수행될 수 있다. 탄소 처리(101)는 제1 게이트 스페이서(80)에 탄소를 주입할 수 있고(도 8a 내지 도 8c 참조), 이에 의해 탄소-도핑된 게이트 스페이서(80B)를 형성한다. 탄소 처리(101)는 탄소-도핑된 게이트 스페이서(80B)에 증가된 에칭 저항성를 제공함으로써 제1 게이트 스페이서(80)를 강화하는 데 도움이 될 수 있다. 따라서, 후속하는 에칭 공정들(예를 들어, 더미 게이트들(70/76)을 기능성 게이트 스택들로 대체하기 위한 대체 게이트 공정, 도 25a 내지 도 26c 참조) 동안, 탄소-도핑된 게이트 스페이서(80B)에 대한 결함이 감소될 수 있다. 일부 실시 예에서, 탄소 처리(101)는 또한 탄소로 더미 유전체(58)의 도핑을 유발할 수 있고, 또한 후속 공정 단계들에서(예를 들어, 대체 게이트 공정 동안) 더미 유전체(58)의 에칭 속도를 감소시킬 수 있다.
도 10d를 참조하면, 일부 실시 예들에서, 탄소 처리(101)는 RF 코일(206) 아래의(under) 웨이퍼 척(204) 위의(on) 플라즈마 챔버(202) 내에 핀펫(30)이 형성되는 웨이퍼를 배치하는 단계를 포함한다. 임의의 적절한 플라즈마 챔버(202)가 사용될 수 있다. 예를 들어, 어플라이드 머티어리얼즈(Applied Materials)의 VARIAN VIISTA® PLAD는 일부 실시 예에서 사용하기에 적합할 수 있다. 플라즈마 챔버(202)에서 탄소 플라즈마를 생성하도록 구성된 가스 소스 및 RF 코일을 사용하여 플라즈마 챔버(202)의 핀펫(30)에 탄소 플라즈마 컨포멀 도핑이 수행될 수 있다. 일부 실시 예에서, 가스 소스는 탄소 플라즈마 컨포멀 도핑 동안 가스를 생성한다. 가스는 일부 실시 예에서 탄소 처리(101) 동안 플라즈마 챔버(202)에서 약 40sccm(standard cubic centimeters per minute) 내지 약 60sccm의 속도 및 약 1x1014cm-2 내지 1x1015cm-2의 양(dosage)으로 인가될 수 있는 CH4, C2H2, C2H4 또는 C2H6과 같은 탄소 하이드라이드일 수 있다. 일부 실시 예에서, 약 800W의 RF 전력, 약 1kV 내지 약 3kV의 DC 바이어스, 약 30μs 내지 약 60μs의 펄스 폭(pulse width, PW), 약 20mT 내지 약 30mT의 압력이 탄소 처리(101) 동안 플라즈마 챔버에 인가될 수 있다. 일 실시 예의 탄소 플라즈마 컨포멀 도핑 공정에서 탄소 이온을 함유하는 플라즈마가 플라즈마 챔버(202)에서 생성된다. 탄소 이온은 핀펫(30) 쪽을 목표로 하여, 플라즈마 챔버(202)의 공정 파라미터에 따라 핀펫(30)의 노출된 표면에 주입된다.
일부 실시 예에서, 게이트 스페이서(80)의 탄소 플라즈마 컨포멀 도핑의 사용은 결과적인 탄소-도핑된 게이트 스페이서(80B)에서 더 균일한 도핑을 가능하게할 수 있다. 예를 들어, 빔 라인 주입을 이용하여 제1 게이트 스페이서(80)(도 8a-도 8c 참조)를 도핑하는 것이 가능할 수 있다. 그러나, 일부 더미 게이트들 및/또는 핀들의 높은 종횡비로 인해, 빔 라인으로부터 제1 게이트 스페이서(80)의 모든 영역으로의 시선(line of sight)은 이용할 수 없을 수도 있다. 따라서, 빔 라인 주입은 제1 게이트 스페이서(80)의 일부 섹션을 도핑하지 못하게 하여, 더미 게이트들 및/또는 핀들에 대하여 특히 약 10:1보다 큰 종횡비(예를 들어 높이 대 피치의 비)에 대해 탄소-도핑된 게이트 스페이서(80B)의 불균일 도핑을 초래한다. 제1 게이트 스페이서(80)의 탄소 플라즈마 컨포멀 도핑의 사용은 제1 게이트 스페이서(80)의 보다 균일한 도핑을 허용할 수 있다. 예를 들어, 제1 게이트 스페이서(80)의 탄소 처리(101) 후에, 탄소-도핑된 게이트 스페이서(80B)의 탄소 농도는 탄소-도핑된 게이트 스페이서(80B)의 상이한 섹션에서 실질적으로 유사할 수 있다. 일부 실시 예에서, 더미 게이트들(70, 76)의 상부 표면을 따라 연장되는 탄소-도핑된 게이트 스페이서(80B)의 섹션들에서의 탄소 농도는 더미 게이트들(70, 76) 및 핀들(56)의 측벽을 따라 연장되는 탄소-도핑된 게이트 스페이서(80B)의 섹션들의 탄소 농도와 실질적으로 동일할 수 있다.
일부 실시 예에서, 탄소-도핑된 게이트 스페이서(80B)의 탄소 플라즈마 컨 포멀 도핑의 사용은 실시 예의 빔 라인 도펀트 공정에 비하여, 하층(underlying) 기판(50), 반도체 스트립들(52) 및/또는 핀들(56)에 감소된 표면 손상을 갖는 고농도의 탄소를 제공할 수 있다. 또한, 탄소 플라즈마 컨포멀 도핑 공정은 탄소를 제1 게이트 스페이서(80) 내로 유도하기 위해 추가적인 세정 및/또는 어닐링 공정을 필요로 하지 않을 수 있으며, 따라서 다른 실시 예 공정에 비해 제조 비용을 감소시킬 수 있다. 탄소 처리(101) 후에, 탄소-도핑된 게이트 스페이서(80B)는 제1 게이트 스페이서(80)에 비해 탄소의 양을 증가시킬 수 있다. 예를 들어, 탄소-도핑된 게이트 스페이서(80B) 내의 탄소의 농도는 약 3x1020cm-3 이상일 수 있으며, 예를 들어, 일부 실시 예에서 약 4x1020cm-3 내지 약 3x1021cm-3이다.
탄소 처리(101) 이후에, 탄소 처리(101) 동안 탄소 플라즈마가 입사되었던 탄소-도핑된 게이트 스페이서(80B)의 표면 위에(on) 탄소 박막(thin film of carbon)(80A)이 축적되었을 수 있다. 탄소막(carbon film)(80A)은 도 10A에 도시된 바와 같이 약 5Å 내지 약 20Å의 두께 T2를 갖는다. 일부 실시 예에서, 탄소 처리(101) 후에, 제1 게이트 스페이서(80)는 탄소 밀도의 기울기(gradient)를 가질 수 있으며, 탄소 처리(101) 동안 탄소 플라즈마가 입사되었던 탄소-도핑된 게이트 스페이서(80B)의 표면에 최대 밀도의 탄소가 존재하고, 탄소 처리(101) 동안 탄소 플라즈마가 입사된 표면에 반대인 탄소-도핑된 게이트 스페이서(80B)의 표면에 최소 밀도의 탄소가 존재한다. 일부 실시 예에서, 탄소 처리(101)는 더미 유전체 층(58)의 증가된 탄소 농도를 초래한다.
도 10a 내지 도 10d는 LDD 영역들(77, 79)이 형성된 후에 탄소 처리(101)가 수행되는 실시 예를 도시한다(도 9a 내지 9c 참조). 일부 실시 예에서, 탄소 처리(101)는 제1 게이트 스페이서(80)의 형성 후에(도 8a 내지 도 8c 참조), 그러나 LDD 영역들(77, 79)의 형성 이전에 수행될 수 있다.
도 11a 내지 도 11c를 참조하면, 탄소-도핑된 게이트 스페이서(80B) 및 탄소막(80A) 위에(over) 추가적인 게이트 스페이서들이 형성될 수 있다. 먼저, 탄소-도핑된 게이트 스페이서(80B) 및 탄소막(80A) 위에 제2 게이트 스페이서(83)가 형성될 수 있다. 제2 게이트 스페이서(83)를 형성하는 임의의 적절한 방법이 사용될 수 있다. 일부 실시 예들에서, 제2 게이트 스페이서(83)로부터 증착(ALD, CVD 등)이 사용될 수 있다. 임의의 적절한 물질이 제2 게이트 스페이서(83)를 형성하는데 사용될 수 있다. 일부 실시 예에서 제2 게이트 스페이서(83)는 SiOCN을 포함할 수 있다. 도 11a에 도시된 바와 같이, 일부 실시 예들에서, 제2 게이트 스페이서(83)는 약 30Å의 두께 T3을 가질 수 있다. 제2 게이트 스페이서(83)가 형성된 후에, 제3 게이트 스페이서(85)가 제2 게이트 스페이서(83) 위에(over) 형성된다. 제3 게이트 스페이서(85)를 형성하는 임의의 적절한 방법이 사용될 수 있다. 일부 실시 예들에서, 제3 게이트 스페이서(85)를 형성하기 위해 증착(ALD, CVD 등)이 사용될 수 있다. 임의의 적절한 물질이 제3 게이트 스페이서(85)를 형성하는데 사용될 수 있다. 일부 실시 예에서 제3 게이트 스페이서(85)는 실리콘 질화물(SiN) 등을 포함할 수 있다. 제3 게이트 스페이서(85)는 도 11a에 도시된 바와 같이 일부 실시 예에서 약 40Å의 두께 T4를 가질 수 있다.
다음에, 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)의 초과 섹션을 제거하기 위해 패터닝 공정이 수행된다. 임의의 수용 가능한 패터닝 공정이 사용될 수 있다. 일부 실시 예에서, 포토레지스트가 수용 가능한 리소그래피 기술을 사용하여 성막되고(도시되지 않음) 패터닝될 수 있으며, 여기서 포토레지스트의 개구는 제거될 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(80)의 섹션을 노출시킨다. 에칭 공정이 포토레지스트를 마스크로서 사용하여 수행될 수 있다. 에칭 공정은 이방성일 수 있다. 에칭 후에, LDD 영역들 및 격리 영역들(54) 위의 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)의 측면 섹션들이 제거되어, 핀들(56)의 일부를 노출시키고, 더미 게이트 스택들(70/76) 위의 하드 마스크들(72/78)을 노출시킬 수 있다. 더미 게이트들(70/76)의 측벽을 따라 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)의 섹션들이 에칭 후에 남아 있을 수 있다. 결과적인 구조는 도 12a 내지 12c에 도시되어 있다.
도 13a 내지 도 22는 제1 영역(100A) 및 제2 영역(100B)에서의 에피택셜 소스/드레인 영역(82 및 84)의 형성을 도시한다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(84)이 제2 영역(100B)에 형성되기 전에 에피택셜 소스/드레인 영역(82)이 제1 영역(100A)에 형성될 수 있다. 또한, 제1 영역(100A)에 에피택셜 소스/드레인 영역(82)을 형성하기 전에 제2 영역(100B)에 에피택셜 소스/드레인 영역(84)을 형성하는 것도 가능하다.
도 13a 내지 도 17은 제1 영역(100A)에서의 에피택셜 소스/드레인 영역의 형성을 도시한다. 제1 영역(100A), 예를 들어 NMOS 영역에서 에피택셜 소스/드레인 영역의 형성 동안, PMOS 영역과 같은 제2 영역(100B)은 마스킹될 수 있다(도시되지 않음).
도 13a 내지 도 13c를 참조하면, 제1 영역(100A)의 핀들(56)의 소스/드레인 영역이 에칭되어 리세스(102)가 형성된다. 에칭은 인접한 더미 게이트들(70) 사이에 리세스(102)가 형성되는 방식으로 수행될 수 있다. 임의의 수용 가능한 에칭 공정이 사용될 수 있다. 일부 실시 예에서, 리세스(102)는 더미 게이트 유전체(58), 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)의 일부분 아래에서(under) 적어도 부분적으로 연장되도록 에칭될 수 있다. 다른 실시 예에서, 리세스(102)는 더미 게이트 유전체(58), 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)의 어떤 부분 아래로도 연장되지 않을 수 있다. 인접한 리세스(102) 사이 및 더미 게이트(70) 바로 아래에(under) 위치하는 핀들(56)의 일부분(도 13B 참조)은 핀펫 디바이스의 채널 영역을 제공할 수 있다.
다음으로, 도 14a 내지 도 14c에 도시된 바와 같이, 탄소 처리(121)는 리세스(102)에 수행될 수 있다. 탄소 처리(121)는 리세스(102)의 측벽 및 저면을 따라 탄소 도펀트를 주입하여, 이에 의해 핀들(56), 반도체 스트립들(52), 및 기판(50)을 따라 리세스(102)에 탄소-도핑된 영역들(107)을 형성할 수 있다. 다른 실시 예에서 전술한 탄소 처리(101) 및/또는 탄소 처리(121)는 다양한 게이트 스페이서(예를 들어, 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이스(83), 및 제3 게이트 스페이서(85)) 위에 탄소 도펀트를 주입할 수 있고, 이는 리세스(102)의 측벽 및 저면을 따라 탄소-도핑된 영역들(107)을 형성하지 않고 핀펫의 채널 영역으로 확산할 수 있다. 일 실시 예에서, 탄소 처리(121)는 리세스(102)의 측벽 및 저면을 따라 탄소 도펀트를 동시에 주입하여, 탄소 -도핑된 영역들(107) 및 다양한 게이트 스페이서를 형성할 수 있으며, 이는 핀펫의 채널 영역 내로 확산할 수 있다. 일 실시 예에서, 탄소 처리(121)는 다양한 게이트 스페이서 위에 탄소 도펀트를 주입하지 않고 탄소-도핑된 영역들(107)을 형성한다. 예를 들어, 탄소 처리(121)는 전술한 바와 같이 탄소 처리(101)를 수행하지 않고 수행될 수 있다. 탄소-도핑된 영역(107)은 탄소뿐만 아니라 핀들(56), 반도체 스트립들(52) 및 기판(50)(예를 들어, Si, SiGe, 이들의 조합 등)의 물질을 포함할 수 있다. 리세스(102)의 측벽 및 저면 상의 탄소-도핑된 영역(107)은 리세스(102)에서 후속하여 형성된 에피택셜 소스/드레인 영역으로부터의 도펀트의 확산을 감소시키는데 사용될 수 있다(도 16a 내지 도 16c 참조). 일부 실시 예에서, 도펀트의 감소된 확산은 탄소-도핑된 영역들(107)에 의해 제공되는 빈틈의 감소(interstitial reduction)의 결과일 수 있다.
일부 실시 예에서, 탄소 처리(121)는 탄소 처리(101)와 유사할 수 있다(도 10A 내지 도 10D 참조). 예를 들어, 탄소 처리(121)는 RF 코일 아래의 웨이퍼 척 위의 플라즈마 챔버(202) 내에 핀펫(30)이 형성되는 웨이퍼를 배치하는 단계를 포함할 수 있다. 임의의 적합한 플라즈마 챔버가 사용될 수 있다. 예를 들어, 어플라이드 머티어리얼즈(Applied Materials)의 VARIAN VIISTA® PLAD는 일부 실시 예에서 사용하기에 적합할 수 있다. 플라즈마 챔버에서 탄소 플라즈마를 생성하도록 구성된 가스 소스 및 RF 코일을 사용하여 플라즈마 챔버 내의 핀펫(30)에 탄소 플라즈마 컨포멀 도핑을 수행할 수 있다. 일부 실시 예에서, 가스 소스는 탄소 플라즈마 컨포멀 도핑 동안 가스를 생성한다. 일부 구현 예에서 가스는 탄소 처리(121) 동안 플라즈마 챔버에서 약 5x1013cm-2 내지 약 5x1014cm-2의 양으로 인가될 수 있는 CH4, C2H2, C2H4 또는 C2H6과 같은 탄소 하이드라이드일 수 있다. 일부 실시 예에서, 약 0.5kV 내지 약 2kV의 DC 바이어스, 약 650W 내지 약 900W의 전력 범위, 약 20mT 내지 약 80mT의 압력 및 약 20μs 내지 약 60μs의 펄스 폭이 탄소 처리(121) 동안에 플라즈마 챔버에 인가될 수 있다. 실시 예의 탄소 플라즈마 컨포멀 도핑 공정에서, 탄소 이온을 함유하는 플라즈마가 플라즈마 챔버(202)에서 생성된다. 탄소 이온은 핀펫(30) 쪽을 목표로 하여 플라즈마 챔버(202)의 공정 파라미터들에 따라 핀펫(30)의 노출된 표면에 주입된다.
일부 실시 예에서, 리세스(102)의 탄소 플라즈마 컨포멀 도핑의 사용은 결과적인 탄소-도핑된 영역들(107)에서 더 균일한 도핑을 가능하게 할 수 있다. 예를 들어, 빔 라인 주입을 사용하여 리세스(102)를 도핑하는 것이 가능할 수 있다. 그러나, 일부 핀들의 높은 종횡비로 인해, 빔 라인으로부터 리세스(102)의 모든 영역으로의 시선이 이용 가능하지 않을 수 있다. 따라서, 빔 라인 주입은 리세스(102)의 일부 섹션을 도핑하지 못하게 하여, 핀(56)에 대해 특히 약 10:1보다 큰 종횡비에 대해 탄소-도핑된 영역들(107)의 불균일한 도핑을 초래할 수 있다. 리세스(102)의 탄소 플라즈마 컨포멀 도핑의 사용은 탄소-도핑된 영역들(107)의 더 균일한 도핑을 허용할 수 있다. 예를 들어, 리세스(102)의 탄소 처리(121) 이후에, 리세스(102) 내의 탄소 농도는 탄소-도핑된 영역들(107)의 상이한 섹션에서 실질적으로 유사할 수 있다. 예를 들어, 일 실시 예에서, 핀들(56)의 상부에서의 탄소-도핑된 영역들(107)의 탄소 농도 : 핀들(56)의 측벽에서의 탄소-도핑된 영역들(107)의 탄소 농도 : 핀들(56)의 하부에서의 탄소-도핑된 영역들(107)의 탄소 농도의 비는 약 1:0.65:0.65 내지 약 1:0.9:0.9의 범위일 수 있다.
일부 실시 예에서, 탄소-도핑된 영역(107)의 탄소 플라즈마 컨포멀 도핑의 사용은 하층 기판(50), 반도체 스트립들(52) 및/또는 핀들(56)에 감소된 표면 손상을 가진 고농도의 탄소를 또한 제공할 수 있다. 탄소 처리(121) 후에, 탄소-도핑된 영역들(107)은 증가된 양의 탄소를 가질 수 있다. 예를 들어, 일부 실시 예에서 탄소-도핑된 영역(107)의 탄소 농도는 약 3x1020cm-3 이상일 수 있다. 이 범위의 탄소 농도는 에피택셜 소스/드레인 영역(82)으로부터 핀들(56)로의 불순물의 확산을 감소시키기에 충분하다는 것이 관찰되었다.
탄소 처리(121) 후에, 탄소 처리(121) 동안 탄소 플라즈마가 입사되었던 리세스(102)의 표면 위에(on) 탄소 박막(105)이 구축되었을 수 있다. 일부 실시 예에서, 탄소 박막(105)은 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)의 노출된 표면을 따라 더미 게이트 스택들(70) 위에(over) 또한 성막될 수 있다.
이어서, 도 15a 내지 도 15c에 도시된 바와 같이, 세정 공정이 탄소 박막(105)을 제거하는데 사용될 수 있다. 임의의 적절한 세정 공정이 사용될 수 있다. 예를 들어, 고온의 황산-과산화물 혼합물(sulfuric-peroxide mixture, SPM) 에칭이 탄소 박막(105)을 제거하는데 사용될 수 있다. 세정 공정은 임의의 적합한 길이, 예를 들어 일부 실시 예에서 약 10초 내지 약 45초에서 수행될 수 있다. 다른 실시 예에서, 세정 공정은 더 길거나 더 짧은 시간이 걸릴 수 있다. 다양한 실시 예에서, 탄소 박막(105)은 리세스(102) 내의 탄소-도핑된 영역들(107)을 제거하지 않고 제거될 수 있다.
도 16a 내지 도 16c에서, 제1 영역(100A)의 에피택셜 소스/드레인 영역(82)은 리세스(102)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 임의의 허용 가능한 물질, 예를 들어 n-형 핀펫에 적합한 임의의 물질을 포함할 수 있다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역(82)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(82)은 핀들(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다. 에피택셜 소스/드레인 영역(82)은 (도 14b에 도시된 바와 같이) 각각의 더미 게이트(70)가 에피택셜 소스/드레인 영역(82)의 각각의 이웃하는 쌍 사이에 배치되도록 핀들(56) 내에 형성된다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(82)은 핀들(56)을 지나 반도체 스트립들(52)로 연장될 수 있다.
제1 영역(100A)의 에피택셜 소스/드레인 영역(82)은 저농도로 도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 공정와 유사하게 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있다. 에피택셜 소스/드레인 영역(82)은 약 1019cm-3 내지 약 1021cm-3 범위의 불순물 농도를 가질 수 있다. 제1 영역(100A), 예를 들어 NMOS 영역의 소스/드레인 영역에 대한 n-형 불순물은 전술한 임의의 n-형 불순물일 수 있다. 다른 실시 예에서, 에피택셜 소스/드레인 영역(82)은 성장 중에 인 시츄 도핑될 수 있다.
탄소-도핑된 영역(107)은 소스/드레인 영역(82)의 측벽 및 저면을 따라 배치될 수 있고, 에피택셜 소스/드레인 영역(82)과 하층 기판(예를 들어, 핀들(56), 반도체 스트립들(52) 및 기판(50)) 사이에 장벽(barrier)을 제공할 수 있다. 또한, 하향식 뷰(도시되지 않음)에서 탄소-도핑된 영역들(107)은 에피택셜 소스/드레인 영역(82)의 저면을 완전히 덮을 수 있고, 탄소-도핑된 영역들(107)은 에피택셜 소스/드레인 영역(82)의 하부 부분(예를 들어, 리세스(102) 내의 에피택셜 소스 드레인 영역(82)의 부분들)을 완전히 둘러쌀 수 있다.
에피택셜 소스/드레인 영역(82)이 도펀트가 주입된 후에, 어닐링이 수행될 수 있다. 일부 실시 예에서, 어닐링은 적절한 밀리-초 어닐링(milli-second anneal, MSA) 공정(예를 들어, 마이크로-초 어닐링(micro-second anneal, μSSA) 툴)을 사용하여, 약 1.4ms 내지 약 20ms, 예를 들어 약 3ms 동안 약 1150℃의 온도에서 수행될 수 있다. 어닐링은 에피택셜 소스/드레인 영역(82) 내에 도펀트의 더 균일한 분포를 제공하기 위해 에피택셜 소스/드레인 영역(82)의 형성 공정의 일부일 수 있다. 일부 실시 예에서, 어닐링은 또한 도 16b에 도시된 바와 같이 탄소-도핑된 영역들(106)을 형성하기 위하여 탄소가 탄소-도핑된 게이트 스페이서(80B) 및/또는 탄소 박막(80A)으로부터 핀들(56)의 주변 영역들 내로(예를 들어, LDD 영역들(77)에 및/또는 핀들(56)의 채널 영역들에 인접하여) 탄소가 확산되게 한다. 일부 실시 예에서, 어닐링은 탄소-도핑된 영역들(107)의 형성과 함께 또는 탄소-도핑된 영역들(107)의 형성 없이 탄소-도핑된 영역들(106)을 형성하도록 수행될 수 있다.
탄소-도핑된 영역들(106)은 핀들(56)의 에피택셜 소스/드레인 영역(82)과 채널 영역들(108) 사이에(예를 들어, 더미 게이트들(70) 바로 아래 영역) 배치될 수 있다. 일부 실시 예에서, 더미 게이트들(70)은 도 16a에 도시된 바와 같이 채널 영역들(108)의 측벽을 따라 연장될 수 있다. 탄소-도핑된 영역들(107)은 또한 핀들(56)의 채널 영역들(108)과 에피택셜 소스/드레인 영역(82) 사이에 배치될 수 있다. 일부 실시 예에서, 탄소-도핑된 영역들(106)의 탄소 농도는 탄소-도핑된 영역들(107)의 탄소 농도와 동일하거나 동일하지 않을 수 있다. 예를 들어, 일 실시 예에서 탄소-도핑된 영역들(106)의 탄소 농도는 탄소-도핑된 영역들(107)의 탄소 농도보다 낮을 수 있다. 일부 실시 예에서, 탄소-도핑된 영역들(106) 내의 탄소 농도는 약 1×1019㎝-3 내지 약 5×1019㎝-3일 수 있는 반면, 탄소-도핑된 영역들(107) 내의 탄소의 농도는 약 3×1020㎝-3 이상일 수 있다.
탄소-도핑된 영역들(106/107)에서 탄소의 분포는 전술한 바와 같이 탄소-도핑된 영역들(106/107)을 형성하는데 사용되는 컨포멀 플라즈마 도핑 공정로 인해 핀들(56)의 상부 표면, 측벽 및 하부를 따라 실질적으로 균일할 수 있다. 예를 들어, 일 실시 예에서, 핀들(56)의 상부에서의 탄소-도핑된 영역들(107)의 탄소 농도 : 핀들(56)의 측벽에서의 탄소-도핑된 영역들(107)의 탄소 농도 : 핀들(56)의 하부에서의 탄소-도핑된 영역들(107)의 탄소 농도의 비는 약 1:0.65:0.65 내지 약 1:0.9:0.9 범위일 수 있다.
탄소-도펀트는 에피택셜 소스/드레인 영역(82)으로부터 핀들(56)의 채널 영역들(108)으로의 도펀트(예를 들어, n-형 불순물)의 확산을 억제하는(또는 적어도 감소시키는) 것으로 관찰되었다. 따라서, 다양한 실시 예에서, 에피택셜 소스/드레인 영역(82)과 핀들(56)의 채널 영역들(108) 사이에 하나 이상의 탄소-도핑된 영역(예를 들어, 영역(106, 107))을 배치함으로써, 에피택셜 소스/드레인 영역(82)으로부터의 도펀트(예를 들어, n-형 불순물)의 원하지 않는 확산을 감소시킬 수 있다. 예를 들어, 탄소-도핑된 영역들(106 및/또는 107)을 갖는 실시 예와 탄소-도핑된 영역들(106 및/또는 107)이 없는 실시 예를 비교하는 실험 데이터에서, 에피택셜 소스/드레인 영역(82)으로부터의 도펀트의 확산 거리는 적어도 약 1nm만큼 감소될 수 있다. 또한, 에피택셜 소스/드레인 영역(82)으로부터의 확산을 감소시킴으로써 다음의 비-제한적인 이점들 중 하나 이상을 달성할 수 있다: 쇼트 채널 효과를 감소시키고, 기생 커패시턴스(예를 들어, 게이트-소스 기생 커패시턴스 및/또는 게이트-드레인 기생 커패시턴스)를 감소시키고, 누설을 감소시키고, 결과적인 핀펫 디바이스의 스위칭 속도를 향상시킨다. 예를 들어, 소스/드레인 및 채널 영역들을 분리하는 탄소-도핑된 영역들을 갖는 디바이스에서 이러한 탄소-도핑된 영역들이 없는 디바이스와 비교하여 스위칭 속도가 약 3% 내지 약 6% 향상되었다.
도 16a 내지 도 16c는 각각의 소스/드레인 영역(82)이 인접한 소스/드레인 영역(82)과 물리적으로 분리되어 있는 에피택셜 소스/드레인 영역(82)의 실시 예를 도시한다. 일부 실시 예에서, 2개 이상의 인접한 소스/드레인 영역(82)이 병합될 수 있다. 병합된 소스/드레인 영역을 갖는 핀펫의 실시 예는 도 17에 도시되어 있으며, 이는 도 1의 C-C 단면을 따라 취해진 것이다. 도 17에서, 2개의 인접한 소스/드레인 영역(82)은 병합된다. 일부 실시 예들에서, 2개가 넘는 인접한 소스/드레인 영역(82)이 병합될 수 있다.
도 18a 내지 도 22는 제2 영역(100B) 내의 에피택셜 소스/드레인 영역의 형성을 도시한다. 제2 영역(100B), 예를 들어 PMOS 영역에서 에피택셜 소스/드레인 영역의 형성 동안, 제1 영역(100A), 예를 들어 NMOS 영역은 마스킹될 수 있다(도시되지 않음).
도 18a 내지 도 18c를 참조하면, 제2 영역(100B)의 핀들(56)의 소스/드레인 영역이 에칭되어 리세스(104)를 형성한다. 에칭은 인접한 더미 게이트들(76) 사이에 리세스(104)가 형성되는 방식으로 수행될 수 있다. 임의의 수용 가능한 에칭 공정이 사용될 수 있다. 일부 실시 예에서, 리세스(104)는 더미 게이트 유전체(58), 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)의 일부분 아래에서(under) 적어도 부분적으로 연장되도록 에칭될 수 있다. 다른 실시 예에서 리세스(104)는 더미 게이트 유전체(58), 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)의 어떤 부분 아래로도 연장되지 않을 수 있다. 인접한 리세스(104) 사이 및 더미 게이트(76) 바로 아래에 위치하는 핀들(56)의 일부분은 핀펫 디바이스의 채널 영역을 제공할 수 있다.
다음으로, 도 19a 내지 도 19c에 도시된 바와 같이, 탄소 처리(131)가 리세스(104) 위에 수행될 수 있다. 탄소 처리(131)는 리세스(104)의 측벽 및 저면을 따라 탄소 도펀트를 주입하여 이에 의해 핀들(56), 반도체 스트립들(52), 및 기판(50)을 따라 리세스(104)에 탄소-도핑된 영역들(111)을 형성할 수 있다. 다른 실시 예에서, 상술된 탄소 처리(101) 및/또는 탄소 처리(131)는 다양한 게이트 스페이서(예를 들어, 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)) 상에 탄소 도펀트를 주입할 수 있고, 이는 리세스(104)의 측벽 및 저면을 따라 탄소-도핑된 영역들(111)을 형성하지 않고 핀펫의 채널 영역들 내로 확산할 수 있다. 일 실시 예에서 탄소 처리(131)는 탄소-도핑된 영역(111) 및 다양한 게이트 스페이서를 형성하기 위해 리세스(104)의 측벽 및 저면을 따라 탄소 도펀트를 동시에 주입하고, 이는 핀펫의 채널 영역들 내로 확산할 수 있다. 일 실시 예에서, 탄소 처리(131)는 다양한 게이트 스페이서 상에 탄소 도펀트를 주입하지 않고 탄소-도핑된 영역들(111)을 형성한다. 예를 들어, 탄소 처리(131)는 전술한 바와 같이 탄소 처리(101)를 수행하지 않고 수행될 수 있다. 탄소-도핑된 영역(111)은 탄소뿐만 아니라 핀들(56), 반도체 스트립들(52) 및 기판(50)(예를 들어, Si, SiGe, 이들의 조합 등)의 물질을 포함할 수 있다. 리세스(104)에 후속 형성된 에피택셜 소스/드레인 영역으로부터의 도펀트의 확산을 감소시키기 위해 리세스(104)의 측벽 및 저면 위의 탄소-도핑된 영역들(111)이 사용될 수 있다(도 21a 내지 도 21c 참조). 일부 실시 예에서, 도펀트의 감소된 확산은 탄소-도핑된 영역들(111)에 의해 제공되는 빈틈의 감소의 결과일 수 있다.
일부 실시 예에서, 탄소 처리(131)는 탄소 처리(101)(도 10a 내지 도 10d 참조) 및 탄소 처리(121)(도 14a 내지 도 14c 참조)와 유사할 수 있다. 예를 들어, 탄소 처리(131)는 RF 코일 아래의 웨이퍼 척 위의 플라즈마 챔버(202) 내에 핀펫(30)이 형성되는 웨이퍼를 배치하는 단계를 포함할 수 있다. 임의의 적합한 플라즈마 챔버가 사용될 수 있다. 예를 들어, 어플라이드 머티어리얼즈(Applied Materials)의 VARIAN VIISTA® PLAD는 일부 실시 예에서 사용하기에 적합할 수 있다. 플라즈마 챔버에서 탄소 플라즈마를 생성하도록 구성된 가스 소스 및 RF 코일을 사용하여 플라즈마 챔버 내의 핀펫(30)에 탄소 플라즈마 컨포멀 도핑을 수행할 수 있다. 일부 실시 예에서, 가스 소스는 탄소 플라즈마 컨포멀 도핑 동안 가스를 생성한다. 가스는 일부 구현 예에서 탄소 처리(131) 동안 플라즈마 챔버에서 약 5x1013cm-2 내지 약 5x1014cm-2의 양으로 인가될 수 있는 CH4, C2H2, C2H4 또는 C2H6과 같은 탄소 하이드라이드일 수 있다. 일부 실시 예에서, 약 0.5kV 내지 약 2kV의 DC 바이어스, 약 650W 내지 약 900W의 전력 범위, 약 20mT 내지 약 80mT의 압력 및 약 20μs 내지 약 60μs의 펄스 폭이 탄소 처리(131) 동안 플라즈마 챔버에 인가될 수 있다. 일 실시 예의 탄소 플라즈마 컨포멀 도핑 공정에서, 탄소 이온을 함유하는 플라즈마가 플라즈마 챔버(202)에서 생성된다. 탄소 이온은 핀펫(30)을 목표로 하여, 플라즈마 챔버(202)의 공정 파라미터들에 따라 핀펫(30)의 노출된 표면에 주입된다.
일부 실시 예에서, 리세스(104)의 탄소 플라즈마 컨포멀 도핑의 사용은 결과적인 탄소-도핑된 영역들(111)에서 더 균일한 도핑을 가능하게 할 수 있다. 예를 들어, 빔 라인 주입을 사용하여 리세스(104)를 도핑하는 것이 가능할 수 있다. 그러나, 일부 핀들의 높은 종횡비로 인해, 빔 라인으로부터 리세스(104)의 모든 영역으로의 시선이 이용 가능하지 않을 수 있다. 따라서, 빔 라인 주입은 리세스(104)의 일부 섹션을 도핑하지 못하게 하여, 핀(56)에 대해 특히 약 10:1보다 큰 종횡비에 대해 탄소-도핑된 영역들(111)의 불균일한 도핑을 초래할 수 있다. 리세스(104)의 탄소 플라즈마 컨포멀 도핑의 사용은 탄소-도핑된 영역들(111)의 더 균일한 도핑을 가능하게 할 수 있다. 예를 들어, 리세스(104)의 탄소 처리(131) 후에, 리세스(104) 내의 탄소 농도는 탄소-도핑된 영역들(111)의 상이한 섹션에서 실질적으로 유사할 수 있다. 예를 들어, 일 실시 예에서, 핀들(56)의 상부에서의 탄소-도핑된 영역들(111)의 탄소 농도 : 핀들(56)의 측벽에서의 탄소-도핑된 영역들(111)의 탄소 농도 : 핀들(56)의 하부에서의 탄소-도핑된 영역들(111)의 탄소 농도의 비는 약 1:0.65:0.65 내지 약 1:0.9:0.9의 범위일 수 있다.
일부 실시 예에서, 탄소-도핑된 영역들(111)의 탄소 플라즈마 컨포멀 도핑의 사용은 하층 기판(50), 반도체 스트립들(52) 및/또는 핀들(56)에 감소된 표면 손상을 갖는 고농도의 탄소를 제공할 수 있다. 탄소 처리(131) 후에, 탄소-도핑된 영역들(110)은 증가된 탄소의 양을 가질 수 있다. 예를 들어, 일부 실시 예에서 탄소-도핑된 영역들(111)의 탄소 농도는 약 3x1020cm-3 이상일 수 있다. 이 범위의 탄소 농도는 에피택셜 소스/드레인 영역(84)으로부터 핀들(56)로의 불순물의 확산을 감소시키기에 충분하다는 것이 관찰되었다.
탄소 처리(131) 후에, 탄소 처리(131) 동안 탄소 플라즈마가 입사되었던 리세스(104)의 표면 위에 탄소 박막(109)이 구축되었을 수 있다. 일부 실시 예에서, 탄소 박막(109)은 또한 제2 영역(100B)에서 더미 게이트 스택(70) 위에(over) 그리고 탄소-도핑된 게이트 스페이서(80B), 탄소막(80A), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)의 노출된 표면을 따라 성막될 수 있다.
이어서, 도 20a 내지 도 20c에 도시된 바와 같이, 세정 공정이 탄소 박막(109)을 제거하는데 사용될 수 있다. 임의의 적절한 세정 공정이 사용될 수 있다. 예를 들어, 고온의 황산-과산화물 혼합물(SPM) 에칭이 탄소 박막(109)을 제거하는데 사용될 수 있다. 세정 공정은 임의의 적절한 길이, 예를 들어 일부 실시 예에서 약 10초 내지 약 45초에서 수행될 수 있다. 다른 실시 예에서, 세정 공정은 더 길거나 더 짧은 시간이 걸릴 수 있다. 다양한 실시 예에서, 탄소 박막(109)은 리세스(104) 내의 탄소-도핑된 영역들(111)을 제거하지 않고 제거될 수 있다.
도 21a 내지 도 21c에서, 제2 영역(100B)의 에피택셜 소스/드레인 영역(84)은 리세스(104)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(84)은 p-형 핀펫에 적합한 물질와 같은 수용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(56)이 실리콘인 경우, 에피택셜 소스/드레인 영역(84)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(84)은 핀들(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다. 제2 영역(100B)에서, 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(84)의 각각의 이웃하는 쌍들 사이에 배치되도록 에피택셜 소스/드레인 영역(84)이 핀들(56) 내에 형성된다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(84)은 핀들(56)을 지나 반도체 스트립들(52)로 연장될 수 있다.
제2 영역(100B) 내의 에피택셜 소스/드레인 영역(84)은 저농도로 도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 공정와 유사하게, 도펀트가 주입되어 소스/드레인 영역을 형성할 수 있다. 에피택셜 소스/드레인 영역(84)은 약 1019cm-3 내지 약 1021cm-3 범위의 불순물 농도를 가질 수 있다. 제2 영역(100B), 예를 들어 PMOS 영역의 소스/드레인 영역에 대한 p-형 불순물은 전술한 임의의 p-형 불순물일 수 있다. 다른 실시 예에서, 에피택셜 소스/드레인 영역(84)은 성장 중에 인 시츄 도핑될 수 있다.
탄소-도핑된 영역들(111)은 소스/드레인 영역(84)의 측벽 및 저면을 따라 배치될 수 있고, 에피택셜 소스/드레인 영역(84)과 하층 기판(예를 들어, 핀들(56), 반도체 스트립들(52) 및 기판(50)) 사이에 장벽(barrier)을 제공할 수 있다. 또한, 하향식 뷰(도시되지 않음)에서 탄소-도핑된 영역들(111)은 에피택셜 소스/드레인 영역(84)의 저면을 완전히 덮을 수 있고, 탄소-도핑된 영역들(111)은 에피택셜 소스/드레인 영역(84)의 하부 부분(예를 들어, 리세스(104) 내의 에피택셜 소스 드레인 영역(84)의 부분)을 완전히 둘러쌀 수 있다.
에피택셜 소스/드레인 영역(84)에 도펀트가 주입된 후에, 어닐링이 수행될 수 있다. 일부 실시 예에서 어닐링은 적당한 MSA 공정을 사용하여(예를 들어, μSSA 툴을 사용하여) 약 1150℃의 온도에서 약 1.4ms 내지 약 20ms 동안, 예를 들어 약3ms 동안 수행될 수 있다. 어닐링은 에피택셜 소스/드레인 영역(84) 내에 도펀트의 더 균일한 분포를 제공하기 위하여, 에피택셜 소스/드레인 영역(84)의 형성 공정의 일부일 수 있다. 일부 실시 예에서, 어닐링은 도 24b에 도시된 바와 같이, 탄소-도핑된 영역들(110)을 형성하기 위하여 탄소가 탄소-도핑된 게이트 스페이서(80B) 및/또는 탄소 박박(80A)으로부터 핀들(56)의 주변으로 확산되도록 할 수 있다. 일부 실시 예에서 어닐링은 탄소-도핑된 영역들(111)의 형성과 함께 또는 탄소-도핑된 영역들(111)의 형성 없이 탄소-도핑된 영역들(110)을 형성하기 위하여 수행될 수 있다.
탄소-도핑된 영역들(110)은 에피택셜 소스/드레인 영역(84)과 핀들(56)의 채널 영역들(112) 사이에 (예를 들어, 더미 게이트들(76) 바로 아래의 핀들(56)의 영역들) 배치될 수 있다. 탄소-도핑된 영역들(111)은 또한 핀들(56)의 채널 영역들(112)과 에피택셜 소스/드레인 영역(84) 사이에 배치될 수 있다. 일부 실시 예에서, 탄소-도핑된 영역들(110)의 탄소 농도는 탄소-도핑된 영역들(111)의 탄소 농도와 동일하거나 동일하지 않을 수 있다. 예를 들어, 일 실시 예에서, 탄소-도핑된 영역들(110)의 탄소 농도는 탄소-도핑된 영역들(111)의 탄소 농도보다 낮을 수 있다. 일부 실시 예에서, 탄소-도핑된 영역들(110) 내의 탄소 농도는 약 1×1019㎝-3 내지 약 5×1019㎝-3일 수 있는 반면, 탄소-도핑된 영역(111) 내의 탄소 농도는 약 3×1020㎝-3 이상일 수 있다.
일부 실시 예들에서, 더미 게이트들(76)은 도 21a에 도시된 바와 같이 채널 영역들(112)의 측벽들을 따라 더 연장될 수 있다. 탄소-도핑된 영역들(111/110)에서의 탄소의 분포는 전술한 바와 같이 탄소-도핑된 영역들(111/110)을 형성하는데 사용되는 컨포멀 플라즈마 도핑 공정으로 인해 핀들(56)의 상부 표면, 측벽 및 하부를 따라 실질적으로 균일할 수 있다. 예를 들어, 일 실시 예에서, 핀들(56)의 상부에서의 탄소-도핑된 영역들(111/110)의 탄소 농도 : 핀들(56)의 측벽에서의 탄소-도핑된 영역들(111/110)의 탄소 농도 : 핀들(56)의 하부에서의 탄소-도핑된 영역들(111/110)의 탄소 농도의 비는 약 1:0.65:0.65 내지 약 1:0.9:0.9의 범위일 수 있다.
탄소-도펀트는 에피택셜 소스/드레인 영역(84)으로부터 핀들(56)의 채널 영역들(112)로의 도펀트(예를 들어, p-형 불순물)의 확산을 억제하는(또는 적어도 감소시키는) 것으로 관찰되었다. 따라서, 다양한 실시 예에서, 에피택셜 소스/드레인 영역(84)과 핀들(56)의 채널 영역들(112) 사이에 하나 이상의 탄소-도핑된 영역(예를 들어, 영역(110, 111))을 배치함으로써, 에피택셜 소스/드레인 영역(84)으로부터의 도펀트(예를 들어, p-형 불순물)의 원하지 않는 확산을 감소시킬 수 있다. 예를 들어, 탄소-도핑된 영역(110 및/또는 111)을 갖는 실시 예와 탄소-도핑된 영역(110 및/또는 111)이 없는 실시 예를 비교하는 실험 데이터에서, 에피택셜 소스/드레인 영역(84)으로부터의 도펀트의 확산 거리는 적어도 약 1nm만큼 감소될 수 있다. 또한, 에피택셜 소스/드레인 영역(84)으로부터의 확산을 감소시킴으로써 다음의 비-제한적인 이점들 중 하나 이상을 달성할 수 있다: 쇼트 채널 효과를 감소시키고, 기생 커패시턴스(예를 들어, 게이트-소스 기생 커패시턴스 및/또는 게이트-드레인 기생 커패시턴스)를 감소시키고, 누설을 감소시키고, 결과적인 핀펫 디바이스의 스위칭 속도를 향상시킨다. 예를 들어, 소스/드레인 및 채널 영역들을 분리하는 탄소-도핑된 영역들을 갖는 디바이스에서 이러한 탄소-도핑된 영역들이 없는 디바이스와 비교하여 스위칭 속도가 약 3% 내지 약 6% 향상되었다.
탄소-도핑된 영역들(110)을 형성하기 위한 어닐링 공정은 탄소-도핑된 영역들(106)을 형성하기 위한 어닐링 공정과 별개로 도시되어 있지만, 다른 실시 예에서는 단일 어닐링이 탄소-도핑된 영역들(110) 및 탄소-도핑된 영역들(106)을 동시에 형성하도록 수행될 수 있다. 예를 들어, 일 실시 예에서, 에피택셜 소스/드레인 영역들(82, 84)이 형성된 후에 단일 어닐링 공정이 수행된다. 이러한 실시 예에서, 단일 어닐링은 탄소-도핑된 게이트 스페이서(80B)로부터 하층(underlying) 핀들(56)로의 탄소의 확산을 야기하여, 제2 영역(100B)의 탄소-도핑된 영역들(110)뿐 아니라, 제1 영역(100A)의 탄소-도핑된 영역들(106)을 동시에 형성할 수 있다.
도 21a 내지 도 21c는 각각의 소스/드레인 영역(84)이 인접한 소스/드레인 영역(84)과 물리적으로 분리된 에피택셜 소스/드레인 영역(84)의 실시 예를 도시한다. 일부 실시 예에서, 2개 이상의 인접한 소스/드레인 영역(84)이 병합될 수 있다. 병합된 소스/드레인 영역을 갖는 핀펫의 실시 예는 도 22에 도시되어 있는데, 이는 도 1의 C-C 단면을 따라 취한 것이다. 도 22에서, 2개의 인접한 소스/드레인 영역(84)이 병합된다. 일부 실시 예들에서, 2개가 넘는 인접한 소스/드레인 영역(84)이 병합될 수 있다.
도 23a 내지 도 23c에서, 에칭 정지 층(etch stop layer)(87) 및 중간층 유전체(ILD)(88)가 도 13a-13c 내지 도 18에 도시된 구조 위에(over) 성막된다. 일 실시 예에서, ILD(88)는 유동성(flowable) CVD에 의해 형성되는 유동성 막이다. 일부 실시 예에서, ILD(88)는 포스포-실리케이트 유리(Phospho-Silicate Glass, PSG), 보로-실리케이트 유리(Boro-Silicate Glass, BSG), 붕소-도핑 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass, BPSG), 도핑되지 않은 실리케이트 유리(undoped Silicate Glass, USG) 등과 같은 유전체 물질로 형성되고, CVD, PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다.
도 24a 내지 도 24c에서, CMP와 같은 평탄화 공정은 ILD(88)의 상부 표면을 더미 게이트들(70, 76)의 상부 표면과 평평하게(level) 하기 위해 수행될 수 있다. 평탄화 공정 후에, 더미 게이트들(70, 76)의 상부 표면은 ILD(88)를 통해 노출된다. 일부 실시 예들에서, CMP는 마스크(72, 78) 또는 그 일부를 제거할 수 있다. 다른 실시 예에서, 마스크(72, 78)는 ILD(88)가 성막되기 전에 제거될 수 있다.
도 25a 내지 도 25c에서, 마스크들(72, 78) 및 더미 게이트들(70, 76)의 나머지 부분은 에칭 단계(들)에서 제거되어, 리세스(90)가 형성된다. 각각의 리세스(90)는 각각의 핀(56)의 채널 영역(예를 들어, 채널 영역(108, 112))을 노출시킨다. 각 채널 영역은 에피택셜 소스/드레인 영역(82, 84)의 이웃하는 쌍 사이에 배치된다. 제거하는 동안, 더미 게이트들(70, 76)이 에칭될 때 더미 유전체 층(70, 76)이 에칭 정지 층으로서 사용될 수 있다. 더미 유전체 층(58)은 그 후 더미 게이트들(70, 76)의 제거 후에 제거될 수 있다.
앞서 논의된 바와 같이, 제1 게이트 스페이서(80)에 대해 수행된 탄소 처리(101)는 탄소-도핑된 제1 게이트 스페이서(80)를 강화시키고 제1 게이트 스페이서(80) 위에(over) 탄소 박막(80A)을 생성할 수 있다. 탄소 처리(101)는 도 24A 내지 도 24C에 도시된 더미 게이트들(70, 76)의 제거 동안 에피택셜 소스/드레인 영역(82, 84)을 보호하는데 도움이 될 수 있다. 예를 들어, 일부 실시 예에서, 더미 게이트들(70, 76)은 NH4OH와 같은 습식 세정 화학 물질을 이용하는 습식 세정을 사용하여 제거된다. 탄소 처리(101)가 없으면, 습식 세정 화학 물질은 제1 게이트 스페이서(80), 제2 게이트 스페이서(83) 및 제3 게이트 스페이서(85)를 관통하여 침투하고, 에피택셜 소스/드레인 영역(82, 84)을 손상시킬 수 있다. 탄소 처리(101)는 습식 세정 화학 물질이 게이트 스페이서들을 침투하는 것으로 인한 에피택셜 소스/드레인 영역(82, 84)의 손상을 방지하거나 감소할 수 있다. 따라서, 일부 실시 예들에서, 게이트 스페이서에 대한 탄소 처리(101) 없이 유사한 공정을 사용하여 형성되는 핀펫과 비교하여, 소스/드레인 영역은 결함이 없거나 결함을 감소시켰을 수 있다.
도 26a 내지 도 26c에서, 게이트 유전체 층들(92, 96) 및 게이트 전극들(94, 98)이 대체 게이트들을 위해 형성된다. 게이트 유전체 층들(92, 96)은 예를 들어 핀들(56)의 상부 표면 및 측벽 위에서, 게이트 스페이서들(86)의 측벽 위에서, 그리고 ILD(88)의 상부 표면 위에서 리세스(90) 내에 컨포멀하게(conformally) 성막된다. 일부 실시 예에 따르면, 게이트 유전체 층들(92, 96)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다중 층을 포함한다. 다른 실시 예에서, 게이트 유전체 층들(92, 96)은 하이-k 유전체 물질을 포함하고, 이들 실시 예에서, 게이트 유전체 층들(92, 96)은 약 7.0보다 큰 k 값을 가질 수 있으며, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 실리케이트를 포함할 수 있다, 게이트 유전체 층들(92, 96)의 형성 방법은 분자-빔 증착(Molecular-Beam Deposition, MBD), 원자 층 증착(Atomic Layer Deposition, ALD), PECVD 등을 포함할 수 있다.
다음으로, 게이트 전극들(94, 98)은 게이트 유전체 층들(92, 96) 위에(over) 각각 성막되고, 리세스(90)의 나머지 부분을 채운다. 게이트 전극들(94, 98)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합과 같은 금속 함유 물질 또는 이들의 다중 층으로 이루어질 수 있다. 일부 실시 예들에서, 게이트 전극들(94, 98)은 각각 게이트 전극들(94, 98)의 일 함수(work function)를 튜닝(tuning)하기 위해 하나 이상의 장벽 층, 일 함수 층, 및/또는 일 함수 튜닝 층들을 포함할 수 있다. 게이트 전극들(94, 98)의 충진 후에, CMP와 같은 평탄화 공정이 수행되어, ILD(88)의 상부 표면 위에 있는 게이트 유전체 층들(92 및 96)의 초과(excess) 부분 및 게이트 전극들(94, 98)의 물질을 제거할 수 있다. 따라서, 게이트 전극들(94, 98) 및 게이트 유전체 층들(92, 96)의 물질의 결과적인 나머지 부분들은 결과적인 핀펫들의 대체 게이트를 형성한다.
게이트 유전체 층들(92, 96)의 형성은 게이트 유전체 층들(92, 96)이 동일한 물질로 이루어지도록 동시에 발생할 수 있고, 게이트 전극들(94, 98)의 형성은 게이트 전극들(94, 98)이 동일한 물질로 만들어지도록 동시에 일어날 수 있다. 그러나, 다른 실시 예에서, 게이트 유전체 층들(92, 96)은 별개의 공정에 의해 형성될 수 있어, 게이트 유전체 층들(92, 96)은 상이한 물질로 이루어질 수 있고, 게이트 전극들(94, 98)은 별개의 공정에 의해 형성될 수 있어, 게이트 전극들(94, 98)이 상이한 물질로 이루어질 수 있다. 별개의 공정을 사용할 때 다양한 마스킹 단계를 사용하여 적절한 영역을 마스킹하고 노출시킬 수 있다.
또한, 게이트 전극(94) 및 게이트 유전체 층(92)은 영역(100A)에서 인접한 핀펫 디바이스들의 게이트 스택들로부터 물리적으로 분리될 수 있다(도 28 참조). 유사하게, 게이트 전극(98) 및 게이트 유전체 층(96)은 영역(100B)에서 인접한 핀펫 디바이스들의 게이트 스택들로부터 물리적으로 분리될 수 있다(도 29 참조). 일부 실시 예에서, 게이트 전극들(94/98) 및 게이트 유전체 층들(92/96)은 더미 게이트 스택들(70/76)과 동일한 패턴을 갖도록 형성될 수 있다(도 7a 참조). 이러한 실시 예에서, 더미 게이트 스택들(70/76)은 도 7a와 관련하여 상술한 바와 같이 인접한 더미 게이트 스택들로부터 물리적으로 분리되도록 미리 패터닝되었기 때문에, 게이트 전극들(94/98) 및 게이트 유전체 층들(92/96)은 인접한 게이트 스택들로부터 물리적으로 분리될 수 있다. 다른 실시 예에서, 포토리소그래피와 에칭의 조합은 성막 후에 게이트 전극들(94/98) 및 게이트 유전체 층들(92/96)을 패터닝하는데 사용될 수 있다.
도 27a 내지 도 27b에서, ILD(150)가 ILD(88) 위에(over) 성막된다. 도 27a 내지 도 27c에 더 도시된 바와 같이, 컨택들(contacts)(152, 154)은 ILD(150) 및 ILD(88)를 통해 형성되고 컨택들(156, 158)은 ILD(150)를 통해 형성된다. 일 실시 예에서, ILD(150)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시 예에서, ILD(150)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되며, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 컨택들(152, 154)에 대한 개구들이 ILD(88, 100)를 통해 형성된다. 컨택들(156, 158)에 대한 개구들은 ILD(150)를 통해 형성된다. 이 개구들은 모두 동일한 공정 또는 별도의 공정으로 동시에 형성될 수 있다. 개구들은 수용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 방지 층(diffusion barrier layer), 점착 층(adhesion layer) 등의 라이너(liner) 및 도전성 물질이 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. ILD(150)의 표면으로부터 잉여 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 도전성 물질은 개구 내의 컨택들(152, 154)을 형성한다. 어닐링 공정은 에피택셜 소스/드레인 영역(82, 84)과 컨택들(152, 154) 사이의 계면에서 각각 실리사이드를 형성하도록 수행될 수 있다. 컨택(152)은 에피택셜 소스/드레인 영역(82)에 물리적 전기적으로 결합되고, 컨택(154)은 에피택셜 소스/드레인 영역(84)에 물리적 전기적으로 결합되고, 컨택(156)은 게이트 전극(94)에 물리적으로 전기적으로 연결되며, 컨택(158)은 게이트 전극(98)에 물리적으로 전기적으로 결합된다.
컨택(152, 152)이 컨택(156, 158)과 동일한 단면으로 도 27b에 도시되어 있지만, 이 도면은 설명의 목적을 위한 것이며, 일부 실시 예에서는 컨택들(152, 154)이 컨택(156)과 상이한 단면에 배치된다.
본 명세서에서 논의된 바와 같이, 탄소 처리는 게이트 스페이서 위에 및/또는 하나 이상의 소스/드레인 리세스의 측벽 및 저면을 따라 수행된다. 탄소 처리는 하나 이상의 소스/드레인 리세스의 측벽 및 저면을 따라 하나 이상의 게이트 스페이서의 컨포멀 탄소 플라즈마 도핑을 포함할 수 있다. 따라서, 다양한 실시 예 방법은 에피택셜 소스/드레인 영역으로부터 핀펫 디바이스의 채널 영역을 분리시키고 그 사이에 배치된 탄소-도핑된 영역을 제공하는데 도움이 될 수 있다. 탄소-도핑된 영역은 소스/드레인 영역으로부터 채널 영역 및/또는 하층 벌크 기판으로의 불순물(예를 들어, n-형 또는 p-형 도펀트)의 확산을 억제하는 데 도움이 될 수 있다. 따라서, 디바이스 성능(예를 들어, 스위칭 속도, 기생 용량, 감소된 쇼트 채널 효과, 감소된 누설 등과 같은 AC 전기 성능)이 개선될 수 있다. 예를 들어, 불순물의 확산에 의해, 소스/드레인 및 채널 접합(channel junction)에서의 결함이 감소될 수 있고, 이는 특히 미세 피치 디바이스(finely pitched device)에서 누설 경로의 가능성을 감소시킨다. 또한, 게이트 스페이서의 탄소-도핑은 게이트 대체 공정 동안 더미 게이트에 대한 스페이서의 에칭 선택도를 추가로 증가시킬 수 있고, 이는 스페이서 결함 감소 및 수율 증가를 초래할 수 있다.
일 실시 예에 따라, 방법은, 반도체 기판으로부터 위쪽으로 연장되는 핀(fin)의 측벽들을 따라 상기 측벽들 위에(over) 더미 게이트(dummy gate)를 성막하는 단계; 상기 더미 게이트의 측벽을 따라 제1 게이트 스페이서(gate spacer)를 형성하는 단계; 탄소-도핑된(carbon-doped) 게이트 스페이서를 형성하기 위하여, 상기 제1 게이트 스페이서를 탄소로 플라즈마-도핑(plasma-dope)하는 단계를 포함한다. 상기 방법은 또한, 상기 핀의 채널 영역에 인접하여 소스/드레인 영역을 형성하는 단계; 및 제1 탄소-도핑된 영역을 제공하기 위하여, 상기 탄소-도핑된 게이트 스페이서로부터 상기 핀의 제1 영역 내로 탄소를 확산시키는 단계를 포함한다. 상기 제1 탄소-도핑된 영역은 상기 소스/드레인 영역의 적어도 일부분과 상기 핀의 채널 영역 사이에 배치된다.
일 실시 예에 따라, 방법은, 반도체 핀의 채널 영역의 측벽들을 따라 상기 측벽들 위에 더미 게이트 스택을 형성하는 단계; 상기 반도체 핀의 리세스를 에칭하는 단계; 상기 반도체 핀에 제1 탄소-도핑된 영역을 제공하기 위해 상기 리세스의 측벽들 및 저면을 탄소-도핑하는 단계; 및 상기 리세스 내에 에피택셜 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다. 상기 제1 탄소-도핑된 영역은 상기 리세스 내의 에피택셜 소스/드레인 영역의 측벽과 상기 반도체 핀의 채널 영역 사이에 배치된다.
일 실시 예에 따르면, 핀펫 디바이스는 반도체 기판으로부터 위로 연장되는 핀; 상기 핀의 채널 영역의 측벽들을 따라 상기 측벽들 위에 있는 게이트 스택; 상기 핀에 인접한 소스/드레인 영역; 및 상기 게이트 스택의 측벽을 따라 배치된 게이트 스페이서를 포함한다. 상기 핀펫 디바이스는 또한 소스/드레인 영역의 저면 및 측벽을 따라 배치된 제1 탄소-도핑된 영역을 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시 예의 피쳐를 개략적으로 설명한다. 당업자는 여기서 소개된 실시 예들의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 또한, 당업자는 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 깨달아야 한다.
<부기>
1. 방법으로서,
반도체 기판으로부터 위쪽으로 연장되는 핀(fin)의 측벽들 위에 그리고 상기 측벽들을 따라 더미 게이트(dummy gate)를 성막하는 단계;
상기 더미 게이트의 측벽을 따라 제1 게이트 스페이서(gate spacer)를 형성하는 단계;
탄소-도핑된(carbon-doped) 게이트 스페이서를 형성하기 위하여, 상기 제1 게이트 스페이서를 탄소로 플라즈마-도핑(plasma-dope)하는 단계;
상기 핀의 채널 영역에 인접하게 소스/드레인 영역을 형성하는 단계; 및
제1 탄소-도핑된 영역을 마련하기 위하여, 상기 탄소-도핑된 게이트 스페이서로부터 상기 핀의 제1 영역 내로 탄소를 확산시키는 단계
를 포함하고, 상기 제1 탄소-도핑된 영역은 상기 소스/드레인 영역의 적어도 일부분과 상기 핀의 채널 영역 사이에 배치되는 것인 방법.
2. 제1항에 있어서, 상기 소스/드레인 영역을 형성하는 단계는, 상기 핀의 제1 영역에 인접한 리세스를 마련하기 위해 상기 핀의 제2 영역을 에칭하는 단계를 포함하고,
상기 방법은, 상기 리세스의 측벽들 및 저면을 따라 제2 탄소-도핑된 영역을 형성하기 위하여, 상기 리세스를 탄소로 플라즈마-도핑하는 단계를 더 포함하는 것인 방법.
3. 제2항에 있어서, 상기 리세스를 탄소로 플라즈마-도핑하는 단계는 또한, 상기 리세스의 측벽들을 따라 그리고 상기 리세스의 저면 위에 탄소 박막(thin carbon film)을 성막하고,
상기 방법은, 세정 공정을 사용하여 상기 탄소 박막을 제거하는 단계를 더 포함하는 것인 방법.
4. 제2항에 있어서, 상기 리세스를 플라즈마-도핑한 후에, 상기 리세스에 상기 소스/드레인 영역을 애피택셜 성장시키는 단계를 더 포함하고,
상기 제2 탄소-도핑된 영역은 상기 소스/드레인 영역의 측벽들 및 저면을 따라 배치되는 것인 방법.
5. 제1항에 있어서, 상기 탄소-도핑된 게이트 스페이서로부터 상기 제1 영역 내로 탄소를 확산시키는 단계는, 상기 탄소-도핑된 게이트 스페이서를 어닐링하는 단계를 포함하는 것인 방법.
6. 제5항에 있어서, 상기 탄소-도핑된 게이트 스페이서로부터 주변 영역으로 탄소를 확산시키는 단계는, 상기 소스/드레인 영역을 형성한 후에 상기 탄소-도핑된 게이트 스페이서를 어닐링하는 단계를 포함하는 것인 방법.
7. 제1항에 있어서, 상기 더미 게이트를 상기 핀의 채널 영역의 측벽들 위에 그리고 상기 측벽들을 따라 배치된 기능적 게이트 스택으로 대체하는 단계를 더 포함하는 방법.
8. 제1항에 있어서, 상기 제1 영역의 상부 표면에 저농도로 도핑된 드레인 영역을 형성하는 단계를 더 포함하고,
상기 방법은, 상기 제1 탄소-도핑된 영역이 상기 저농도로 도핑된 드레인 영역에 적어도 부분적으로 배치되도록 상기 탄소-도핑된 게이트 스페이서로부터 상기 저농도로 도핑된 드레인 영역으로 탄소를 확산시키는 단계를 더 포함하는 것인 방법.
9. 방법으로서,
반도체 핀의 채널 영역의 측벽들 위에 그리고 상기 측벽들을 따라 더미 게이트 스택을 형성하는 단계;
상기 반도체 핀 내에 리세스를 에칭하는 단계;
상기 반도체 핀 내에 제1 탄소-도핑된 영역을 마련하기 위해 상기 리세스의 측벽들 및 저면을 탄소-도핑하는 단계; 및
상기 리세스 내에 에피택셜 소스/드레인 영역을 에피택셜 성장시키는 단계
를 포함하고, 상기 제1 탄소-도핑된 영역은 상기 리세스 내의 에피택셜 소스/드레인 영역의 측벽과 상기 반도체 핀 내의 채널 영역 사이에 배치되는 것인 방법.
10. 제9항에 있어서, 상기 제1 탄소-도핑된 영역은 상기 소스/드레인 영역의 측벽 및 저면을 따라 배치되는 것인 방법.
11. 제9항에 있어서, 상기 리세스의 측벽들 및 저면을 탄소-도핑하는 단계는, 상기 리세스의 측벽들 및 저면을 따라 탄소막을 성막하는 것인 방법.
12. 제11항에 있어서, 상기 리세스 내에 상기 소스/드레인 영역을 에피택셜 성장시키기 전에 상기 탄소막을 제거하는 단계를 더 포함하는 방법.
13. 제9항에 있어서,
상기 더미 게이트 스택의 측벽들 위에 그리고 상기 측벽들을 따라 스페이서를 성막하는 단계; 및
상기 더미 게이트 스택의 측벽들을 따라 그리고 상기 반도체 핀 위에 탄소-도핑된 스페이서를 형성하기 위해 상기 스페이서를 탄소 플라즈마 도핑(carbon plasma doping)하는 단계
를 더 포함하는 방법.
14. 제13항에 있어서, 탄소를 상기 반도체 핀 내로 확산시키고 제2 탄소-도핑된 영역을 마련하기 위하여, 상기 탄소-도핑된 스페이서를 어닐링하는 단계를 더 포함하고,
상기 제2 탄소-도핑된 영역은 상기 소스/드레인 영역의 측벽과 채널 영역 사이에 배치되는 것인 방법.
15. 제14항에 있어서, 상기 탄소-도핑된 스페이서를 어닐링하는 단계는 상기 소스/드레인 영역을 에피택셜 성장시킨 후에 수행되며,
상기 제2 탄소-도핑된 영역은 상기 제1 탄소-도핑된 영역과 상기 채널 영역 사이에 추가로 배치되는 것인 방법.
16. 제9항에 있어서, 상기 리세스의 측벽들 및 저면을 탄소-도핑하는 단계는 탄소 플라즈마 도핑 공정을 포함하는 것인 방법.
17. 핀 전계 효과 트랜지스터[fin Field Effect Transistor; finFET(핀펫)] 디바이스로서,
반도체 기판으로부터 위쪽으로 연장되는 핀;
상기 핀의 채널 영역의 측벽들 위의 그리고 상기 측벽들을 따른 게이트 스택;
상기 핀에 인접한 소스/드레인 영역;
상기 게이트 스택의 측벽을 따라 배치된 게이트 스페이서; 및
상기 소스/드레인 영역의 저면 및 측벽을 따라 배치된 제1 탄소-도핑된 영역
을 포함하는 핀펫 디바이스.
18. 제17항에 있어서, 상기 제1 탄소-도핑된 영역은 상기 소스/드레인 영역의 적어도 일부와 상기 핀의 채널 영역 사이에 배치되는 것인 핀펫 디바이스.
19. 제17항에 있어서, 상기 게이트 스페이서 아래 및 상기 제1 탄소-도핑된 영역과 상기 채널 영역 사이의 제2 탄소 도핑 영역을 더 포함하는 핀펫 디바이스.
20. 제17항에 있어서, 상기 게이트 스페이서는 탄소 도펀트를 포함하는 것인 핀펫 디바이스.

Claims (10)

  1. 방법으로서,
    반도체 기판으로부터 위쪽으로 연장되는 핀(fin)의 측벽들 위에 그리고 상기 측벽들을 따라 더미 게이트(dummy gate)를 성막하는 단계;
    상기 더미 게이트의 측벽을 따라 제1 게이트 스페이서(gate spacer)를 형성하는 단계;
    탄소-도핑된(carbon-doped) 게이트 스페이서를 형성하기 위하여, 상기 제1 게이트 스페이서를 탄소로 플라즈마-도핑(plasma-dope)하는 단계;
    상기 핀의 채널 영역에 인접하게 소스/드레인 영역을 형성하는 단계; 및
    제1 탄소-도핑된 영역을 마련하기 위하여, 상기 탄소-도핑된 게이트 스페이서로부터 상기 핀의 제1 영역 내로 탄소를 확산시키는 단계
    를 포함하고, 상기 제1 탄소-도핑된 영역은 상기 소스/드레인 영역의 적어도 일부분과 상기 핀의 채널 영역 사이에 배치되는 것인 방법.
  2. 제1항에 있어서, 상기 소스/드레인 영역을 형성하는 단계는, 상기 핀의 제1 영역에 인접한 리세스를 마련하기 위해 상기 핀의 제2 영역을 에칭하는 단계를 포함하고,
    상기 방법은, 상기 리세스의 측벽들 및 저면을 따라 제2 탄소-도핑된 영역을 형성하기 위하여, 상기 리세스를 탄소로 플라즈마-도핑하는 단계를 더 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 탄소-도핑된 게이트 스페이서로부터 상기 제1 영역 내로 탄소를 확산시키는 단계는, 상기 탄소-도핑된 게이트 스페이서를 어닐링하는 단계를 포함하는 것인 방법.
  4. 제1항에 있어서, 상기 더미 게이트를 상기 핀의 채널 영역의 측벽들 위에 그리고 상기 측벽들을 따라 배치된 기능적 게이트 스택으로 대체하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서, 상기 제1 영역의 상부 표면에 저농도로 도핑된 드레인 영역을 형성하는 단계를 더 포함하고,
    상기 방법은, 상기 제1 탄소-도핑된 영역이 상기 저농도로 도핑된 드레인 영역에 적어도 부분적으로 배치되도록 상기 탄소-도핑된 게이트 스페이서로부터 상기 저농도로 도핑된 드레인 영역으로 탄소를 확산시키는 단계를 더 포함하는 것인 방법.
  6. 방법으로서,
    반도체 핀의 채널 영역의 측벽들 위에 그리고 상기 측벽들을 따라 더미 게이트 스택을 형성하는 단계;
    상기 반도체 핀 내에 리세스를 에칭하는 단계;
    상기 반도체 핀 내에 제1 탄소-도핑된 영역을 마련하기 위해 상기 리세스의 측벽들 및 저면을 탄소-도핑하는 단계; 및
    상기 리세스 내에 에피택셜 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 포함하고, 상기 제1 탄소-도핑된 영역은 상기 리세스 내의 에피택셜 소스/드레인 영역의 측벽과 상기 반도체 핀 내의 채널 영역 사이에 배치되는 것인 방법.
  7. 제6항에 있어서, 상기 제1 탄소-도핑된 영역은 상기 소스/드레인 영역의 측벽 및 저면을 따라 배치되는 것인 방법.
  8. 제6항에 있어서, 상기 리세스의 측벽들 및 저면을 탄소-도핑하는 단계는, 상기 리세스의 측벽들 및 저면을 따라 탄소막을 성막하는 것인 방법.
  9. 제6항에 있어서,
    상기 더미 게이트 스택의 측벽들 위에 그리고 상기 측벽들을 따라 스페이서를 성막하는 단계; 및
    상기 더미 게이트 스택의 측벽들을 따라 그리고 상기 반도체 핀 위에 탄소-도핑된 스페이서를 형성하기 위해 상기 스페이서를 탄소 플라즈마 도핑(carbon plasma doping)하는 단계
    를 더 포함하는 방법.
  10. 핀 전계 효과 트랜지스터[fin Field Effect Transistor; finFET(핀펫)] 디바이스로서,
    반도체 기판으로부터 위쪽으로 연장되는 핀;
    상기 핀의 채널 영역의 측벽들 위의 그리고 상기 측벽들을 따른 게이트 스택;
    상기 핀에 인접한 소스/드레인 영역;
    상기 게이트 스택의 측벽을 따라 배치된 게이트 스페이서; 및
    상기 소스/드레인 영역의 저면 및 측벽을 따라 배치된 제1 탄소-도핑된 영역
    을 포함하는 핀펫 디바이스.
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