CN106601676A - 半导体装置的形成方法 - Google Patents

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doping
ild layer
substrate
finfet
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王参群
余德伟
方子韦
陈毅帆
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体装置的形成方法包括沉积可流动的介电层于基板上，以及回火可流动的介电层。此方法亦包括进行高温(HT)掺杂工艺于可流动的介电层上。HT掺杂工艺可包括注入掺质离子至可流动的介电层，并在注入掺质离子时加热基板。加热基板的方法可包括加热基板支架的温度至高于100℃，且基板支架用于固定基板。上述方法的优点之一为降低可流动的介电材料其湿蚀刻率(WER)。

Description

半导体装置的形成方法
技术领域
本公开实施例涉及半导体装置与其形成方法。
背景技术
随着半导体技术的进展，更高的储存容量、更快的处理系统、更高的效能、与更低的成本等需求也随之增加。为达上述需求，半导体产业持续缩小半导体装置如金属氧化物半导体场效晶体管(MOSFET)的尺寸，并增加集成电路(IC)上的半导体装置其封装密度，使IC上的半导体装置数目更多。
上述尺寸缩小会增加IC中半导体装置的形成工艺的复杂性。
发明内容
本公开一实施例提供的方法，包括：形成多个鳍状物于基板上；形成栅极结构于鳍状物上；形成掺杂的应变区与栅极结构相邻；沉积可流动的介电层于栅极结构与掺杂的应变区上；以及在可流动的介电层上进行高温掺杂工艺，以形成高温掺杂的介电层。
附图说明
图1为一些实施例中，FinFET的透视图。
图2为一些实施例中，FinFET的剖视图。
图3至图15为一些实施例中，FinFET于工艺的不同阶段中的透视图与剖视图。
图16A与图16B为一些实施例中，相邻的FinFET的剖视图。
图17至图18为一些实施例中，制作FinFET的方法的流程图。
其中，附图标记说明如下：
A-A 剖线
D、103ta、103tb 深度
S 间距
W 宽度
100 FinFET
102、102* 基板
102s、103"a、104t、106t、522.1t、522.2t、522.3t、642a 上表面
103、103*、103**、103" ILD层
104.1、104.2、104.3 鳍状物
106、106* STI区
107 栅极介电层
108 栅极结构
109 栅极层
111 间隔物
111t 厚度
112、112* 源极区
113 宽度
115、115* 源极接点结构
116、126 导电区
117、127 硅化物区
120、120* 漏极区
121、123、523、824 界面
125、125* 漏极接点结构
130.1、130.2、130.3 通道区
138 蚀刻停止层
304a 垫层
304b 掩模层
306 光敏层
308 开口
410 沟槽
518 凹陷区
522.1、522.2、522.3 较上部份
608 虚置栅极结构
642 多晶硅层
726 凹陷部份
1250 蒸气
1352 掺质
1446、1446*、1448、1448* 接点开口
1660 空洞
1662 金属填充的空洞
1700、1800 方法
1710、1720、1730、1740、1750、1760、1770、1780、1810、1820、1830、1840、1850、1860、1870、1880 步骤
具体实施方式
下述内容提供的不同实施例或实例可实施本公开的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
值得注意的是，下述内容提及的「一实施例」、「例示性实施例」、或类似叙述指的是可包含特定结构或特征的实施例，但每一实施例不必包含特定结构或特征。此外，这些用语所指的不一定是相同实施例。另一方面，当一实施例关于特定结构或特征时，本领域技术人员自可将此实施例的结构或特征，连结至未明确说明这些结构或特征的另一实施例。
应理解的是，术语或用语仅用以叙述而非限缩本公开，其用于让本领域技术人员得以理解本公开。
在下述内容中，用语「选择性」指的是相同蚀刻条件下，两种材料之间的蚀刻率比例。
此处所述的「基板」指的是后续材料层置于其上的材料。基板本身可图案化或新增材料于其顶部，且新增的材料可图案化或维持未图案化的状态。此外，「基板」亦可为任何半导体材料的种类如硅、锗、砷化镓、磷化铟、或类似物。在另一实施例中，基板可为非导电材料如玻璃或蓝宝石晶圆。
FinFET的一例
图1是一实施例中，FinFET 100的透视图。FinFET 100指的是任何鳍状物为主的多栅极晶体管。FinFET 100可包含于微处理器中、记忆单元、及/或任何集成电路(IC)中。虽然图1显示FinFET 100，但应理解IC可包含任何数目的其他装置如电阻、电容、电感、熔丝、或类似物。图1用于说明而不需依比例绘示。FinFET 100形成于基板102上，且可包含多个鳍状物104.1、104.2、与104.3；多个STI(浅沟槽隔离)区106；栅极结构108位于每一鳍状物104.1、104.2、与104.3上；源极区112位于栅极结构108的一侧上；漏极区120位于栅极结构108的另一侧上；源极接点结构115位于源极区112上；漏极接点结构125位于漏极区120上；HT(高温)掺杂的ILD(层间介电)层103；以及蚀刻停止层138(未图示于图1中，但图示于图2中的剖视图)。本领域技术人员应理解的是，用语「源极」与「漏极」可互换，端视操作晶体管时施加于这些端点的电压为何。图1显示单一的栅极结构108。额外的栅极结构(未图示)与图1所示的栅极结构108类似，且平行于栅极结构108。此外，FinFET 100可包含其他构件如栅极接点、通孔、内连线金属层、介电层、钝化层、或类似物，但未图示以简化说明。图1的透视图对应图案化(或形成)ILD层103后，再形成源极接点结构115与漏极接点结构125的结构。
基板102指的是FinFET 100形成其上的物理材料。基板102为半导体材料，其可为但不限定于硅。在一实施例中，基板102包含结晶硅基板(如晶圆)。在另一实施例中，基板102可包含另一半导体元素如钻石或锗；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；半导体合金如碳化硅锗、硅锗、磷化镓砷、磷化镓铟、砷化镓铟、磷化镓铟砷、砷化铝铟、及/或砷化镓铝；或上述的组合。在其他实施例中，基板102可包含外延(epi)层(其可具有应变以增进效能)及/或绝缘层上硅(SOI)结构。此外，基板102可包含多种掺杂区，端视设计需求(如p型基板或n型基板)。在一些实施例中，掺杂区可掺有p型或n型掺质。举例来说，掺杂区可掺有p型掺质如硼或BF2、n型掺质如磷或砷、及/或上述的组合。掺杂区可设置以用于n型FinFET，或设置以用于p型FinFET。
鳍状物104.1、104.2、与104.3为FinFET 100的带电结构。鳍状物104.1、104.2、与104.3各自包含通道区130.1、130.2、与130.3(未图示于图1中，但通道区130.3图示于图2中的剖视图)。通道区130.1、130.2、与130.3各自位于栅极结构108下，且位于源极区112与漏极区120之间。施加电压至栅极结构108以开启FinFET 100时，通道区130.1、130.2、与130.3可提供源极区112与漏极区120之间的导电路径。值得注意的是，图1中包含三个鳍状物104.1、104.2、与104.3的FinFET 100仅用以简化说明与举例。本领域技术人员应理解，FinFET 100可包含任何数目的鳍状物，比如与图1所示的多个鳍状物类似的单一鳍状物。
STI区106提供电性绝缘于FinFET 100与相邻的主动及被动单元(未图示于图1中)之间，且上述主动及被动单元整合至或沉积于基板102上。此外，STI区106可提供电性绝缘于鳍状物104.1、104.2、与104.3之间，或提供电性绝缘于上述鳍状物与相邻的主动与被动单元之间。在多种实施例中，STI区106的组成为介电材料如氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低介电常数的介电材料、其/或其他合适的绝缘材料。在一些实施例中，STI区106可包含多层结构，比如具有一或多个衬垫层。
FinFET 100更包含界面121于鳍状物(104.1、104.2、与104.3)与基板102之间，以及界面123于STI区106与基板102之间。在一实施例中，界面121与界面123共平面。在其他实施例中，界面121高于或低于界面123。
源极区112与漏极区120形成于鳍状物104.1、104.2、与104.3上。源极区112与漏极区120可包含外延成长于鳍状物104.1、104.2、与104.3的凹陷部份上的半导体材料，且凹陷部份位于栅极结构108及通道区130.1、130.2、与130.3的两侧上。在一实施例中，外延成长的半导体材料与基板102的材料可为相同材料。在另一实施例中，外延成长的半导体材料可为应变材料，且与基板102的材料不同。由于应变的半导体材料与基板102的材料的晶格常数不同，可施加应变至通道区130.1、130.2、与130.3，以提升装置的载子迁移率与装置效能。应变的半导体材料可包含半导体元素材料如锗(Ge)或硅(Si)；半导体化合物材料如砷化镓(GaAs)或砷化铝镓(AlGaAs)；或半导体合金如硅锗(SiGe)或磷化镓砷(GaAsP)。
此外，源极区112与漏极区120可于外延工艺中临场掺杂。在多种实施例中，外延成长的源极区112与漏极区120可掺杂p型掺质如硼或BF2、n型掺质如磷或砷、及/或上述的组合。外延成长的SiGe的源极区112与漏极区120可掺杂p型掺质如硼或BF2、n型掺质如磷或砷、及/或上述的组合。外延成长的Si的源极区112与漏极区120可掺杂碳以形成Si:C的源极区112与漏极区120、掺杂磷以形成Si:P的源极区112与漏极区120、或掺杂碳与磷以形成SiCP的源极区112与漏极区120。在另一实施例中，源极区112与漏极区120并未临场掺杂，而是进行注入工艺(如接面注入工艺)以掺杂源极区112与漏极区120。
源极接点结构115与漏极接点结构125，分别形成于源极区112与漏极区120上。源极接点结构115与漏极接点结构125设置以分别提供讯号至源极区112与漏极区120。在一实施例中，源极接点结构115与漏极接点结构125分别包含导电区116与126以及硅化物区117与127。在一些实施例中，导电区116与216包含导电材料如W、Al、或Cu。硅化物区117可提供低电阻界面于导电区116与源极区112之间，而硅化物区127可提供低电阻界面于导电区126与漏极区120之间。硅化物区117与127可包含金属硅化物。用以形成金属硅化物的金属可为钴、钛、或镍。
栅极结构108越过每一鳍状物104.1、104.2、与104.3，并包覆鳍状物104.1、104.2、与104.3中定义为通道区130.1、130.2、与130.3的部份(位于源极区112与漏极区120之间)。栅极结构108可控制流经源极区112与漏极区120之间的通道区130.1、103.2、与130.3的电流。栅极结构108包含栅极介电层107、栅极层109、与间隔物111。在其他实施例中，栅极结构108更包含界面层、盖层、蚀刻停止层、及/或其他合适材料。界面层包含介电材料如氧化硅(SiO2)或氮氧化硅(SiON)，有助于降低栅极结构108与鳍状物104.1、104.2、与104.3之间的损伤。界面介电层的形成方法可为化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)、及/或其他合适工艺。
栅极介电层107可包含氧化硅，其形成方法可为CVD、PVD、ALD、电子束蒸镀、或其他合适工艺。在一些实施例中，栅极介电层107可包含一或多层的氧化硅、氮化硅、氮氧化硅、或高介电常数的介电材料如氧化铪(HfO2)、TíO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、或上述的组合。在其他实施例中，高介电常数的介电材料可包含金属氧化物。用于高介电常数的介电材料的金属氧化物，包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、及/或上述的组合的氧化物。高介电常数的介电层的形成方法可为原子层沉积(ALD)及/或其他合适方法。在一些实施例中，栅极介电层107的厚度介于约1nm至约5nm之间。在一些实施例中，栅极介电层107可包含界面层，其组成可为二氧化硅。在一些实施例中，栅极介电层107可包含单层或堆叠的绝缘材料层。
栅极层109可为均匀或不均匀掺杂的多晶硅。在一些其他实施例中，栅极层109包含功函数金属。栅极层109中包含的p型功函数金属可包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合适的p型功函数材料、或上述的组合。栅极层109中包含的n型功函数金属可包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料、或上述的组合。功函数值与功函数金属层的材料组成有关，因此可选择栅极层109的第一功函数层的材料以调整其功函数值，使形成于各别区域中的装置达到所需的临界电压Vt。栅极层109的形成方法可为合适工艺如ALD、CVD、PVD、电镀、或上述的组合。在一些实施例中，栅极层109的宽度113介于约30nm至约60nm之间。
HT掺杂的ILD层103位于FinFET 100上，设置使源极接点结构115、漏极接点结构125、与栅极结构108彼此电性隔离。在一些实施例中，HT掺杂的ILD层103可设置以电性隔离FinFET 100与其他装置及/或功能单元，且其他装置及/或功能单元位于包含FinFET 100的IC上。HT掺杂的ILD层103可隔离FinFET 100较上层的金属化物，且金属化物用于使基板102上的多种构件内连线至功能集成电路(如微处理器、数位讯号处理器、与记忆装置)。
在一些实施例中，HT掺杂的ILD层103其形成方法是将可流动的介电材料物理致密化及/或化学转变为介电材料(如氧化硅或氮化硅)。在一实施例中，ILD层103的形成方法是将介电材料回火与高温掺杂为氧化硅。在一些实施例中，可流动的介电材料主要包含氮化硅、氮氧化硅、碳化硅、或碳氧化硅。可流动的介电材料如其名所示，在沉积填入高深宽比的间隙或空间时可流动。一般而言，多种化学品可添加至含硅前驱物，使沉积的膜状物得以流动。在一些实施例中，可添加氢化氮键。可流动的介电前驱物(特别是可流动的氧化硅前驱物)可包含硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、HSQ/MSQ、过氢硅氮烷(TCPS)、过氢聚硅氮烷(PSZ)、四乙氧硅烷(TEOS)、或硅烷胺如三硅烷胺(TSA)。可流动的介电材料的形成方法可为可流动的CVD(FCVD)工艺。在一些实施例中，回火及/或高温掺杂沉积的可流动介电材料，有助于移除不需要的元素使其致密化。用于掺杂可流动的介电材料的材料可包含硅、锗、氧、氮、或上述的组合，或不会转变或劣化ILD层103的介电性质的任何元素。形成HT掺杂的ILD层103的高温掺杂工艺，可改善HT掺杂的ILD层103的介电材料的结构密度。举例来说，与现有FinFET的工艺技术中未采用HT掺杂工艺形成的ILD层其湿蚀刻率(WER)相较，改善结构密度的HT掺杂的ILD层103其WER降低约30％至50％。
在现有FinFET的工艺技术中，通常在形成接点结构于ILD层时造成ILD层的底切。底切导致ILD层中产生不需要的空洞。在沉积金属以填入蚀刻后的接点开口时，金属亦填入不需要的空洞中。这将形成预期之外的导电路径于相邻的FinFET的接点结构之间，造成相邻的FinFET短路。
FinFET的一例的剖视图
图2是FinFET 100的剖视图，其沿着图1的剖线A-A穿过基板102、鳍状物104.3、栅极结构108、源极区112、源极接点区115、漏极区120、漏极接点区125、HT掺杂的ILD层103、与蚀刻停止层138。图2的剖视图对应源极接点结构115与漏极接点结构125形成于HT掺杂的ILD层103与蚀刻停止层138中的图案化工艺之后。值得注意的是，图1中的FinFET 100与图2中沿着剖线A-A的FinFET 100可不依比例绘示。本领域技术人员应理解，图2可说明FinFET100的额外结构，如同进一步说明图1中FinFET 100的这些结构。本领域技术人员亦应理解，在未偏离本技术领域的精神与范畴下，FinFET 100不需包含图2中所述的所有额外结构。相反地，如同图1与图2中的不同设置与布置，不同结构、设置、与布置可用于FinFET 100中。
如图2所示，鳍状物104.3位于基板102上。鳍状物104.3的第一部份位于栅极结构108下，位于源极区112与漏极区120之间，且包括通道区130.3。源极区112与漏极区120分别位于鳍状物104.3的第二部份与第三部份下，并分别接触鳍状物104.3的第二部份与第三部份。鳍状物104.3的第一部份夹设于鳍状物104.3的第二部份与第三部份之间，且第二部份与第三部份不位于栅极结构108下。栅极结构108位于鳍状物104.3的第一部份上。栅极介电层107实质上接触栅极层109，并隔离栅极层109与鳍状物104.3。间隔物111实质上接触栅极介电层109，且在FinFET 100的后续工艺中有助于保护栅极结构108的完整性。源极接点结构115实质上接源极区112、蚀刻停止层138、与HT掺杂的ILD层103。同样地，漏极接点结构125实质上接触漏极区120、蚀刻停止层138、与HT掺杂的ILD层103。HT掺杂的ILD层103设置使源极接点结构115、漏极接点结构125、与栅极结构108彼此电性隔离。
蚀刻停止层138可作为掩模层与保护层，在形成源极接点结构115与漏极接点结构125的工艺中，保护源极区112与漏极区120。在一些实施例中，蚀刻停止层138的材料可包含但不限于SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN、或上述的组合。蚀刻停止层138的形成方法可为电浆增强化学气相沉积(PECVD)、次压化学气相沉积(SACVD)、低压化学气相沉积(LPCVD)、ALD、高密度电浆(HDP)、电浆增强原子层沉积(PEALD)、分子层沉积(MLD)、电浆脉冲化学气相沉积(PICVD)、或其他合适沉积方法。在一实施例中，蚀刻停止层138的厚度介于约20nm至约200nm之间。在另一实施例中，蚀刻停止层138的厚度介于约20nm至约100nm之间。
FinFET的制作方法的一实施例
图3至图15是一些实施例中，制作FinFET 100的工艺的多种阶段的多种透视图与剖视图。
图3是一实施例中，图案化基板102以用于形成鳍状物104.1、104.2、与104.3之后的FinFET 100其半成品的剖视图。鳍状物104.1、104.2、与104.3的形成方法为蚀刻至基板102中。在一实施例中，垫层304a与掩模层304b形成于半导体的基板102上。垫层304a可为薄膜，其包含氧化硅，且其形成方法可为热氧化工艺。垫层304a可作为基板102与掩模层304b之间的粘着层。垫层304a可作为蚀刻掩模层304b时的蚀刻停止层。在一实施例中，掩模层304b的组成为氮化硅，其形成方法可为LPCVD或PECVD。掩模层304b在后续光微影工艺中作为硬掩模。光敏层306形成于掩模层304b上，并图案化光敏层306以形成开口308于其中。
图4是一实施例中，形成鳍状物104.1、104.2、与104.3之后的FinFET 100其半成品的透视图。经由开口308蚀刻掩模层304b与垫层304a，以露出下方的基板102。接着蚀刻露出的基板102，以形成沟槽410于基板102的上表面102s。位于沟槽410之间的部份基板102即形成鳍状物104.1、104.2、与104.3。接着移除光敏层306。之后可进行清洁步骤，以移除半导体的基板102的原生氧化物。清洁步骤可采用稀氢氟酸(DHF)。
在一些实施例中，当沟槽410的宽度W介于约30nm至约150nm之间时，相邻的沟槽410之间的间距S可小于约30nm，且沟槽410的深度D可界于约210nm至约250nm之间。在一实施例中，沟槽410的深宽比(D/W)大于约7.0。在一些其他实施例中，深宽比可大于约8.0。在一些其他实施例中，深宽比可小于约7.0，或介于约7.0至8.0之间。
图5是一实施例中，形成STI区106之后的FinFET 100其半成品的透视图。STI区106的形成方法包含沉积与蚀刻介电材料。沟槽410填有介电材料。介电材料可包含氧化硅。在一些实施例中，亦可采用其他介电材料如氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、或低介电常数的介电材料。在一实施例中，介电材料的形成方法可为高密度电浆(HDP)CVD工艺，其采用硅烷(SiH4)与氧(O2)作为反应前驱物。在其他实施例中，介电材料的形成方法可为次压CVD(SACVD)或高深宽比工艺(HARP)，其中工艺气体可包含四乙氧硅烷(TEOS)及/或臭氧(O3)。在又一其他实施例中，介电材料的形成方法可为旋转涂布介电物(SOD)工艺，其可为氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。
进行化学机械抛光或湿蚀刻工艺，以移除掩模层304b与垫层304a。在移除步骤后，蚀刻介电材料以形成STI区106及凹陷区518，如图5所示。在一实施例中，蚀刻介电层的步骤可采用湿蚀刻工艺，比如将基板102浸入氢氟酸(HF)中。在另一实施例中，蚀刻步骤可采用干蚀刻工艺，比如采用CHF3或BF3作为蚀刻气体的干蚀刻工艺。鳍状物104.1、104.2、与104.3各自具有较上部份522.1、522.2、与522.3，其自STI区106其平坦的上表面106t凸起，以作为FinFET 100的通道区130.1、130.2、与130.3。较上部份522.1、522.2、与522.3可各自包含上表面522.1t、522.2t、与522.3t。在一些实施例中，STI区106其平坦的上表面106t低于上表面522.1t、522.2t、与522.3t。在一实施例中，每一较上部份522.1、522.2、与522.3的垂直尺寸可介于约15nm至约50nm之间。在另一实施例中，每一较上部份522.1、522.2、与522.3的垂直尺寸可介于约20nm至约40nm之间。在又一实施例中，每一较上部份522.1、522.2、与522.3的垂直尺寸可介于约25nm至约35nm之间。
图6是一实施例中，形成虚置栅极结构608于鳍状物104.1、104.2、与104.3及STI区106上之后的FinFET 100其半成品的透视图。虚置栅极结构608包含多晶硅层642与间隔物111。多晶硅层642与间隔渡111形成于STI区106的上表面106t以及上表面522.1t、522.2t、与522.3t上，以包覆较上部份522.1、522.2、与522.3。界面523形成于多晶硅层642(与间隔物111)以及较上部份522.1、522.2、与522.3之间。多晶硅层642的形成方法可为任何合适工艺。举例来说，多晶硅层642的形成方法可包含沉积、光微影图案化。与蚀刻等工艺。沉积工艺包含化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适方法、及/或上述的组合。光微影图案化工艺包含涂布光致抗蚀剂如旋转涂布、润湿、干燥如硬烘烤、其他合适工艺、及/或上述的组合。蚀刻工艺包含干蚀刻、湿蚀刻、及/或其他蚀刻方法如反应性离子蚀刻。间隔物111可包含介电材料如氧化硅、碳化硅、氮化硅、氮氧化硅、或其他合适材料。间隔物11可包含单层或多层的结构。可采用CVD、PVD、ALD、或其他合适技术形成介电材料的毯覆层，之后在介电材料上进行非等向蚀刻，以形成间隔物111于多晶硅层642的两个侧壁上。每一间隔物111包含的厚度111t介于约5nm至约15nm之间。
图7是一实施例中，形成鳍状物104.1、104.2、与104.3的凹陷部份726之后的FinFET其半成品的透视图。虚置栅极结构608未覆盖的部份鳍状物104.1、104.2、与104.3，将凹陷以形成具有上表面104t的凹陷部份726。在一实施例中，凹陷部份726的上表面104t，低于STI区106其平坦的上表面106t。在其他实施例中，虚置栅极结构608未覆盖的部份鳍状物104.1、104.2、与104.3，将凹陷至露出基板102的上表面102t。在一实施例中，以间隔物111作为掩模进行偏电压蚀刻工艺，以形成凹陷部份726。在一实施例中，蚀刻工艺的压力介于约1mTorr至约1000mTorr之间，功率介于约50W至约1000W之间，偏电压介于约20V至约500V之间，温度介于约40℃至约60℃之间，并采用HBr及/或Cl2作为蚀刻气体。另一方面，此实施例中用于蚀刻工艺的偏电压可调整至更佳的蚀刻方向，使凹陷部份726达到所需的轮廓。
图8是一实施例中，形成极区112与漏极区120于鳍状物104.1、104.2、与104.3的凹陷部份726上之后的FinFET 100其半成品的透视图。源极区112与漏极区120包含外延成长的应变半导体材料，形成于鳍状物104.1、104.2、与104.3的凹陷部份726上。源极区112与漏极区120的应变的半导体材料可选择性地外延成长于凹陷部份726上。在一些实施例中，持续选择性地外延成长源极区112与漏极区120的应变的半导体材料，直到应变的半导体材料垂直地延伸超出基板102的上表面102s约10nm至100nm之间，且水平地延伸超出一些STI区106的上表面106t。应变的半导体材料包括半导体元素材料如锗(Ge)或硅(Si)；半导体化合物材料如砷化镓(GaAs)或砷化铝镓(AlGaAs)；或半导体合金如硅锗(SiGe)或磷化镓砷(GaAsP)。用以成长应变的半导体材料的外延工艺可包含CVD沉积技术(如LPCVD、气相外延(VPE)、及/或超高真空CVD(UHV-CVD))、原子束外延、及/或其他合适工艺。在一实施例中，应变的半导体材料如碳化硅(SiC)其外延成长方法为LPCVD工艺，以形成n型的FinFET 100的源极区112与漏极区120。LPCVD工艺的温度介于约400℃至约800℃之间，压力介于约1Torr至约200Torr之间，且采用Si3H8与SiH3CH作为反应气体。在另一实施例中，应变的半导体材料如硅锗(SiGe)其外延成长方法为LPCVD工艺，以形成p型的FinFET 100的源极区112与漏极区120。LPCVD工艺的温度介于约400℃至约800℃之间，压力介于约1Torr至约200Torr之间，且采用SiH4与GeH4作为反应气体。
在外延成长应变材料时，可临场掺杂以形成源极区112与漏极区120。在多种实施例中，外延成长的源极区112与漏极区120可掺杂p型掺质如硼或BF2、n型掺质如磷或砷、及/或上述的组合。外延成长硅的源极区112与漏极区120可掺杂碳以形成Si:C的源极/漏极结构、磷以形成Si:P的源极/漏极结构、或碳与磷以形成SiCP的源极/漏极结构。在一实施例中，源极区112与漏极区120未临场掺杂，而是进行注入工艺如接面注入工艺以掺杂源极区112与漏极区120。可进行一或多道的回火工艺，以活化源极区112与漏极区120。回火工艺包含快速热回火(RTA)及/或激光回火工艺。
在图8中，间隔物111与源极区112及漏极区120之间具有界面824。在一实施例中，界面824与界面523共平面。在其他实施例中，界面824高于或低于界面523。
图9是一实施例中，形成蚀刻停止层138于虚置栅极结构608、源极区112、与漏极区120上之后，沿着图8的剖线A-A的剖视图。蚀刻停止层的形成方法可为任何合适的沉积工艺。在一些实施例中，蚀刻停止层138的组成可包含但不限于SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN、或上述的组合。在一些实施例中，蚀刻停止层138可包含氮化硅(其形成方法为LPCVD工艺或PECVD工艺)、四乙氧硅烷(其形成方法为CVD工艺)、或氧化硅(其形成方法为HARP)。在其他实施例中，蚀刻停止层138的形成方法可为SACVD、ALD、HDP、PEALD、MLD、PICVD、或其他合适的沉积方法。
图10是一实施例中，形成ILD层103'于图9的蚀刻停止层138上之后的结构。形成ILD层103'的步骤可包含沉积ILD层103'后进行回火工艺。ILD层103'的沉积方法，可为适用于沉积可流动介电材料(如可流动氧化硅、可流动氮化硅、可流动氮氧化硅、可流动碳化硅、或可流动碳氧化硅)的任何合适方法。举例来说，用于ILD层103'的可流动的氧化硅，其沉积方法可采用可流动的CVD(FCVD)工艺。以FCVD工艺形成的ILD层103'顺应性地覆盖蚀刻停止层138的表面，且ILD层103'与蚀刻停止层138之间不具有任何明显的空隙或孔洞。举例来说，此顺应性的沉积工艺可提供良好的间隙填充效果，于鳍状物104.1、104.2、与104.3之间的凹陷区。此外，此例的方法可在ILD层103'上进行湿式回火工艺。湿式回火工艺包含在蒸气中对ILD层103'进行回火，其温度介于约200℃至约700℃之间，且历时约30分钟至约120分钟之间。湿式回火工艺有利于ILD层103'转变为Si-O键结的网状结构以形成氧化硅，及/或移除杂质以实质上移除Si-O键结的网状结构的结构缺陷。上述杂质可为残留于ILD层103'中的氮、氢、碳、氢的化合物、碳的化合物、或氮的化合物。这些杂质可为沉积工艺中残留的前驱物材料，或在沉积ILD层103'时产生的副产物。在一实施例中，湿式回火工艺可降低ILD层的可流动性，并将ILD层103'的部份可流动介电材料转换成介电材料。ILD层103'的后续工艺如下述，其包含回火及/或高温(HT)注入ILD层103'，使ILD层103'的可流动材料致密化并转变成介电材料。上述介电材料的可流动性低到可忽略不计。在一实施例中，介电材料为氧化硅。在另一实施例中，介电材料为具有一或多种残留杂质的氧化硅。
图11是一实施例中，在平坦化图10中的ILD层103'后形成ILD层103"的结构。在此实施例中，形成ILD层103"的步骤包括以化学机械抛光(CMP)平坦化回火后的ILD层103'。进行CMP于ILD层103'上，可移除多余部份的ILD层103'，使ILD层103"的上表面103"a与虚置栅极结构608的多晶硅层642的上表面642a等高。在CMP工艺中，移除高于虚置栅极结构608的部份蚀刻停止层138(见图4)。
图12是一实施例中，形成ILD层103*于图11之后的结构，且ILD层103*形成于对ILD层103"进行湿式回火工艺之后。在CMP工艺后，在ILD层103"上进行湿式回火工艺。湿式回火工艺可包含在蒸气1250中回火ILD层103"，其温度介于约200℃至约700℃之间，且历时约30分钟至约120分钟之间。与ILD层103'相较，湿式回火工艺使ILD层103"的表面上的悬吊键交联以改变ILD层103"的表面化学，并增加ILD层103"中的Si-O键结以改良ILD层103"的结构密度。与ILD层103'相较，改善ILD层103"的表面化学与结构密度，即改善ILD层103"的性质如湿蚀刻率(WER)、介电常数、干蚀刻率、及/或CMP移除率。值得注意的是，蒸气1250施加至FinFET 100的方向与位置仅用以举例而非局限本公开。本领域技术人员应理解，在湿式回火工艺中的蒸气1250可以不同方式施加至FinFET 100。
图13是一实施例中，如图1与图2所述的形成HT掺杂的ILD层103于图11之后的结构。形成HT掺杂的ILD层130的步骤，包括HT掺杂回火后的ILD层103*。HT掺杂的工艺包括将掺质1352离子注入至回火后的ILD层103*，并在离子注入时加热基板102以提供热能至基板支架(未图示，设置以在离子注入工艺时固定基板102)。在一实施例中，加热装置在离子注入时可加热基板支架，并与基板支架整合。在一实施例中，HT掺杂工艺可进一步将基板120的温度维持于约100℃至约500℃之间。在一实施例中，HT掺杂的工艺可包括将基板102的温度维持于约300℃至约500℃之间。在另一实施例中，HT掺杂的工艺可包括将基板102的温度维持于约450℃至约500℃之间。在一实施例中，离子注入包括以介于约20keV至约50keV的能量注入掺质，且掺质包含但不限于硅、锗、氧、氮、上述的组合、或不转变及/或劣化ILD层103"、103*、及/或103的介电性质的任何元素。在另一实施例中，离子注入工艺可进一步包含以介于约2×1014原子/cm2至约2×1015原子/cm2之间的剂量注入掺质。在多种实施例中，HT掺杂工艺历时少于5分钟、少于3分钟、或少于1分钟。高温掺杂工艺的离子注入的能量、剂量、时间、与基板温度，可最佳化以控制HT掺杂的ILD层103中掺质原子的最大穿透深度，使其与HT掺杂的ILD层103的厚度103t(见图1)实质上相同。在一实施例中，蚀刻停止层138有助于避免掺质在HT掺杂工艺时，穿透蚀刻停止层138下的FinFET 100的其他结构。
在多种实施例中，在HT掺杂的ILD层103中的HT注入掺质，其浓度介于约1×1019原子/cm3至约6×1020原子/cm3之间。在实施例中，HT注入的掺质可分布于HT掺杂的ILD层103中，其具有非线性的掺杂密度轮廓对应图1中的厚度103t及/或图13中的厚度103t*。掺杂密度轮廓有时称作掺杂浓度对深度的图式。掺杂浓度为HT掺杂的ILD层103的掺质浓度，而深度为自HT掺杂的ILD层103的上表面103s向下的距离。在另一实施例中，HT掺杂的ILD层103中HT注入的掺质，可具有高斯掺杂密度的轮廓对应HT掺杂的ILD层103其厚度(如图1中的厚度103t及/或图13中的厚度103t*)，且高斯掺杂密度的轮廓末端位于HT掺杂的ILD层103的上表面103s。在多种实施例的高斯掺杂密度的轮廓中，HT注入的掺质其最大浓度峰值可介于约5×1019原子/cm3至6×1019原子/cm3之间。
在其他实施例中，HT掺杂工艺可包含对回火的ILD层103*进行第一HT掺杂与第二HT掺杂。第一HT掺杂工艺可包含离子注入第一型态的掺质至回火的ILD层103*中，并在离子注入工艺时加热基板102。第二HT掺杂工艺可包括离子注入第二型态的掺质至回火的ILD层103*中，并在离子注入工艺时加热基板102。第二型态的掺质不同于第一型态的掺质。在一些实施例中，第一HT掺杂与第二HT掺杂均可将基板102的温度维持于约100℃至约500℃之间、约300℃至约500℃之间、或约450℃至约500℃之间。第一型态的掺质与于第二型态的掺质可包含但不限于硅、锗、氧、氮、或不转变及/或劣化ILD层103”、103*、及或103的介电性质的任何元素。第一HT掺杂与第二HT掺杂均可采用介于约20keV至约50keV的能量进行离子注入。在另一实施例中，离子注入工艺可进一步包含以约2×1014原子/cm2至约2×1015原子/cm2之间的剂量注入第一型态的掺质与第二型态的掺质。第一HT掺杂工艺与第二HT掺杂工艺中离子注入的能量、剂量、与基板温度，可最佳化以控制ILD层103中第一型态的掺质与第二型态的掺质的掺质原子的穿透深度，使HT掺杂的ILD层103的深度103ta(见图1)掺杂第一型态的掺质，而HT掺杂的ILD层103的深度130tb(见图2)掺杂第二型态的掺质。在一些实施例中，厚度103ta与103tb可相同或不同。
对回火后的ILD层103*进行HT掺杂工艺以形成HT掺杂的ILD层103，可进一步改善回火后的ILD层103*其结构密度。与未进行HT掺杂工艺的回火后的ILD层103*的WER相较，上述工艺有助于实质上降低HT掺杂的ILD层103的WER。在一些实施例中，HT硅掺杂的ILD层103的WER，降低到未进行HT掺杂工艺的ILD层103”及/或103*的WER的约30％至约50％之间。在另一实施例中，室温(RT)硅掺杂的ILD层103的WER，降低到未进行RT掺杂工艺的ILD层103”及/或103*的WER的约20％至约30％之间。HT掺杂的ILD层103的WER降低，可改善HT掺杂的ILD层103及./或FinFET于后续工艺中的蚀刻工艺控制。举例来说，现有FinFET的工艺技术在蚀刻接点时面邻ILD的底切，这将导致不需要的空洞形成于ILD层中。在沉积金属于蚀刻后的接点开口中时，这些不需要的空洞将填有金属，并造成FinFET中的导电结构之间的短路，即形成不良的FinFET。
在其他实施例中，HT掺杂工艺可在图11的平坦化工艺之后，以及图12的湿式回火工艺之间。
在一些实施例中，HT掺杂的ILD层103亦可包含其他掺质以达可动的离子吸除效果。在一些实施例中，HT掺杂的ILD层103可进一步掺杂磷原子以达可动的离子吸除效果。
图14是一实施例中，将虚置栅极结构608的多晶硅层642置换为栅极层109与栅极介电层107，形成接点开口1446与1448，以及形成硅化物区117与127于图13之后的结构。多晶硅层642置换为栅极层109与栅极介电层107的方法可采用置换金属栅极(RMG)工艺。接点开口1446与1448穿过HT掺杂的ILD层103与蚀刻停止层138，并分别对应源极区112与漏极区120。在一实施例中，接点开口1446与1448的形成方法包含形成光致抗蚀剂层(未图示)于HT掺杂的ILD层103上，其形成方法可为旋转涂布。接着以光微影法图案化光致抗蚀剂层，形成图案化光致抗蚀剂结构。蚀刻移除露出的部份HT掺杂的ILD层103，与源极区112与漏极区120上对应的部份蚀刻停止层138，且蚀刻方法可为干蚀刻、湿蚀刻、及/或电浆蚀刻等工艺。由于HT掺杂的ILD层103具有改良的结构密度与较低的WER，实质上可避免蚀刻HT掺杂的ILD层103时，形成底切及/或不需要的空洞于HT掺杂的ILD层103中。之后可剥除图案化光致抗蚀剂层。值得注意的是，图14所示的接点开口1446与1448的剖视形状仅用以举例而非局限本公开。接点开口1446与1448可具有其他的剖视形状。
在蚀刻形成接点开口1446与1448后，可在源极区112与漏极区120上进行金属硅化工艺，以分别形成硅化物区117与127于接点开口1446与1448中。硅化物区117与127可包含金属硅化物。用于形成金属硅化物的金属可为钴、钛、或镍。在一些实施例中，硅化物区117与127的形成方法包括沉积钛或氮化钛至接点开口1446与1448中，之后进行温度介于约700℃至约900℃之间的快速热回火工艺。
图15是一实施例中，分别形成源极区115与漏极区125的导电区116与126于图14之后的结构。导电区116与126的形成方法可为沉积任何合适的导电材料。在一些实施例中，导电材料包含W、Al、或Cu。在一些实施例中，导电材料的形成方法可为CVD、PVD、电镀、ALD、或其他合适技术。导电材料可沉积至实质上填满或超出接点开口1446与1448为止。接着进行另一CMP工艺以移除超出接点开口1446与1448的部份导电材料。CMP工艺将停止于HT掺杂的ILD层103的上表面，以提供实质上平坦的表面。
与未进行HT掺杂工艺的ILD层103"及/或103*相较，HF掺杂的ILD层103具有改良的结构密度，且湿蚀刻率(WER)降低至约30％至约50％之间，可改善HT掺杂的ILD层103的湿蚀刻工艺的控制。降低WER与改善结构密度，有助于避免底切与不需要的空洞形成于HT掺杂的ILD层103中。以图16A为例，在蚀刻ILD层103**以形成接点开口1446*与1448*时，空洞1660可形成于未进行HT掺杂工艺的ILD层103**中。由于ILD层103**的结构密度比HT掺杂的ILD层103低，即使蚀刻ILD层103**的工艺类似于图14中蚀刻HT掺杂的ILD层103的工艺，空洞1660仍将形成于ILD层103**中。如图16A所示，接点开口1446*与1448*形成于两个相邻的FinFET中，且FinFET各自具有漏极区120*与源极区112*，且彼此以基板102*上的STI区106*电性隔离。当金属沉积工艺形成漏极接点结构125*与源极接点结构115*时(与图15所示的源极接点结构115与漏极接点结构125类似)，空洞1660可填有金属以形成金属填充的空洞1662，如图16B所示。这些金属填充的空洞1662会导致相邻FinFET的漏极接点结构125*与源极接点结构115*之间的短路，并劣化装置效能。
制作FinFET的步骤的第一实施例
图17是制作FinFET 100的方法1700的流程图。图17中所示的步骤，将搭配图9至图15中的工艺说明。然而上述步骤仅用以说明。在特定应用中，可改变上述步骤的顺序甚至省略一些步骤。值得注意的是，方法1700并未形成完整的FinFET 100。综上所述，应理解在方法1700之前、之中、或之后可进行额外工艺，且一些其他工艺仅简述于此。
在步骤1710中，沉积蚀刻停止层于栅极结构、源极区、与漏极区上。举例来说，蚀刻停止层138可形成于虚置栅极结构608、源极区112、与漏极区120上。蚀刻停止层138的沉积方法可为任何合适的沉积方法，其材料可为氮化硅、氮氧化硅、碳化硅、或碳氧化硅。举例来说，氮化硅可沉积以用于蚀刻停止层138，且其形成方法可为CVD工艺。
在步骤1720中，沉积介电层于步骤1710的蚀刻停止层上。举例来说，介电层如ILD层103’可形成于蚀刻停止层138上。ILD层103’的沉积方法可为适用于沉积可流动介电材料的任何方法。举例来说，可流动的氧化硅可作为ILD层103’，且其沉积方法可采用FCVD工艺。
在步骤1730中，回火步骤1720的介电层。举例来说，可对步骤1720的介电层进行湿式回火工艺，比如在ILD层103’上进行湿式回火工艺。湿式回火工艺可包含在蒸气中回火步骤1720的介电层，其温度介于约200℃至约700℃之间，且历时约30分钟至约120分钟之间。
在步骤1740中，平坦化步骤1730的回火后的介电层。举例来说，步骤1730的回火后的介电层其平坦化方法可采用CMP工艺。
在步骤1750中，回火步骤1740的平坦化的介电层。举例来说，对步骤1740的平坦化的介电层进行湿式回火工艺，比如在ILD层103”上进行湿式回火工艺。湿式回火工艺可为在蒸气中对步骤1740的平坦化的介电层进行回火，其温度介于约200℃至约700℃之间，且历时约30分钟至约120分钟之间。
在步骤1760中，在步骤1750的回火的介电层上进行高温(HT)掺杂工艺。举例来说，可在步骤1750的回火的介电层上进行HT掺杂工艺，使ILD层103*形成HT掺杂的ILD层103。HT掺杂工艺包含将掺质离子注入至步骤1750的回火的介电层，并同时提供热能至基板以加热基板至目标温度或温度范围，或维持基板于目标温度或温度范围。在一实施例中，提供热能至基板的方式为在离子注入时，提供热能至基板支架(未图示，设置以固定离子注入工艺中的基板102)。在多种实施例中，HT掺杂工艺可进一步包含维持基板102的温度于约100℃至约500℃之间。在一实施例中，注入工艺可包含以介于约20keV至约50keV之间的能量注入掺质，且掺质包含但不限于硅、锗、氧、氮、上述的组合、或不会转变及/或劣化介电层103"、103*、及/或103的介电性质的任何元素。在一些实施例中，离子注入工艺可进一步包含以介于约2×1014原子/cm2至约2×1015原子/cm2之间的剂量注入掺质。
在步骤1770中，蚀刻步骤1760中HT掺杂的介电层以形成接点开口于其中。举例来说，可采用干蚀刻工艺蚀刻HT掺杂的ILD层103，以形成接点开口1446与1448于其中。
在步骤1780中，将导电材料填入步骤1770的接点开口。举例来说，可沉积任何合适的导电材料以填入接点开口1446与1448。在一些实施例中，导电材料包含W、Al、或Cu。在一些实施例中，导电材料的形成方法可为CVD、PVD、电镀、ALD、或其他合适技术。
制作FinFET的步骤的第二实施例
图18是制作FinFET 100的方法1800的流程图，其形成接点至源极区与漏极区。图18中所示的步骤，将搭配图9至图15中的工艺说明。然而上述步骤仅用以说明。在特定应用中，可改变上述步骤的顺序甚至省略一些步骤。值得注意的是，方法1800并未形成完整的FinFET 100。综上所述，应理解在方法1800之前、之中、或之后可进行额外工艺，且一些其他工艺仅简述于此。
在步骤1810中，沉积蚀刻停止层于栅极结构、源极区、与漏极区上。举例来说，蚀刻停止层138可形成于虚置栅极结构608、源极区112、与漏极区120上。蚀刻停止层138的沉积方法可为任何合适的沉积方法，其材料可为氮化硅、氮氧化硅、碳化硅、或碳氧化硅。举例来说，氮化硅可沉积以用于蚀刻停止层138，且其形成方法可为CVD工艺。
在步骤1820中，沉积介电层于步骤1810的蚀刻停止层上。举例来说，介电层如介电层103'可形成于蚀刻停止层138上。ILD层103'的沉积方法，可为任何适用于沉积可流动的介电层材料的方法。举例来说，可流动的氧化硅可用于ILD层103'，且其沉积方法采用FCVD工艺。
在步骤1830中，对步骤1820的介电层进行回火。举例来说，对步骤1820的介电层进行湿式回火的步骤，包括进行湿式回火于ILD层103'上。湿式回火工艺可包含在蒸气中对步骤1820的介电层进行回火，其温度介于约200℃至约700℃之间，且历时约30分钟至约120分钟之间。
在步骤1840中，平坦化步骤1830的回火后的介电层。举例来说，平坦化步骤1830的回火后的介电层的步骤，可在ILD层103'上进行CMP工艺以形成ILD层103"。
在步骤1850中，在步骤1840的平坦化的介电层上进行高温(HT)掺杂工艺。举例来说，可在步骤1840的平坦化的介电层上进行HT掺杂工艺，使ILD层103"形成HT掺杂的ILD层103。HT掺杂工艺包含将掺质离子注入至步骤1840的平坦化的介电层并加热基板。藉由提供热能至基板支架(未图示，设置以固定离子注入工艺中的基板102)，以加热离子注入工艺中的基板102。在多种实施例中，HT掺杂工艺可进一步包含维持基板102的温度于约100℃至约500℃之间。在一实施例中，注入工艺可包含以介于约20keV至约50keV之间的能量注入掺质，且掺质包含但不限于硅、锗、氧、氮、上述的组合、或不会转变及/或劣化介电层103"、103*、及/或103的介电性质的任何元素。在一些实施例中，离子注入工艺可进一步包含以介于约2×1014原子/cm2至约2×1015原子/cm2之间的剂量注入掺质。
在步骤1860中，回火步骤1850的HT掺杂的ILD层。举例来说，可对步骤1850的HT掺杂的介电层进行湿式回火，比如在ILD层103"上进行湿式回火。湿式回火工艺可包括在蒸气中对步骤1850的HT掺杂的ILD层进行回火，其温度介于约200℃至约700℃之间，且历时介于约30分钟至约120分钟之间。
在步骤1870中，蚀刻步骤1860中回火后的介电层，以形成接点开口于其中。举例来说，可采用干蚀刻步骤形成接点开口1446与1448于HT掺杂的ILD层103中。
在步骤1880中，将导电材料填入步骤1870的接点开口中。举例来说，可沉积任何合适的导电材料以填入接点开口1446与1448。在一些实施例中，导电材料包括W、Al、或Cu。在一些实施例中，导电材料的形成方法可为CVD、PVD、电镀、ALD、或其他合适技术。
如此一来，本公开改良ILD层的结构密度与WER，以提供ILD层的蚀刻工艺控制的改善机制。上述改良方法包括回火，以及高温离子注入的高温(HT)掺杂ILD层。改良HT掺杂的ILD层的蚀刻工艺控制，有助于避免HT掺杂的ILD层中的底切与不需要的孔洞。在后续形成金属接点的步骤中，不需要的孔洞可能填有金属，造成FinFET中导电结构之间的短路，并形成不良的FinFET。
实施例与优点
在一实施例中，方法包括：形成多个鳍状物于基板上；形成栅极结构于鳍状物上；形成掺杂的应变区与栅极结构相邻；沉积可流动的介电层于栅极结构与掺杂的应变区上；以及在可流动的介电层上进行高温掺杂工艺，以形成高温掺杂的介电层。此实施例的优点包含与未进行HT掺杂工艺的可流动介电层相较，HT掺杂的介电层其湿蚀刻率(WER)降低约50％。
在一实施例中，上述方法更包括进行第一回火工艺于可流动的介电层上，以形成第一回火的可流动的介电层；以及进行化学机械抛光(CMP)工艺于第一回火的可流动的介电层上，以形成平坦化的可流动的介电层。
在一实施例中，上述方法中进行HT掺杂工艺的步骤包括：将掺质注入至平坦化的可流动的介电层中；以及在注入掺质离子时加热基板。
在一实施例中，上述方法中的掺质离子包括的至少一种掺质离子为硅、锗、氮、或氧。
在一实施例中，上述方法更包括进行第二回火工艺于平坦化的可流动的介电层上，以形成第二回火的可流动的介电层；且进行HT掺杂工艺的步骤包括：注入掺质离子至第二回火的可流动的介电层中；以及在注入掺质离子时加热基板。
在一实施例中，上述方法中的沉积步骤包括采用可流动的化学气相沉积工艺。
在一实施例中，上述方法更包括沉积蚀刻停止层于栅极结构与掺杂的应变区上。
在一实施例中，上述方法的可流动的介电层沉积于蚀刻停止层上。
在一实施例中，上述方法的加热步骤包括加热基板位于其上的基板支架。
在一实施例中，上述方法的加热步骤包括维持基板温度于约100℃至约500℃之间。
在一实施例中，上述方法中的HT掺杂工艺包含以介于约20keV至约50keV的能量注入掺质离子。
在一实施例中，上述方法中的HT掺杂工艺包含以介于约2×1014原子/cm2至约2×1015原子/cm2之间的剂量注入掺质离子。
在一实施例中，上述方法更包括形成接点结构于掺杂的应变区上，其中接点结构的上表面与掺杂的介电层的上表面共平面。
在又一实施例中，集成电路中层间介电(ILD)层的性质的调整方法，包括：形成多个鳍状物于基板上；形成栅极结构于鳍状物上；沉积蚀刻停止层于栅极结构上；沉积可流动的介电层于蚀刻停止层上以形成ILD层；在ILD层上进行回火工艺；以及进行高温(HT)掺杂工艺于ILD层上。此实施例的优点包含与未进行HT掺杂工艺的ILD层相较，HT掺杂的ILD层其湿蚀刻率(WER)降低约50％。
在一实施例中，上述ILD层的性质为ILD层的湿蚀刻率。
在一实施例中，上述方法更包括在进行回火工艺后，进行化学机械抛光(CMP)工艺于ILD层上，且进行HT掺杂工艺的步骤包括：在CMP工艺后注入掺质离子至ILD层中；以及在注入掺质离子时加热基板。
在一实施例中，上述方法的掺质离子包括的至少一种掺质离子为硅、锗、氮、或氧。
在一实施例中，上述方法的加热步骤包括加热基板支架，且基板位于基板支架上；以及维持基板的温度于约100℃至约500℃之间。
在又一实施例中，半导体装置包括：多个鳍状物于基板上；栅极结构位于鳍状物上；掺杂的应变区与栅极结构相邻；以及高温(HT)掺杂的层间介电(ILD)层位于栅极结构与掺杂的应变区上，且HT掺杂的ILD层包括锗掺质、氮掺质、或上述的组合。此实施例的优点包含与未进行HT掺杂工艺的ILD层相较，HT掺杂的ILD层其湿蚀刻率(WER)降低约50％。
在一实施例中，上述半导体装置中HT掺杂的ILD层其锗掺质、氮掺质、或上述的组合的浓度介于约1×1019原子/cm3至约6×1020原子/cm3之间。
上述实施例的特征有利于本领域技术人员理解本公开。本领域技术人员应理解可采用本公开作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本领域技术人员亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。

Claims (1)

1.一种半导体装置的形成方法，包括：
形成多个鳍状物于一基板上；
形成一栅极结构于该些鳍状物上；
形成一掺杂的应变区与该栅极结构相邻；
沉积一可流动的介电层于该栅极结构与该掺杂的应变区上；以及
在可流动的介电层上进行一高温掺杂工艺，以形成一高温掺杂的介电层。
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