TW201714217A - 半導體裝置的形成方法 - Google Patents

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王參群
余德偉
子韋 方
陳毅帆
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置的形成方法包括沉積可流動的介電層於基板上，以及回火可流動的介電層。此方法亦包括進行高溫(HT)摻雜製程於可流動的介電層上。HT摻雜製程可包括佈植摻質離子至可流動的介電層，並在佈植摻質離子時加熱基板。加熱基板的方法可包括加熱基板支架的溫度至高於100℃，且基板支架用於固定基板。上述方法的優點之一為降低可流動的介電材料其濕蝕刻率(WER)。

Description

半導體裝置的形成方法
本揭露實施例關於半導體裝置與其形成方法。
隨著半導體技術的進展，更高的儲存容量、更快的處理系統、更高的效能、與更低的成本等需求也隨之增加。為達上述需求，半導體產業持續縮小半導體裝置如金氧半場效電晶體(MOSFET)的尺寸，並增加積體電路(IC)上的半導體裝置其封裝密度，使IC上的半導體裝置數目更多。
上述尺寸縮小會增加IC中半導體裝置的形成製程之複雜性。
本揭露一實施例提供之方法，包括：形成多個鰭狀物於基板上；形成閘極結構於鰭狀物上；形成摻雜的應變區與閘極結構相鄰；沉積可流動的介電層於閘極結構與摻雜的應變區上；以及在可流動的介電層上進行高溫摻雜製程，以形成高溫摻雜的介電層。
A-A‧‧‧剖線
D、103ta、103tb‧‧‧深度
S‧‧‧間距
W‧‧‧寬度
100‧‧‧FinFET
102、102*‧‧‧基板
102s、103"a、104t、106t、522.1t、522.2t、522.3t、642a‧‧‧上表面
103、103*、103**、103"‧‧‧ILD層
104.1、104.2、104.3‧‧‧鰭狀物
106、106*‧‧‧STI區
107‧‧‧閘極介電層
108‧‧‧閘極結構
109‧‧‧閘極層
111‧‧‧間隔物
111t‧‧‧厚度
112、112*‧‧‧源極區
113‧‧‧寬度
115、115*‧‧‧源極接點結構
116、126‧‧‧導電區
117、127‧‧‧矽化物區
120、120*‧‧‧汲極區
121、123、523、824‧‧‧界面
125、125*‧‧‧汲極接點結構
130.1、130.2、130.3‧‧‧通道區
138‧‧‧蝕刻停止層
304a‧‧‧墊層
304b‧‧‧遮罩層
306‧‧‧光敏層
308‧‧‧開口
410‧‧‧溝槽
518‧‧‧凹陷區
522.1、522.2、522.3‧‧‧較上部份
608‧‧‧虛置閘極結構
642‧‧‧多晶矽層
726‧‧‧凹陷部份
1250‧‧‧蒸氣
1352‧‧‧摻質
1446、1446*、1448、1448*‧‧‧接點開口
1660‧‧‧空洞
1662‧‧‧金屬填充的空洞
1700、1800‧‧‧方法
1710、1720、1730、1740、1750、1760、1770、1780、1810、1820、1830、1840、1850、1860、1870、1880‧‧‧步驟
第1圖係一些實施例中，FinFET的透視圖。
第2圖係一些實施例中，FinFET的剖視圖。
第3至15圖係一些實施例中，FinFET於製程之不同階段中 的透視圖與剖視圖。
第16A與16B圖係一些實施例中，相鄰之FinFET的剖視圖。
第17至18圖係一些實施例中，製作FinFET之方法的流程圖。
下述內容提供的不同實施例或實例可實施本揭露的不同結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
值得注意的是，下述內容提及之「一實施例」、「例示性實施例」、或類似敘述指的是可包含特定結構或特徵之實施例，但每一實施例不必包含特定結構或特徵。此外，這些用語所指的不一定是相同實施例。另一方面，當一實施例關於特定結構或特徵時，本技術領域中具有通常知識者自可將此實施例之結構或特徵，連結至未明確說明這些結構或特徵的另 一實施例。
應理解的是，術語或用語僅用以敘述而非限縮本揭露，其用於讓本技術領域中具有通常知識者得以理解本揭露。
在下述內容中，用語「選擇性」指的是相同蝕刻條件下，兩種材料之間的蝕刻率比例。
此處所述之「基板」指的是後續材料層置於其上的材料。基板本身可圖案化或新增材料於其頂部，且新增之材料可圖案化或維持未圖案化的狀態。此外，「基板」亦可為任何半導體材料的種類如矽、鍺、砷化鎵、磷化銦、或類似物。在另一實施例中，基板可為非導電材料如玻璃或藍寶石晶圓。
FinFET之一例
第1圖係一實施例中，FinFET 100的透視圖。FinFET 100指的是任何鰭狀物為主的多閘極電晶體。FinFET 100可包含於微處理器中、記憶單元、及/或任何積體電路(IC)中。雖然第1圖顯示FinFET 100，但應理解IC可包含任何數目的其他裝置如電阻、電容、電感、熔絲、或類似物。第1圖用於說明而不需依比例繪示。FinFET 100形成於基板102上，且可包含多個鰭狀物104.1、104.2、與104.3；多個STI(淺溝槽隔離)區106；閘極結構108位於每一鰭狀物104.1、104.2、與104.3上；源極區112位於閘極結構108之一側上；汲極區120位於閘極結構108之另一側上；源極接點結構115位於源極區112上；汲極接點結構125位於汲極區120上；HT(高溫)摻雜的ILD(層間介電)層103；以及蝕刻停止層138(未圖示於第1圖中，但圖示於第2圖 中的剖視圖)。本技術領域中具有通常知識者應理解的是，用語「源極」與「汲極」可互換，端視操作電晶體時施加於這些端點的電壓為何。第1圖顯示單一的閘極結構108。額外的閘極結構(未圖示)與第1圖所示之閘極結構108類似，且平行於閘極結構108。此外，FinFET 100可包含其他構件如閘極接點、通孔、內連線金屬層、介電層、鈍化層、或類似物，但未圖示以簡化說明。第1圖之透視圖對應圖案化(或形成)ILD層103後，再形成源極接點結構115與汲極接點結構125的結構。
基板102指的是FinFET 100形成其上的物理材料。基板102為半導體材料，其可為但不限定於矽。在一實施例中，基板102包含結晶矽基板(如晶圓)。在另一實施例中，基板102可包含另一半導體元素如鑽石或鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；半導體合金如碳化矽鍺、矽鍺、磷化鎵砷、磷化鎵銦、砷化鎵銦、磷化鎵銦砷、砷化鋁銦、及/或砷化鎵鋁；或上述之組合。在其他實施例中，基板102可包含磊晶(epi)層(其可具有應變以增進效能)及/或絕緣層上矽(SOI)結構。此外，基板102可包含多種摻雜區，端視設計需求(如p型基板或n型基板)。在一些實施例中，摻雜區可摻有p型或n型摻質。舉例來說，摻雜區可摻有p型摻質如硼或BF2、n型摻質如磷或砷、及/或上述之組合。摻雜區可設置以用於n型FinFET，或設置以用於p型FinFET。
鰭狀物104.1、104.2、與104.3為FinFET 100的帶電結構。鰭狀物104.1、104.2、與104.3各自包含通道區130.1、130.2、與130.3(未圖示於第1圖中，但通道區130.3圖示於第2 圖中的剖視圖)。通道區130.1、130.2、與130.3各自位於閘極結構108下，且位於源極區112與汲極區120之間。施加電壓至閘極結構108以開啟FinFET 100時，通道區130.1、130.2、與130.3可提供源極區112與汲極區120之間的導電路徑。值得注意的是，第1圖中包含三個鰭狀物104.1、104.2、與104.3的FinFET 100僅用以簡化說明與舉例。本技術領域中具有通常知識者應理解，FinFET 100可包含任何數目的鰭狀物，比如與第1圖所示之多個鰭狀物類似的單一鰭狀物。
STI區106提供電性絕緣於FinFET 100與相鄰之主動及被動單元(未圖示於第1圖中)之間，且上述主動及被動單元整合至或沉積於基板102上。此外，STI區106可提供電性絕緣於鰭狀物104.1、104.2、與104.3之間，或提供電性絕緣於上述鰭狀物與相鄰之主動與被動單元之間。在多種實施例中，STI區106之組成為介電材料如氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(FSG)、低介電常數之介電材料、其/或其他合適的絕緣材料。在一些實施例中，STI區106可包含多層結構，比如具有一或多個襯墊層。
FinFET 100更包含界面121於鰭狀物(104.1、104.2、與104.3)與基板102之間，以及界面123於STI區106與基板102之間。在一實施例中，界面121與界面123共平面。在其他實施例中，界面121高於或低於界面123。
源極區112與汲極區120形成於鰭狀物104.1、104.2、與104.3上。源極區112與汲極區120可包含磊晶成長於鰭狀物104.1、104.2、與104.3之凹陷部份上的半導體材料，且 凹陷部份位於閘極結構108及通道區130.1、130.2、與130.3之兩側上。在一實施例中，磊晶成長的半導體材料與基板102的材料可為相同材料。在另一實施例中，磊晶成長的半導體材料可為應變材料，且與基板102的材料不同。由於應變的半導體材料與基板102的材料之晶格常數不同，可施加應變至通道區130.1、130.2、與130.3，以提升裝置的載子遷移率與裝置效能。應變的半導體材料可包含半導體元素材料如鍺(Ge)或矽(Si)；半導體化合物材料如砷化鎵(GaAs)或砷化鋁鎵(AlGaAs)；或半導體合金如矽鍺(SiGe)或磷化鎵砷(GaAsP)。
此外，源極區112與汲極區120可於磊晶製程中臨場摻雜。在多種實施例中，磊晶成長的源極區112與汲極區120可摻雜p型摻質如硼或BF2、n型摻質如磷或砷、及/或上述之組合。磊晶成長的SiGe之源極區112與汲極區120可摻雜p型摻質如硼或BF2、n型摻質如磷或砷、及/或上述之組合。磊晶成長的Si之源極區112與汲極區120可摻雜碳以形成Si：C的源極區112與汲極區120、摻雜磷以形成Si：P的源極區112與汲極區120、或摻雜碳與磷以形成SiCP的源極區112與汲極區120。在另一實施例中，源極區112與汲極區120並未臨場摻雜，而是進行佈植製程(如接面佈植製程)以摻雜源極區112與汲極區120。
源極接點結構115與汲極接點結構125，分別形成於源極區112與汲極區120上。源極接點結構115與汲極接點結構125設置以分別提供訊號至源極區112與汲極區120。在一實施例中，源極接點結構115與汲極接點結構125分別包含導電區116與126以及矽化物區117與127。在一些實施例中，導電區116 與216包含導電材料如W、Al、或Cu。矽化物區117可提供低電阻界面於導電區116與源極區112之間，而矽化物區127可提供低電阻界面於導電區126與汲極區120之間。矽化物區117與127可包含金屬矽化物。用以形成金屬矽化物之金屬可為鈷、鈦、或鎳。
閘極結構108越過每一鰭狀物104.1、104.2、與104.3，並包覆鰭狀物104.1、104.2、與104.3中定義為通道區130.1、130.2、與130.3的部份(位於源極區112與汲極區120之間)。閘極結構108可控制流經源極區112與汲極區120之間的通道區130.1、103.2、與130.3之電流。閘極結構108包含閘極介電層107、閘極層109、與間隔物111。在其他實施例中，閘極結構108更包含界面層、蓋層、蝕刻停止層、及/或其他合適材料。界面層包含介電材料如氧化矽(SiO2)或氮氧化矽(SiON)，有助於降低閘極結構108與鰭狀物104.1、104.2、與104.3之間的損傷。界面介電層之形成方法可為化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、及/或其他合適製程。
閘極介電層107可包含氧化矽，其形成方法可為CVD、PVD、ALD、電子束蒸鍍、或其他合適製程。在一些實施例中，閘極介電層107可包含一或多層的氧化矽、氮化矽、氮氧化矽、或高介電常數之介電材料如氧化鉿(HfO2)、TíO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、或上述之組合。在其他實施例中，高介電常數之介電材料可包含金屬氧化物。用於高介電常數之介電材料的金屬氧化物，包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、 Tb、Dy、Ho、Er、Tm、Yb、Lu、及/或上述之組合的氧化物。高介電常數之介電層的形成方法可為原子層沉積(ALD)及/或其他合適方法。在一些實施例中，閘極介電層107的厚度介於約1nm至約5nm之間。在一些實施例中，閘極介電層107可包含界面層，其組成可為二氧化矽。在一些實施例中，閘極介電層107可包含單層或堆疊的絕緣材料層。
閘極層109可為均勻或不均勻摻雜的多晶矽。在一些其他實施例中，閘極層109包含功函數金屬。閘極層109中包含的p型功函數金屬可包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合適的p型功函數材料、或上述之組合。閘極層109中包含的n型功函數金屬可包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料、或上述之組合。功函數值與功函數金屬層之材料組成有關，因此可選擇閘極層109之第一功函數層的材料以調整其功函數值，使形成於各別區域中之裝置達到所需的臨界電壓Vt。閘極層109之形成方法可為合適製程如ALD、CVD、PVD、電鍍、或上述之組合。在一些實施例中，閘極層109之寬度113介於約30nm至約60nm之間。
HT摻雜的ILD層103位於FinFET 100上，設置使源極接點結構115、汲極接點結構125、與閘極結構108彼此電性隔離。在一些實施例中，HT摻雜的ILD層103可設置以電性隔離FinFET 100與其他裝置及/或功能單元，且其他裝置及/或功能單元位於包含FinFET 100之IC上。HT摻雜的ILD層103可隔離FinFET 100較上層的金屬化物，且金屬化物用於使基板102 上之多種構件內連線至功能積體電路(如微處理器、數位訊號處理器、與記憶裝置)。
在一些實施例中，HT摻雜的ILD層103其形成方法係將可流動的介電材料物理緻密化及/或化學轉變為介電材料(如氧化矽或氮化矽)。在一實施例中，ILD層103之形成方法係將介電材料回火與高溫摻雜為氧化矽。在一些實施例中，可流動的介電材料主要包含氮化矽、氮氧化矽、碳化矽、或碳氧化矽。可流動的介電材料如其名所示，在沉積填入高深寬比的間隙或空間時可流動。一般而言，多種化學品可添加至含矽前驅物，使沉積的膜狀物得以流動。在一些實施例中，可添加氫化氮鍵。可流動的介電前驅物(特別是可流動的氧化矽前驅物)可包含矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、氫倍半矽氧烷(HSQ)、HSQ/MSQ、過氫矽氮烷(TCPS)、過氫聚矽氮烷(PSZ)、四乙氧矽烷(TEOS)、或矽烷胺如三矽烷胺(TSA)。可流動的介電材料之形成方法可為可流動的CVD(FCVD)製程。在一些實施例中，回火及/或高溫摻雜沉積的可流動介電材料，有助於移除不需要的元素使其緻密化。用於摻雜可流動的介電材料之材料可包含矽、鍺、氧、氮、或上述之組合，或不會轉變或劣化ILD層103之介電性質的任何元素。形成HT摻雜的ILD層103之高溫摻雜製程，可改善HT摻雜的ILD層103之介電材料的結構密度。舉例來說，與現有FinFET之製程技術中未採用HT摻雜製程形成的ILD層其濕蝕刻率(WER)相較，改善結構密度的HT摻雜之ILD層103其WER降低約30%至50%。
在現有FinFET之製程技術中，通常在形成接點結 構於ILD層時造成ILD層的底切。底切導致ILD層中產生不需要的空洞。在沉積金屬以填入蝕刻後的接點開口時，金屬亦填入不需要的空洞中。這將形成預期之外的導電路徑於相鄰的FinFET之接點結構之間，造成相鄰的FinFET短路。
FinFET之一例的剖視圖
第2圖係FinFET 100之剖視圖，其沿著第1圖之剖線A-A穿過基板102、鰭狀物104.3、閘極結構108、源極區112、源極接點區115、汲極區120、汲極接點區125、HT摻雜的ILD層103、與蝕刻停止層138。第2圖之剖視圖對應源極接點結構115與汲極接點結構125形成於HT摻雜的ILD層103與蝕刻停止層138中的圖案化製程之後。值得注意的是，第1圖中的FinFET 100與第2圖中沿著剖線A-A的FinFET 100可不依比例繪示。本技術領域中具有通常知識者應理解，第2圖可說明FinFET 100的額外結構，如同進一步說明第1圖中FinFET 100的這些結構。本技術領域中具有通常知識者亦應理解，在未偏離本技術領域之精神與範疇下，FinFET 100不需包含第2圖中所述的所有額外結構。相反地，如同第1與2圖中的不同設置與佈置，不同結構、設置、與佈置可用於FinFET 100中。
如第2圖所示，鰭狀物104.3位於基板102上。鰭狀物104.3的第一部份位於閘極結構108下，位於源極區112與汲極區120之間，且包括通道區130.3。源極區112與汲極區120分別位於鰭狀物104.3的第二部份與第三部份下，並分別接觸鰭狀物104.3的第二部份與第三部份。鰭狀物104.3的第一部份夾設於鰭狀物104.3的第二部份與第三部份之間，且第二部份與 第三部份不位於閘極結構108下。閘極結構108位於鰭狀物104.3的第一部份上。閘極介電層107實質上接觸閘極層109，並隔離閘極層109與鰭狀物104.3。間隔物111實質上接觸閘極介電層109，且在FinFET 100的後續製程中有助於保護閘極結構108的完整性。源極接點結構115實質上接源極區112、蝕刻停止層138、與HT摻雜的ILD層103。同樣地，汲極接點結構125實質上接觸汲極區120、蝕刻停止層138、與HT摻雜的ILD層103。HT摻雜的ILD層103設置使源極接點結構115、汲極接點結構125、與閘極結構108彼此電性隔離。
蝕刻停止層138可作為遮罩層與保護層，在形成源極接點結構115與汲極接點結構125的製程中，保護源極區112與汲極區120。在一些實施例中，蝕刻停止層138之材料可包含但不限於SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN、或上述之組合。蝕刻停止層138之形成方法可為電漿增強化學氣相沉積(PECVD)、次壓化學氣相沉積(SACVD)、低壓化學氣相沉積(LPCVD)、ALD、高密度電漿(HDP)、電漿增強原子層沉積(PEALD)、分子層沉積(MLD)、電漿脈衝化學氣相沉積(PICVD)、或其他合適沉積方法。在一實施例中，蝕刻停止層138之厚度介於約20nm至約200nm之間。在另一實施例中，蝕刻停止層138之厚度介於約20nm至約100nm之間。
FinFET的製作方法之一實施例
第3至15圖係一些實施例中，製作FinFET 100之製程的多種階段之多種透視圖與剖視圖。
第3圖係一實施例中，圖案化基板102以用於形成 鰭狀物104.1、104.2、與104.3之後的FinFET 100其半成品的剖視圖。鰭狀物104.1、104.2、與104.3之形成方法為蝕刻至基板102中。在一實施例中，墊層304a與遮罩層304b形成於半導體的基板102上。墊層304a可為薄膜，其包含氧化矽，且其形成方法可為熱氧化製程。墊層304a可作為基板102與遮罩層304b之間的黏著層。墊層304a可作為蝕刻遮罩層304b時的蝕刻停止層。在一實施例中，遮罩層304b之組成為氮化矽，其形成方法可為LPCVD或PECVD。遮罩層304b在後續光微影製程中作為硬遮罩。光敏層306形成於遮罩層304b上，並圖案化光敏層306以形成開口308於其中。
第4圖係一實施例中，形成鰭狀物104.1、104.2、與104.3之後的FinFET 100其半成品的透視圖。經由開口308蝕刻遮罩層304b與墊層304a，以露出下方的基板102。接著蝕刻露出的基板102，以形成溝槽410於基板102的上表面102s。位於溝槽410之間的部份基板102即形成鰭狀物104.1、104.2、與104.3。接著移除光敏層306。之後可進行清潔步驟，以移除半導體的基板102之原生氧化物。清潔步驟可採用稀氫氟酸(DHF)。
在一些實施例中，當溝槽410之寬度W介於約30nm至約150nm之間時，相鄰的溝槽410之間的間距S可小於約30nm，且溝槽410的深度D可界於約210nm至約250nm之間。在一實施例中，溝槽410的深寬比(D/W)大於約7.0。在一些其他實施例中，深寬比可大於約8.0。在一些其他實施例中，深寬比可小於約7.0，或介於約7.0至8.0之間。
第5圖係一實施例中，形成STI區106之後的FinFET 100其半成品的透視圖。STI區106的形成方法包含沉積與蝕刻介電材料。溝槽410填有介電材料。介電材料可包含氧化矽。在一些實施例中，亦可採用其他介電材料如氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(FSG)、或低介電常數的介電材料。在一實施例中，介電材料的形成方法可為高密度電漿(HDP)CVD製程，其採用矽烷(SiH4)與氧(O2)作為反應前驅物。在其他實施例中，介電材料的形成方法可為次壓CVD(SACVD)或高深寬比製程(HARP)，其中製程氣體可包含四乙氧矽烷(TEOS)及/或臭氧(O3)。在又一其他實施例中，介電材料的形成方法可為旋轉塗佈介電物(SOD)製程，其可為氫倍半矽氧烷(HSQ)或甲基倍半矽氧烷(MSQ)。
進行化學機械拋光或濕蝕刻製程，以移除遮罩層304b與墊層304a。在移除步驟後，蝕刻介電材料以形成STI區106及凹陷區518，如第5圖所示。在一實施例中，蝕刻介電層之步驟可採用濕蝕刻製程，比如將基板102浸入氫氟酸(HF)中。在另一實施例中，蝕刻步驟可採用乾蝕刻製程，比如採用CHF3或BF3作為蝕刻氣體的乾蝕刻製程。鰭狀物104.1、104.2、與104.3各自具有較上部份522.1、522.2、與522.3，其自STI區106其平坦的上表面106t凸起，以作為FinFET 100之通道區130.1、130.2、與130.3。較上部份522.1、522.2、與522.3可各自包含上表面522.1t、522.2t、與522.3t。在一些實施例中，STI區106其平坦的上表面106t低於上表面522.1t、522.2t、與522.3t。在一實施例中，每一較上部份522.1、522.2、與522.3 之垂直尺寸可介於約15nm至約50nm之間。在另一實施例中，每一較上部份522.1、522.2、與522.3之垂直尺寸可介於約20nm至約40nm之間。在又一實施例中，每一較上部份522.1、522.2、與522.3之垂直尺寸可介於約25nm至約35nm之間。
第6圖係一實施例中，形成虛置閘極結構608於鰭狀物104.1、104.2、與104.3及STI區106上之後的FinFET 100其半成品的透視圖。虛置閘極結構608包含多晶矽層642與間隔物111。多晶矽層642與間隔渡111形成於STI區106之上表面106t以及上表面522.1t、522.2t、與522.3t上，以包覆較上部份522.1、522.2、與522.3。界面523形成於多晶矽層642(與間隔物111)以及較上部份522.1、522.2、與522.3之間。多晶矽層642之形成方法可為任何合適製程。舉例來說，多晶矽層642之形成方法可包含沉積、光微影圖案化。與蝕刻等製程。沉積製程包含化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、其他合適方法、及/或上述之組合。光微影圖案化製程包含塗佈光阻如旋轉塗佈、潤濕、乾燥如硬烘烤、其他合適製程、及/或上述之組合。蝕刻製程包含乾蝕刻、濕蝕刻、及/或其他蝕刻方法如反應性離子蝕刻。間隔物111可包含介電材料如氧化矽、碳化矽、氮化矽、氮氧化矽、或其他合適材料。間隔物11可包含單層或多層的結構。可採用CVD、PVD、ALD、或其他合適技術形成介電材料的毯覆層，之後在介電材料上進行非等向蝕刻，以形成間隔物111於多晶矽層642的兩個側壁上。每一間隔物111包含的厚度111t介於約5nm至約15nm之間。
第7圖係一實施例中，形成鰭狀物104.1、104.2、 與104.3的凹陷部份726之後的FinFET其半成品的透視圖。虛置閘極結構608未覆蓋的部份鰭狀物104.1、104.2、與104.3，將凹陷以形成具有上表面104t的凹陷部份726。在一實施例中，凹陷部份726的上表面104t，低於STI區106其平坦的上表面106t。在其他實施例中，虛置閘極結構608未覆蓋的部份鰭狀物104.1、104.2、與104.3，將凹陷至露出基板102的上表面102t。在一實施例中，以間隔物111作為遮罩進行偏電壓蝕刻製程，以形成凹陷部份726。在一實施例中，蝕刻製程的壓力介於約1mTorr至約1000mTorr之間，功率介於約50W至約1000W之間，偏電壓介於約20V至約500V之間，溫度介於約40℃至約60℃之間，並採用HBr及/或Cl2作為蝕刻氣體。另一方面，此實施例中用於蝕刻製程的偏電壓可調整至更佳的蝕刻方向，使凹陷部份726達到所需的輪廓。
第8圖係一實施例中，形成極區112與汲極區120於鰭狀物104.1、104.2、與104.3之凹陷部份726上之後的FinFET 100其半成品的透視圖。源極區112與汲極區120包含磊晶成長的應變半導體材料，形成於鰭狀物104.1、104.2、與104.3之凹陷部份726上。源極區112與汲極區120之應變的半導體材料可選擇性地磊晶成長於凹陷部份726上。在一些實施例中，持續選擇性地磊晶成長源極區112與汲極區120之應變的半導體材料，直到應變的半導體材料垂直地延伸超出基板102之上表面102s約10nm至100nm之間，且水平地延伸超出一些STI區106之上表面106t。應變的半導體材料包括半導體元素材料如鍺(Ge)或矽(Si)；半導體化合物材料如砷化鎵(GaAs)或砷化鋁鎵 (AlGaAs)；或半導體合金如矽鍺(SiGe)或磷化鎵砷(GaAsP)。用以成長應變的半導體材料之磊晶製程可包含CVD沉積技術(如LPCVD、氣相磊晶(VPE)、及/或超高真空CVD(UHV-CVD))、原子束磊晶、及/或其他合適製程。在一實施例中，應變的半導體材料如碳化矽(SiC)其磊晶成長方法為LPCVD製程，以形成n型的FinFET 100之源極區112與汲極區120。LPCVD製程的溫度介於約400℃至約800℃之間，壓力介於約1Torr至約200Torr之間，且採用Si3H8與SiH3CH作為反應氣體。在另一實施例中，應變的半導體材料如矽鍺(SiGe)其磊晶成長方法為LPCVD製程，以形成p型的FinFET 100之源極區112與汲極區120。LPCVD製程的溫度介於約400℃至約800℃之間，壓力介於約1Torr至約200Torr之間，且採用SiH4與GeH4作為反應氣體。
在磊晶成長應變材料時，可臨場摻雜以形成源極區112與汲極區120。在多種實施例中，磊晶成長的源極區112與汲極區120可摻雜p型摻質如硼或BF2、n型摻質如磷或砷、及/或上述之組合。磊晶成長矽的源極區112與汲極區120可摻雜碳以形成Si：C的源極/汲極結構、磷以形成Si：P的源極/汲極結構、或碳與磷以形成SiCP的源極/汲極結構。在一實施例中，源極區112與汲極區120未臨場摻雜，而是進行佈植製程如接面佈植製程以摻雜源極區112與汲極區120。可進行一或多道的回火製程，以活化源極區112與汲極區120。回火製程包含快速熱回虎(RTA)及/或雷射回火製程。
在第8圖中，間隔物111與源極區112及汲極區120之間具有界面824。在一實施例中，界面824與界面523共平面。 在其他實施例中，界面824高於或低於界面523。
第9圖係一實施例中，形成蝕刻停止層138於虛置閘極結構608、源極區112、與汲極區120上之後，沿著第8圖之剖線A-A的剖視圖。蝕刻停止層之形成方法可為任何合適的沉積製程。在一些實施例中，蝕刻停止層138之組成可包含但不限於SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN、或上述之組合。在一些實施例中，蝕刻停止層138可包含氮化矽(其形成方法為LPCVD製程或PECVD製程)、四乙氧矽烷(其形成方法為CVD製程)、或氧化矽(其形成方法為HARP)。在其他實施例中，蝕刻停止層138之形成方法可為SACVD、ALD、HDP、PEALD、MLD、PICVD、或其他合適的沉積方法。
第10圖係一實施例中，形成ILD層103'於第9圖之蝕刻停止層138上之後的結構。形成ILD層103'的步驟可包含沉積ILD層103'後進行回火製程。ILD層103'的沉積方法，可為適用於沉積可流動介電材料(如可流動氧化矽、可流動氮化矽、可流動氮氧化矽、可流動碳化矽、或可流動碳氧化矽)的任何合適方法。舉例來說，用於ILD層103'之可流動的氧化矽，其沉積方法可採用可流動的CVD(FCVD)製程。以FCVD製程形成的ILD層103'順應性地覆蓋蝕刻停止層138的表面，且ILD層103'與蝕刻停止層138之間不具有任何明顯的空隙或孔洞。舉例來說，此順應性的沉積製程可提供良好的間隙填充效果，於鰭狀物104.1、104.2、與104.3之間的凹陷區。此外，此例之方法可在ILD層103'上進行濕式回火製程。濕式回火製程包含在蒸氣中對ILD層103'進行回火，其溫度介於約200℃至約700℃之間， 且歷時約30分鐘至約120分鐘之間。濕式回火製程有利於ILD層103'轉變為Si-O鍵結的網狀結構以形成氧化矽，及/或移除雜質以實質上移除Si-O鍵結的網狀結構之結構缺陷。上述雜質可為殘留於ILD層103'中的氮、氫、碳、氫的化合物、碳的化合物、或氮的化合物。這些雜質可為沉積製程中殘留的前驅物材料，或在沉積ILD層103'時產生的副產物。在一實施例中，濕式回火製程可降低ILD層之可流動性，並將ILD層103'之部份可流動介電材料轉換成介電材料。ILD層103'的後續製程如下述，其包含回火及/或高溫(HT)佈植ILD層103'，使ILD層103'之可流動材料緻密化並轉變成介電材料。上述介電材料之可流動性低到可忽略不計。在一實施例中，介電材料為氧化矽。在另一實施例中，介電材料為具有一或多種殘留雜質的氧化矽。
第11圖係一實施例中，在平坦化第10圖中的ILD層103'後形成ILD層103"之結構。在此實施例中，形成ILD層103"之步驟包括以化學機械拋光(CMP)平坦化回火後的ILD層103'。進行CMP於ILD層103'上，可移除多餘部份的ILD層103'，使ILD層103"之上表面103"a與虛置閘極結構608之多晶矽層642的上表面642a等高。在CMP製程中，移除高於虛置閘極結構608之部份蝕刻停止層138(見第4圖)。
第12圖係一實施例中，形成ILD層103*於第11圖之後的結構，且ILD層103*形成於對ILD層103"進行濕式回火製程之後。在CMP製程後，在ILD層103"上進行濕式回火製程。濕式回火製程可包含在蒸氣1250中回火ILD層103"，其溫度介於約200℃至約700℃之間，且歷時約30分鐘至約120分鐘之間。 與ILD層103'相較，濕式回火製程使ILD層103"之表面上的懸吊鍵交聯以改變ILD層103"的表面化學，並增加ILD層103"中的Si-O鍵結以改良ILD層103"的結構密度。與ILD層103'相較，改善ILD層103"之表面化學與結構密度，即改善ILD層103"之性質如濕蝕刻率(WER)、介電常數、乾蝕刻率、及/或CMP移除率。值得注意的是，蒸氣1250施加至FinFET 100的方向與位置僅用以舉例而非侷限本揭露。本技術領域中具有通常知識者應理解，在濕式回火製程中的蒸氣1250可以不同方式施加至FinFET 100。
第13圖係一實施例中，如第1與2圖所述之形成HT摻雜的ILD層103於第11圖之後的結構。形成HT摻雜的ILD層130之步驟，包括HT摻雜回火後的ILD層103*。HT摻雜的製程包括將摻質1352離子佈植至回火後的ILD層103*，並在離子佈植時加熱基板102以提供熱能至基板支架(未圖示，設置以在離子佈植製程時固定基板102)。在一實施例中，加熱裝置在離子佈植時可加熱基板支架，並與基板支架整合。在一實施例中，HT摻雜製程可進一步將基板120的溫度維持於約100℃至約500℃之間。在一實施例中，HT摻雜的製程可包括將基板102的溫度維持於約300℃至約500℃之間。在另一實施例中，HT摻雜的製程可包括將基板102的溫度維持於約450℃至約500℃之間。在一實施例中，離子佈植包括以介於約20keV至約50keV的能量佈植摻質，且摻質包含但不限於矽、鍺、氧、氮、上述之組合、或不轉變及/或劣化ILD層103"、103*、及/或103之介電性質的任何元素。在另一實施例中，離子佈植製程可進一步包含以介 於約2×1014原子/cm2至約2×1015原子/cm2之間的劑量佈植摻質。在多種實施例中，HT摻雜製程歷時少於5分鐘、少於3分鐘、或少於1分鐘。高溫摻雜製程之離子佈植的能量、劑量、時間、與基板溫度，可最佳化以控制HT摻雜的ILD層103中摻質原子的最大穿透深度，使其與HT摻雜的ILD層103之厚度103t(見第1圖)實質上相同。在一實施例中，蝕刻停止層138有助於避免摻質在HT摻雜製程時，穿透蝕刻停止層138下的FinFET 100之其他結構。
在多種實施例中，在HT摻雜的ILD層103中的HT佈植摻質，其濃度介於約1×1019原子/cm3至約6×1020原子/cm3之間。在實施例中，HT佈植的摻質可分佈於HT摻雜的ILD層103中，其具有非線性的摻雜密度輪廓對應第1圖中的厚度103t及/或第13圖中的厚度103t*。摻雜密度輪廓有時稱作摻雜濃度對深度的圖式。摻雜濃度為HT摻雜的ILD層103之摻質濃度，而深度為自HT摻雜的ILD層103的上表面103s向下的距離。在另一實施例中，HT摻雜的ILD層103中HT佈植的摻質，可具有高斯摻雜密度的輪廓對應HT摻雜的ILD層103其厚度(如第1圖中的厚度103t及/或第13圖中的厚度103t*)，且高斯摻雜密度的輪廓末端位於HT摻雜的ILD層103之上表面103s。在多種實施例之高斯摻雜密度的輪廓中，HT佈植的摻質其最大濃度峰值可介於約5×1019原子/cm3至6×1019原子/cm3之間。
在其他實施例中，HT摻雜製程可包含對回火的ILD層103*進行第一HT摻雜與第二HT摻雜。第一HT摻雜製程可包含離子佈植第一型態的摻質至回火的ILD層103*中，並在離子 佈植製程時加熱基板102。第二HT摻雜製程可包括離子佈植第二型態的摻質至回火的ILD層103*中，並在離子佈植製程時加熱基板102。第二型態的摻質不同於第一型態的摻質。在一些實施例中，第一HT摻雜與第二HT摻雜均可將基板102的溫度維持於約100℃至約500℃之間、約300℃至約500℃之間、或約450℃至約500℃之間。第一型態的摻質與於第二型態的摻質可包含但不限於矽、鍺、氧、氮、或不轉變及/或劣化ILD層103”、103*、及或103之介電性質的任何元素。第一HT摻雜與第二HT摻雜均可採用介於約20keV至約50keV之能量進行離子佈植。在另一實施例中，離子佈植製程可進一步包含以約2×1014原子/cm2至約2×1015原子/cm2之間的劑量佈植第一型態的掺質與第二型態的掺質。第一HT摻雜製程與第二HT摻雜製程中離子佈植的能量、劑量、與基板溫度，可最佳化以控制ILD層103中第一型態的掺質與第二型態的掺質之摻質原子的穿透深度，使HT摻雜的ILD層103之深度103ta(見第1圖)摻雜第一型態的摻質，而HT摻雜的ILD層103之深度130tb(見第2圖)摻雜第二型態的摻質。在一些實施例中，厚度103ta與103tb可相同或不同。
對回火後的ILD層103*進行HT摻雜製程以形成HT摻雜的ILD層103，可進一步改善回火後的ILD層103*其結構密度。與未進行HT摻雜製程之回火後的ILD層103*的WER相較，上述製程有助於實質上降低HT摻雜的ILD層103之WER。在一些實施例中，HT矽摻雜的ILD層103之WER，降低到未進行HT摻雜製程之ILD層103”及/或103*的WER之約30%至約50%之間。在另一實施例中，室溫(RT)矽摻雜的ILD層103之WER，降 低到未進行RT摻雜製程之ILD層103”及/或103*的WER之約20%至約30%之間。HT摻雜的ILD層103之WER降低，可改善HT摻雜的ILD層103及./或FinFET於後續製程中的蝕刻製程控制。舉例來說，現有FinFET的製程技術在蝕刻接點時面鄰ILD的底切，這將導致不需要的空洞形成於ILD層中。在沉積金屬於蝕刻後的接點開口中時，這些不需要的空洞將填有金屬，並造成FinFET中的導電結構之間的短路，即形成不良的FinFET。
在其他實施例中，HT摻雜製程可在第11圖之平坦化製程之後，以及第12圖之濕式回火製程之間。
在一些實施例中，HT摻雜的ILD層103亦可包含其他摻質以達可動的離子吸除效果。在一些實施例中，HT摻雜的ILD層103可進一步摻雜磷原子以達可動的離子吸除效果。
第14圖係一實施例中，將虛置閘極結構608之多晶矽層642置換為閘極層109與閘極介電層107，形成接點開口1446與1448，以及形成矽化物區117與127於第13圖之後的結構。多晶矽層642置換為閘極層109與閘極介電層107的方法可採用置換金屬閘極(RMG)製程。接點開口1446與1448穿過HT摻雜的ILD層103與蝕刻停止層138，並分別對應源極區112與汲極區120。在一實施例中，接點開口1446與1448的形成方法包含形成光阻層(未圖示)於HT摻雜的ILD層103上，其形成方法可為旋轉塗佈。接著以光微影法圖案化光阻層，形成圖案化光阻結構。蝕刻移除露出之部份HT摻雜的ILD層103，與源極區112與汲極區120上對應的部份蝕刻停止層138，且蝕刻方法可為乾蝕刻、濕蝕刻、及/或電漿蝕刻等製程。由於HT摻雜的ILD層103 具有改良的結構密度與較低的WER，實質上可避免蝕刻HT摻雜的ILD層103時，形成底切及/或不需要的空洞於HT摻雜的ILD層103中。之後可剝除圖案化光阻層。值得注意的是，第14圖所示之接點開口1446與1448的剖視形狀僅用以舉例而非侷限本揭露。接點開口1446與1448可具有其他的剖視形狀。
在蝕刻形成接點開口1446與1448後，可在源極區112與汲極區120上進行金屬矽化製程，以分別形成矽化物區117與127於接點開口1446與1448中。矽化物區117與127可包含金屬矽化物。用於形成金屬矽化物的金屬可為鈷、鈦、或鎳。在一些實施例中，矽化物區117與127的形成方法包括沉積鈦或氮化鈦至接點開口1446與1448中，之後進行溫度介於約700℃至約900℃之間的快速熱回火製程。
第15圖係一實施例中，分別形成源極區115與汲極區125的導電區116與126於第14圖之後的結構。導電區116與126之形成方法可為沉積任何合適的導電材料。在一些實施例中，導電材料包含W、Al、或Cu。在一些實施例中，導電材料的形成方法可為CVD、PVD、電鍍、ALD、或其他合適技術。導電材料可沉積至實質上填滿或超出接點開口1446與1448為止。接著進行另一CMP製程以移除超出接點開口1446與1448的部份導電材料。CMP製程將停止於HT摻雜的ILD層103之上表面，以提供實質上平坦的表面。
與未進行HT摻雜製程的ILD層103"及/或103*相較，HF摻雜的ILD層103具有改良的結構密度，且濕蝕刻率(WER)降低至約30%至約50%之間，可改善HT摻雜的ILD層103 的濕蝕刻製程之控制。降低WER與改善結構密度，有助於避免底切與不需要的空洞形成於HT摻雜的ILD層103中。以第16A圖為例，在蝕刻ILD層103**以形成接點開口1446*與1448*時，空洞1660可形成於未進行HT摻雜製程的ILD層103**中。由於ILD層103**之結構密度比HT摻雜的ILD層103低，即使蝕刻ILD層103**的製程類似於第14圖中蝕刻HT摻雜的ILD層103的製程，空洞1660仍將形成於ILD層103**中。如第16A圖所示，接點開口1446*與1448*形成於兩個相鄰的FinFET中，且FinFET各自具有汲極區120*與源極區112*，且彼此以基板102*上的STI區106*電性隔離。當金屬沉積製程形成汲極接點結構125*與源極接點結構115*時(與第15圖所示之源極接點結構115與汲極接點結構125類似)，空洞1660可填有金屬以形成金屬填充的空洞1662，如第16B圖所示。這些金屬填充的空洞1662會導致相鄰FinFET的汲極接點結構125*與源極接點結構115*之間的短路，並劣化裝置效能。
製作FinFET之步驟的第一實施例
第17圖係製作FinFET 100之方法1700的流程圖。第17圖中所示之步驟，將搭配第9至15圖中的製程說明。然而上述步驟僅用以說明。在特定應用中，可改變上述步驟之順序甚至省略一些步驟。值得注意的是，方法1700並未形成完整的FinFET 100。綜上所述，應理解在方法1700之前、之中、或之後可進行額外製程，且一些其他製程僅簡述於此。
在步驟1710中，沉積蝕刻停止層於閘極結構、源極區、與汲極區上。舉例來說，蝕刻停止層138可形成於虛置 閘極結構608、源極區112、與汲極區120上。蝕刻停止層138之沉積方法可為任何合適的沉積方法，其材料可為氮化矽、氮氧化矽、碳化矽、或碳氧化矽。舉例來說，氮化矽可沉積以用於蝕刻停止層138，且其形成方法可為CVD製程。
在步驟1720中，沉積介電層於步驟1710之蝕刻停止層上。舉例來說，介電層如ILD層103’可形成於蝕刻停止層138上。ILD層103’之沉積方法可為適用於沉積可流動介電材料的任何方法。舉例來說，可流動的氧化矽可作為ILD層103’，且其沉積方法可採用FCVD製程。
在步驟1730中，回火步驟1720之介電層。舉例來說，可對步驟1720之介電層進行濕式回火製程，比如在ILD層103’上進行濕式回火製程。濕式回火製程可包含在蒸氣中回火步驟1720的介電層，其溫度介於約200℃至約700℃之間，且歷時約30分鐘至約120分鐘之間。
在步驟1740中，平坦化步驟1730之回火後的介電層。舉例來說，步驟1730之回火後的介電層其平坦化方法可採用CMP製程。
在步驟1750中，回火步驟1740之平坦化的介電層。舉例來說，對步驟1740之平坦化的介電層進行濕式回火製程，比如在ILD層103”上進行濕式回火製程。濕式回火製程可為在蒸氣中對步驟1740之平坦化的介電層進行回火，其溫度介於約200℃至約700℃之間，且歷時約30分鐘至約120分鐘之間。
在步驟1760中，在步驟1750之回火的介電層上進行高溫(HT)摻雜製程。舉例來說，可在步驟1750之回火的介電 層上進行HT摻雜製程，使ILD層103*形成HT摻雜的ILD層103。HT摻雜製程包含將摻質離子佈植至步驟1750之回火的介電層，並同時提供熱能至基板以加熱基板至目標溫度或溫度範圍，或維持基板於目標溫度或溫度範圍。在一實施例中，提供熱能至基板的方式為在離子佈植時，提供熱能至基板支架(未圖示，設置以固定離子佈植製程中的基板102)。在多種實施例中，HT摻雜製程可進一步包含維持基板102之溫度於約100℃至約500℃之間。在一實施例中，佈植製程可包含以介於約20keV至約50keV之間的能量佈植摻質，且摻質包含但不限於矽、鍺、氧、氮、上述之組合、或不會轉變及/或劣化介電層103"、103*、及/或103的介電性質之任何元素。在一些實施例中，離子佈植製程可進一步包含以介於約2×1014原子/cm2至約2×1015原子/cm2之間的劑量佈植摻質。
在步驟1770中，蝕刻步驟1760中HT摻雜的介電層以形成接點開口於其中。舉例來說，可採用乾蝕刻製程蝕刻HT摻雜的ILD層103，以形成接點開口1446與1448於其中。
在步驟1780中，將導電材料填入步驟1770的接點開口。舉例來說，可沉積任何合適的導電材料以填入接點開口1446與1448。在一些實施例中，導電材料包含W、Al、或Cu。在一些實施例中，導電材料的形成方法可為CVD、PVD、電鍍、ALD、或其他合適技術。
製作FinFET之步驟的第二實施例
第18圖係製作FinFET 100之方法1800的流程圖，其形成接點至源極區與汲極區。第18圖中所示之步驟，將搭配第 9至15圖中的製程說明。然而上述步驟僅用以說明。在特定應用中，可改變上述步驟之順序甚至省略一些步驟。值得注意的是，方法1800並未形成完整的FinFET 100。綜上所述，應理解在方法1800之前、之中、或之後可進行額外製程，且一些其他製程僅簡述於此。
在步驟1810中，沉積蝕刻停止層於閘極結構、源極區、與汲極區上。舉例來說，蝕刻停止層138可形成於虛置閘極結構608、源極區112、與汲極區120上。蝕刻停止層138之沉積方法可為任何合適的沉積方法，其材料可為氮化矽、氮氧化矽、碳化矽、或碳氧化矽。舉例來說，氮化矽可沉積以用於蝕刻停止層138，且其形成方法可為CVD製程。
在步驟1820中，沉積介電層於步驟1810之蝕刻停止層上。舉例來說，介電層如介電層103'可形成於蝕刻停止層138上。ILD層103'之沉積方法，可為任何適用於沉積可流動的介電層材料的方法。舉例來說，可流動的氧化矽可用於ILD層103'，且其沉積方法採用FCVD製程。
在步驟1830中，對步驟1820之介電層進行回火。舉例來說，對步驟1820之介電層進行濕式回火之步驟，包括進行濕式回火於ILD層103'上。濕式回火製程可包含在蒸氣中對步驟1820之介電層進行回火，其溫度介於約200℃至約700℃之間，且歷時約30分鐘至約120分鐘之間。
在步驟1840中，平坦化步驟1830之回火後的介電層。舉例來說，平坦化步驟1830之回火後的介電層之步驟，可在ILD層103'上進行CMP製程以形成ILD層103"。
在步驟1850中，在步驟1840之平坦化的介電層上進行高溫(HT)摻雜製程。舉例來說，可在步驟1840之平坦化的介電層上進行HT摻雜製程，使ILD層103"形成HT摻雜的ILD層103。HT摻雜製程包含將摻質離子佈植至步驟1840之平坦化的介電層並加熱基板。藉由提供熱能至基板支架(未圖示，設置以固定離子佈植製程中的基板102)，以加熱離子佈植製程中的基板102。在多種實施例中，HT摻雜製程可進一步包含維持基板102之溫度於約100℃至約500℃之間。在一實施例中，佈植製程可包含以介於約20keV至約50keV之間的能量佈植摻質，且摻質包含但不限於矽、鍺、氧、氮、上述之組合、或不會轉變及/或劣化介電層103"、103*、及/或103的介電性質的任何元素。在一些實施例中，離子佈植製程可進一步包含以介於約2×1014原子/cm2至約2×1015原子/cm2之間的劑量佈植摻質。
在步驟1860中，回火步驟1850之HT摻雜的ILD層。舉例來說，可對步驟1850之HT摻雜的介電層進行濕式回火，比如在ILD層103"上進行濕式回火。濕式回火製程可包括在蒸氣中對步驟1850之HT摻雜的ILD層進行回火，其溫度介於約200℃至約700℃之間，且歷時介於約30分鐘至約120分鐘之間。
在步驟1870中，蝕刻步驟1860中回火後的介電層，以形成接點開口於其中。舉例來說，可採用乾蝕刻步驟形成接點開口1446與1448於HT摻雜的ILD層103中。
在步驟1880中，將導電材料填入步驟1870的接點開口中。舉例來說，可沉積任何合適的導電材料以填入接點開口1446與1448。在一些實施例中，導電材料包括W、Al、或Cu。 在一些實施例中，導電材料的形成方法可為CVD、PVD、電鍍、ALD、或其他合適技術。
如此一來，本揭露改良ILD層的結構密度與WER，以提供ILD層的蝕刻製程控制之改善機制。上述改良方法包括回火，以及高溫離子佈植的高溫(HT)摻雜ILD層。改良HT摻雜的ILD層之蝕刻製程控制，有助於避免HT摻雜的ILD層中的底切與不需要的孔洞。在後續形成金屬接點的步驟中，不需要的孔洞可能填有金屬，造成FinFET中導電結構之間的短路，並形成不良的FinFET。
實施例與優點
在一實施例中，方法包括：形成多個鰭狀物於基板上；形成閘極結構於鰭狀物上；形成摻雜的應變區與閘極結構相鄰；沉積可流動的介電層於閘極結構與摻雜的應變區上；以及在可流動的介電層上進行高溫摻雜製程，以形成高溫摻雜的介電層。此實施例之優點包含與未進行HT摻雜製程之可流動介電層相較，HT摻雜的介電層其濕蝕刻率(WER)降低約50%。
在一實施例中，上述方法更包括進行第一回火製程於可流動的介電層上，以形成第一回火之可流動的介電層；以及進行化學機械拋光(CMP)製程於第一回火之可流動的介電層上，以形成平坦化之可流動的介電層。
在一實施例中，上述方法中進行HT摻雜製程的步驟包括：將摻質佈植至平坦化之可流動的介電層中；以及在佈植摻質離子時加熱基板。
在一實施例中，上述方法中的摻質離子包括的至 少一種摻質離子為矽、鍺、氮、或氧。
在一實施例中，上述方法更包括進行第二回火製程於平坦化之可流動的介電層上，以形成第二回火之可流動的介電層；且進行HT摻雜製程的步驟包括：佈植摻質離子至第二回火之可流動的介電層中；以及在佈植摻質離子時加熱基板。
在一實施例中，上述方法中的沉積步驟包括採用可流動的化學氣相沉積製程。
在一實施例中，上述方法更包括沉積蝕刻停止層於閘極結構與摻雜的應變區上。
在一實施例中，上述方法之可流動的介電層沉積於蝕刻停止層上。
在一實施例中，上述方法之加熱步驟包括加熱基板位於其上的基板支架。
在一實施例中，上述方法之加熱步驟包括維持基板溫度於約100℃至約500℃之間。
在一實施例中，上述方法中的HT摻雜製程包含以介於約20keV至約50keV之能量佈植摻質離子。
在一實施例中，上述方法中的HT摻雜製程包含以介於約2×1014原子/cm2至約2×1015原子/cm2之間的劑量佈植摻質離子。
在一實施例中，上述方法更包括形成接點結構於摻雜的應變區上，其中接點結構的上表面與摻雜的介電層之上表面共平面。
在又一實施例中，積體電路中層間介電(ILD)層之 性質的調整方法，包括：形成多個鰭狀物於基板上；形成閘極結構於鰭狀物上；沉積蝕刻停止層於閘極結構上；沉積可流動的介電層於蝕刻停止層上以形成ILD層；在ILD層上進行回火製程；以及進行高溫(HT)摻雜製程於ILD層上。此實施例之優點包含與未進行HT摻雜製程之ILD層相較，HT摻雜的ILD層其濕蝕刻率(WER)降低約50%。
在一實施例中，上述ILD層的性質為ILD層的濕蝕刻率。
在一實施例中，上述方法更包括在進行回火製程後，進行化學機械拋光(CMP)製程於ILD層上，且進行HT摻雜製程的步驟包括：在CMP製程後佈植摻質離子至ILD層中；以及在佈植摻質離子時加熱基板。
在一實施例中，上述方法之摻質離子包括的至少一種摻質離子為矽、鍺、氮、或氧。
在一實施例中，上述方法之加熱步驟包括加熱基板支架，且基板位於基板支架上；以及維持基板的溫度於約100℃至約500℃之間。
在又一實施例中，半導體裝置包括：多個鰭狀物於基板上；閘極結構位於鰭狀物上；摻雜的應變區與閘極結構相鄰；以及高溫(HT)摻雜的層間介電(ILD)層位於閘極結構與摻雜的應變區上，且HT摻雜的ILD層包括鍺掺質、氮摻質、或上述之組合。此實施例之優點包含與未進行HT摻雜製程之ILD層相較，HT摻雜的ILD層其濕蝕刻率(WER)降低約50%。
在一實施例中，上述半導體裝置中HT摻雜的ILD 層其鍺摻質、氮摻質、或上述之組合的濃度介於約1×1019原子/cm3至約6×1020原子/cm3之間。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
102‧‧‧基板
103‧‧‧ILD層
104.3‧‧‧鰭狀物
107‧‧‧閘極介電層
108‧‧‧閘極結構
109‧‧‧閘極層
111‧‧‧間隔物
112‧‧‧源極區
115‧‧‧源極接點結構
116、126‧‧‧導電區
117、127‧‧‧矽化物區
120‧‧‧汲極區
121‧‧‧界面
125‧‧‧汲極接點結構
130.3‧‧‧通道區
138‧‧‧蝕刻停止層

Claims (1)

  1. 一種半導體裝置的形成方法，包括：形成多個鰭狀物於一基板上；形成一閘極結構於該些鰭狀物上；形成一摻雜的應變區與該閘極結構相鄰；沉積一可流動的介電層於該閘極結構與該摻雜的應變區上；以及在可流動的介電層上進行一高溫摻雜製程，以形成一高溫摻雜的介電層。
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