JPH0315351B2 - - Google Patents
Info
- Publication number
- JPH0315351B2 JPH0315351B2 JP57032008A JP3200882A JPH0315351B2 JP H0315351 B2 JPH0315351 B2 JP H0315351B2 JP 57032008 A JP57032008 A JP 57032008A JP 3200882 A JP3200882 A JP 3200882A JP H0315351 B2 JPH0315351 B2 JP H0315351B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- drain
- semiconductor memory
- data line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 5
- 230000003068 static effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明はスタテイツク形の半導体記憶装置の
構成に関するもので、主としてGaAs基板を用い
たものの特性向上に関するものである。
構成に関するもので、主としてGaAs基板を用い
たものの特性向上に関するものである。
スタテイツクRAMは双安定のフリツプ・フロ
ツプ回路をメモリセルとして用い、どちらかの安
定状態を“１”、その反対を“０”として情報を
記憶する。従つて電源が供給されている間は情報
を記憶していることになる。
ツプ回路をメモリセルとして用い、どちらかの安
定状態を“１”、その反対を“０”として情報を
記憶する。従つて電源が供給されている間は情報
を記憶していることになる。
スタテイツクRAMのセル構成を第１図に示
す。メモリセルはフリツプ・フロツプを構成する
トランジスタT1〜T4と番地選択用トランジスタ
T5，T6の素子から成つている。図ではドライバ
ーがエンハンスメント形でロードがエンハンスメ
ント形のＥ／Ｅ形のインバータでフリツプ・フロ
ツプを構成した例を示す。ロードの構成によりデ
プレツシヨン形で作られたＥ／Ｄ形、CMOSで
作られたCMOSスタテイツク形及び負荷を抵抗
で形成したＥ／Ｒ形もある。いずれも基本的には
６素子でセルが構成されている。
す。メモリセルはフリツプ・フロツプを構成する
トランジスタT1〜T4と番地選択用トランジスタ
T5，T6の素子から成つている。図ではドライバ
ーがエンハンスメント形でロードがエンハンスメ
ント形のＥ／Ｅ形のインバータでフリツプ・フロ
ツプを構成した例を示す。ロードの構成によりデ
プレツシヨン形で作られたＥ／Ｄ形、CMOSで
作られたCMOSスタテイツク形及び負荷を抵抗
で形成したＥ／Ｒ形もある。いずれも基本的には
６素子でセルが構成されている。
第１図のメモリセルの基本動作を説明する。ア
ドレス信号により、本セルが選択されているもの
とする。この時T5，T6は導通し、T1，T2，T3，
T4からなるフリツプフロツプ（Ｆ／Ｆ）の状態
を読み出す。今T2がON、T1がOFF状態にある
とするとノードＡはＯ電位、ノードＢはVDDレベ
ルに有る。このためデータ線、データ線Ｄには
各々Ｈレベル、Ｌレベル読み出される。
ドレス信号により、本セルが選択されているもの
とする。この時T5，T6は導通し、T1，T2，T3，
T4からなるフリツプフロツプ（Ｆ／Ｆ）の状態
を読み出す。今T2がON、T1がOFF状態にある
とするとノードＡはＯ電位、ノードＢはVDDレベ
ルに有る。このためデータ線、データ線Ｄには
各々Ｈレベル、Ｌレベル読み出される。
一方Ｆ／Ｆを反転するには上記同様アドレス信
号により、本セルを選択し、ＤにＨレベル、Ｄに
Ｌレベルを書き込むとT1が導したが非導通とな
り、Ｆ／Ｆが反転しアドレス線を非導通にするこ
とでノードＢはＬレベル、ノードＡはＨレベルを
維持する。
号により、本セルを選択し、ＤにＨレベル、Ｄに
Ｌレベルを書き込むとT1が導したが非導通とな
り、Ｆ／Ｆが反転しアドレス線を非導通にするこ
とでノードＢはＬレベル、ノードＡはＨレベルを
維持する。
T5，T6トランジスタはメモリセルの読み出し、
書き込みのスイツチとして働くため、高速に動作
し且高集積化を可能にするにはできる丈占有面積
の小さいことが望ましい。
書き込みのスイツチとして働くため、高速に動作
し且高集積化を可能にするにはできる丈占有面積
の小さいことが望ましい。
またデータラインＤ，Ｄには多数のメモリセル
が接続されているため、結合容量が大きくなり、
T5，T6トランジスタは駆動能力が大きい必要が
ある。
が接続されているため、結合容量が大きくなり、
T5，T6トランジスタは駆動能力が大きい必要が
ある。
本発明は上記のような点に鑑み、GaAs等の基
板を用いて構成されるスタテイツク形半導体記憶
装置において、番地選択用トランジスタを最小の
領域で形成すると共にバイポーラトランジスタ化
し、データラインＤ，Ｄに多数のメモリセルが接
続されても電流駆動能力が落ちないようにするこ
とを目的とするものである。
板を用いて構成されるスタテイツク形半導体記憶
装置において、番地選択用トランジスタを最小の
領域で形成すると共にバイポーラトランジスタ化
し、データラインＤ，Ｄに多数のメモリセルが接
続されても電流駆動能力が落ちないようにするこ
とを目的とするものである。
本発明の一実施例を第２図に示す。第２図にお
いてメモリセルはQ1，Q2，Q3，Q4にMESFET
で構成され、番地選択用トランジスタQ5，Q6は
バイポーラ形トランジスタとする。アドレス信号
により本セルが選択されているものとする。今
Q2がON、Q1がOFF状態にあるとするとノード
ＣはＯ電位、ノードＤはVDDレベルに有る。この
為データ線、データ線Ｄには各々Ｈレベル、Ｌレ
ベルが読み出される。一方このＦ／Ｆを反転する
には上記同様アドレス信号により本セルを選択
し、ＤにＨレベル、ＤにＬレベルを書き込むとノ
ードＤがＬレベル、ノードＣがＨレベルになり、
Q1がON、Q2がOFFし、Ｆ／Ｆが反転しアドレ
ス線を非導通にすることでノードＤがＬレベル、
ノードＣがＨレベルを維持する。
いてメモリセルはQ1，Q2，Q3，Q4にMESFET
で構成され、番地選択用トランジスタQ5，Q6は
バイポーラ形トランジスタとする。アドレス信号
により本セルが選択されているものとする。今
Q2がON、Q1がOFF状態にあるとするとノード
ＣはＯ電位、ノードＤはVDDレベルに有る。この
為データ線、データ線Ｄには各々Ｈレベル、Ｌレ
ベルが読み出される。一方このＦ／Ｆを反転する
には上記同様アドレス信号により本セルを選択
し、ＤにＨレベル、ＤにＬレベルを書き込むとノ
ードＤがＬレベル、ノードＣがＨレベルになり、
Q1がON、Q2がOFFし、Ｆ／Ｆが反転しアドレ
ス線を非導通にすることでノードＤがＬレベル、
ノードＣがＨレベルを維持する。
第３図は本発明の一実施例を示すIC化断面図
をQ2，Q6及びQ1，Q5に着目し示したものであ
る。MESFETQ1，Q2は３−１，３−２を各々ソ
ース・ドレインとし５をゲート、４をチヤネル領
域とする。Q5，Q6のバイポーラトランジスタは
３−２をエミツタ、３−３をコレクタとし、２を
ベースとする。２のベース領域はアドレス線につ
ながれトランジスタのエミツタ３−３はデータ線
Ｄ，Ｄにつながる。
をQ2，Q6及びQ1，Q5に着目し示したものであ
る。MESFETQ1，Q2は３−１，３−２を各々ソ
ース・ドレインとし５をゲート、４をチヤネル領
域とする。Q5，Q6のバイポーラトランジスタは
３−２をエミツタ、３−３をコレクタとし、２を
ベースとする。２のベース領域はアドレス線につ
ながれトランジスタのエミツタ３−３はデータ線
Ｄ，Ｄにつながる。
第４図は第３図に示したIC化構成の形成法を
示す。第４図において１は半導体基板であり、通
常半絶縁性の比抵抗を有するＰ基板が用いられ
る。基板全面に絶縁膜１０を形成後、マスクを用
い、レジスト膜２０を塗付する。２の領域をパタ
ーニング後Ｐ形のイオン注入○イにより、２の領域
を形成する。同様の手順にて再度絶縁膜１０、レ
ジスト２１で４の領域形成のためのパターンニン
グを行い、チヤネル領域となるn-のイオン注入
○ロを行い４の領域を形成する。引き続き第４図(C)
で示す通り、n+のイオン注入〇ハ を行い、３
−１，３−２，３−３の領域を形成する。全領域
を絶縁物で被覆、熱処理しMESFET及びバイポ
ーラトランジスタが形成される。第４図(d)でオー
ミツクコンタクトをとり、絶縁膜３０をエツチン
グし、シヨートキーゲート５０及び内部配線を完
了する。
示す。第４図において１は半導体基板であり、通
常半絶縁性の比抵抗を有するＰ基板が用いられ
る。基板全面に絶縁膜１０を形成後、マスクを用
い、レジスト膜２０を塗付する。２の領域をパタ
ーニング後Ｐ形のイオン注入○イにより、２の領域
を形成する。同様の手順にて再度絶縁膜１０、レ
ジスト２１で４の領域形成のためのパターンニン
グを行い、チヤネル領域となるn-のイオン注入
○ロを行い４の領域を形成する。引き続き第４図(C)
で示す通り、n+のイオン注入〇ハ を行い、３
−１，３−２，３−３の領域を形成する。全領域
を絶縁物で被覆、熱処理しMESFET及びバイポ
ーラトランジスタが形成される。第４図(d)でオー
ミツクコンタクトをとり、絶縁膜３０をエツチン
グし、シヨートキーゲート５０及び内部配線を完
了する。
本発明になるバイポーラトランジスタは３−
２，２，３−３を各々エレクタ、ベース、エミツ
タとするNPNトランジスタであり、ベース２は
アドレス線にエミツタ３−３はデータ線につなが
る。バイポーラトランジスタの性能指数である電
流利得は３−２，３−３間で決まる構造上明らか
な通り、Self Alignで形成されるため、極めて大
きな値がえられる。又３−２はMESFETのドレ
インで有りバイポーラトランジスタのコレクタと
なる。２及び３−３を付加するのみで番地選択ト
ランジスタが構成できるので従来構成に比べ、構
成面積を著しく減少させることが可能になる。
２，２，３−３を各々エレクタ、ベース、エミツ
タとするNPNトランジスタであり、ベース２は
アドレス線にエミツタ３−３はデータ線につなが
る。バイポーラトランジスタの性能指数である電
流利得は３−２，３−３間で決まる構造上明らか
な通り、Self Alignで形成されるため、極めて大
きな値がえられる。又３−２はMESFETのドレ
インで有りバイポーラトランジスタのコレクタと
なる。２及び３−３を付加するのみで番地選択ト
ランジスタが構成できるので従来構成に比べ、構
成面積を著しく減少させることが可能になる。
又３−２，３−３からなるトランジスタは謂ゆる
ラテラルNPNトランジスタであり、３−２をエ
ミツタ、３−３をコレクタとしてもその基本動作
は変らず番地選択トランジスタに要求される双方
向性の良さも本構成の他の利点となつていること
はいうまでもない。
ラテラルNPNトランジスタであり、３−２をエ
ミツタ、３−３をコレクタとしてもその基本動作
は変らず番地選択トランジスタに要求される双方
向性の良さも本構成の他の利点となつていること
はいうまでもない。
以上述べた所よりも明らかな通り、本発明はSi
以外の主としてGaAs基板を用いるスタテイツク
形半導体記憶回路において、少くとも２つの拡散
層を付加するのみで番地選択トランジスタの構成
が可能になり、セル面積を縮小できる。又従来問
題であつた大容量化に伴うデータ線容量の増大を
バイポーラトランジスタの駆動能力で償い又ラテ
ラルNPNトランジスタ化を図ることで非可逆特
性の対称性を理想的なものになし得る利点があ
る。
以外の主としてGaAs基板を用いるスタテイツク
形半導体記憶回路において、少くとも２つの拡散
層を付加するのみで番地選択トランジスタの構成
が可能になり、セル面積を縮小できる。又従来問
題であつた大容量化に伴うデータ線容量の増大を
バイポーラトランジスタの駆動能力で償い又ラテ
ラルNPNトランジスタ化を図ることで非可逆特
性の対称性を理想的なものになし得る利点があ
る。
第１図はSi以外の主としてGaAsを基板とする
半導体スタテイツクRAMに用いられる構成図で
ある。 第２図は本発明の一実施例を示す半導体スタテ
イツクRAMの構成図で、Q1，Q2，Q3，Q4は
MESFET、Q5，Q6バイポーラトランジスタ。
VDDは電源VDDは接地、Ｄ，Ｄはデータ線、デー
タ線を示す。第３図は本発明の一実施例を示す
IC化断面図で、１は第一導電形の基板、２は第
一導電形領域。３−１，３−２，３−３は第二導
電形領域。４は第二導電形のチヤネル領域、５は
ゲート領域である。第４図は本発明の具体的構成
方法を示す説明図で、１，２，３−１，３−２、
３−３，４，５は第３図と同じであり、１０は絶
縁膜、２０，３０はパターンニングのためのレジ
スト膜、４０はシヨツトキーゲート及び内部配線
のための金属領域、５０は拡散領域へのオーミツ
クコンタクト、○イはＰ形○ロはn-形○ハはｎ形のイ
オン注入を示す。
半導体スタテイツクRAMに用いられる構成図で
ある。 第２図は本発明の一実施例を示す半導体スタテ
イツクRAMの構成図で、Q1，Q2，Q3，Q4は
MESFET、Q5，Q6バイポーラトランジスタ。
VDDは電源VDDは接地、Ｄ，Ｄはデータ線、デー
タ線を示す。第３図は本発明の一実施例を示す
IC化断面図で、１は第一導電形の基板、２は第
一導電形領域。３−１，３−２，３−３は第二導
電形領域。４は第二導電形のチヤネル領域、５は
ゲート領域である。第４図は本発明の具体的構成
方法を示す説明図で、１，２，３−１，３−２、
３−３，４，５は第３図と同じであり、１０は絶
縁膜、２０，３０はパターンニングのためのレジ
スト膜、４０はシヨツトキーゲート及び内部配線
のための金属領域、５０は拡散領域へのオーミツ
クコンタクト、○イはＰ形○ロはn-形○ハはｎ形のイ
オン注入を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１，第２，第３，第４のトランジスタを有
し、第１トランジスタのゲートは第２トランジス
タのドレイン、第２トランジスタのゲートは第１
トランジスタのドレインにつながり、第１，第２
トランジスタのソースは共通に接地され、第３，
第４のトランジスタのソースは各々第１，第２ト
ランジスタのドレインにつながり、ゲート・ドレ
インは電源に共通接続されてなるフリツプフロツ
プと、該フリツプフロツプの記憶状態を番地選択
信号によりデータ線、データ線に転送する第５，
第６のトランジスタを備え、上記第５，第６のト
ランジスタのベースはアドレス線につながり、第
５トランジスタのコレクタは第１トランジスタの
ドレインと第３トランジスタのソース、第６トラ
ンジスタのコレクタは第２トランジスタのドレイ
ンと第４トランジスタのソースにつながり、第
５，第６トランジスタのエミツタの出力はデータ
線、データ線につながつていることを特徴とする
半導体記憶状置。 ２ 第５トランジスタのエミツタを第１トランジ
スタのドレインと第３トランジスタのソース、第
６トランジスタのエミツタを第２トランジスタの
ドレインと第３トランジスタのソース、第５，第
６トランジスタのコレクタ出力はデータ線、デー
タ線につながる特許請求の範囲第１項記載の半導
体記憶装置。 ３ 第３，第４トランジスタを抵抗体で構成した
特許請求の範囲第１項記載の半導体記憶装置。 ４ 第１，第２，第３，第４トランジスタを
MESFET、第５，第６のトランジスタをバイポ
ーラNPNトランジスタとする特許請求の範囲第
１項記載の半導体記憶装置。 ５ 第１，第２トランジスタのドレインとバイポ
ーラトランジスタのエミツタあるいはコレクタを
共用してなる特許請求の範囲第１項ないし第４項
のいずれかに記載の半導体記憶装置。 ６ 第１，第２，第３，第４トランジスタを
MESFET、第５，第６トランジスタをバイポー
ラ・ラチラルトランジスタとする特許請求の範囲
第１項記載の半導体記憶装置。 ７ 半導体基板にGaAsを用い、第５，第６トラ
ンジスタのエミツタあるいはコレクタ形成を該第
１，第２トランジスタのドレイン・ソース形成
時、同時に形成してなる特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032008A JPS58147887A (ja) | 1982-02-26 | 1982-02-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032008A JPS58147887A (ja) | 1982-02-26 | 1982-02-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147887A JPS58147887A (ja) | 1983-09-02 |
| JPH0315351B2 true JPH0315351B2 (ja) | 1991-02-28 |
Family
ID=12346840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032008A Granted JPS58147887A (ja) | 1982-02-26 | 1982-02-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101402381B1 (ko) * | 2013-04-11 | 2014-06-03 | 한국가스공사 | Lng 탱크 컨테이너를 이용한 원격지 천연가스 공급 스테이션 및 이를 이용한 천연가스 공급 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636315B2 (ja) * | 1983-12-23 | 1994-05-11 | 株式会社日立製作所 | 半導体メモリ |
| GB2247550B (en) * | 1990-06-29 | 1994-08-03 | Digital Equipment Corp | Bipolar transistor memory cell and method |
-
1982
- 1982-02-26 JP JP57032008A patent/JPS58147887A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101402381B1 (ko) * | 2013-04-11 | 2014-06-03 | 한국가스공사 | Lng 탱크 컨테이너를 이용한 원격지 천연가스 공급 스테이션 및 이를 이용한 천연가스 공급 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147887A (ja) | 1983-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3900465B2 (ja) | Ｓｏｉ電界効果トランジスタ | |
| US4365263A (en) | Semiconductor integrated circuit device composed of insulated gate field-effect transistor | |
| JP2958909B2 (ja) | Ｓｒａｍセル及びその製造方法 | |
| US5281843A (en) | Thin-film transistor, free from parasitic operation | |
| US3553541A (en) | Bilateral switch using combination of field effect transistors and bipolar transistors | |
| JP3049360B2 (ja) | 集積回路 | |
| US4183093A (en) | Semiconductor integrated circuit device composed of insulated gate field-effect transistor | |
| JP3039245B2 (ja) | 半導体メモリ装置 | |
| JPH06291282A (ja) | 半導体メモリセル | |
| JPS6325714B2 (ja) | ||
| US4661831A (en) | Integrated RS flip-flop circuit | |
| US4995000A (en) | Static RAM cell with high speed and stability | |
| US5153852A (en) | Static RAM cell with high speed and improved cell stability | |
| JPH0315351B2 (ja) | ||
| JP2601202B2 (ja) | 半導体記憶装置 | |
| JPH0558580B2 (ja) | ||
| JPS58148449A (ja) | 半導体記憶装置 | |
| JPS5937585B2 (ja) | 相補性ｍｉｓ論理回路 | |
| US4400797A (en) | Read only memory using static induction transistor | |
| JP2815177B2 (ja) | 高い速度と改善されたセル・スタビリティーを持つスタティックｒａｍセル | |
| JP3089647B2 (ja) | 半導体メモリ | |
| GB2158640A (en) | Integrated circuit | |
| US5027186A (en) | Semiconductor device | |
| JPH10224210A (ja) | 論理回路、フリップフロップ回路及び記憶回路装置 | |
| JP2585708Y2 (ja) | 半導体メモリ |