KR100379565B1 - 박막 트랜지스터 기판 및 액정 표시장치 - Google Patents
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Abstract
온이 될 때 전류저하를 발생하지 않는 우수한 특성을 갖는 박막 트랜지스터 기판 및 이것을 사용한 액정 표시장치를 제공한다.
기판(1) 위에 다결정 실리콘으로 된 반도체층(5)이 설치되고, 반도체층(5) 가운데에 소스 영역(3), 드레인 영역(4)이 형성되고, 채널부(2) 위에 게이트 절연막(6)을 사이에 두고 게이트 전극(9)이 설치됨과 함께, 소스영역(3), 드레인 영역(4)에 각각 접속된 소스 전극(11), 드레인 전극(12)이 설치되고, 게이트 전극(9), 소스 전극(11) 및 드레인 전극(12)이, 다결정 실리콘과의 반응에 의해 실리사이드막을 형성하는 금속으로 된 아래층(7)과 저항 제어용 금속으로 된 위층(8) 두 층으로 되고, 소스 영역(11), 드레인 영역(12)의 위면에 각각 실리사이드막(17)이 설치되어 있다.
Description
본 발명은, 박막 트랜지스터 기판 및 이것을 사용한 액정표시장치에 관한 것이다.
도 7은, 종래의 톱 게이트형 박막 트랜지스터 기판의 일 예를 나타내는 것이다. 상기 도면에 나타난 종래의 박막 트랜지스터 기판은, 예를 들면 유리 등의 기판(101) 상에 다결정 실리콘으로 된 반도체층(105)이 설치되고, 그 중앙부 위에 게이트 절연막(106)이 설치되고, 이 게이트 절연막(106) 위에 게이트 전극(109)이 설치되어 있다. 반도체층(105)의 양측 끝 부분에는, 불순물이 주입된 n형 저저항 반도체층으로 된 소스영역(103) 및 드레인 영역(104)이 설치되고, 이들 소스 영역(103)과 드레인 영역(104)에 끼워진 부분이 채널부(102)로 되어 있다. 소스 영역(103) 및 드레인 영역(104)은, 각각 소스 전극(111) 및 드레인 전극(112)에 접속되어 있다. 소스 영역(103) 및 드레인 영역(104)은, 소스 전극(111) 및 드레인 전극(112)을 만드는 금속과 양호한 전기적 접속을 확보하기 위해, n형 불순물이 1016원자/㎤ 이상의 고농도로 주입될 필요가 있었다.
게이트 전극(109) 및 반도체층(105)를 덮도록 패시베이션막(110)이 설치되어 있다. 이 패시베이션막(110)을 관통하여 소스 전극(111)에 도달하는 소스 전극 콘택트 홀(116)이 설치되고, 소스 전극 콘택트 홀(116)을 통해서 소스 전극(111)에 접속하는 소스 배선(113)이 설치되어 있다.
드레인 전극(112)은, 투명 도전체로 된 화소전극(115)에 접속되어 있다. 또, 드레인 전극(112)과의 사이에서 보조용량을 구성하는 용량전극(114)이 드레인 전극(112) 위쪽 방향에, 패시베이션막(110)을 사이에 두고 설치되어 있다.
도 7의 박막 트랜지스터 기판의 경우, 소스 전극 금속 및 드레인 전극 금속의 양호한 전기적 접속을 확보하기 위해, 소스 영역(103) 및 드레인 영역(104)에 n형 불순물이 1016원자/㎤ 이상의 고농도로 주입되도록 이온주입을 하였다. 이때, 반도체층(105)의 채널부(102)의 양 옆 부분은 게이트 절연막(106)으로 덮혀져 있지 않기 때문에, 불순물 이온이 고농도로 반도체층 내에 주입되고, 금속의 양호한 전기적 접속을 갖는 소스 영역(103) 및 드레인 영역(104)으로 된다.
그런데, 이러한 고농도로 불순물 이온을 주입하는 조건은, 이온이 주입되는 층의 표면에, 이온 주입시 손상에 의한 결정 결함을 생기게 하여, 박막 트랜지스터의 온이 될 때 전류(Ion)를 저하시키는 원인이 되었다.
본 발명의 목적은, 상술한 결정 결함 발생을 방지하고, 온이 될 때 전류의 저하를 발생하지 않는 우수한 특성을 갖는 박막 트랜지스터 기판 및 이것을 사용한 액정 표시장치를 제공하는데 있다.
도 1은 도 2의 I - I 부분의 단면도를 나타내는 것이다.
도 2은 본 발명에 관한 박막 트랜지스터 기판의 제1의 실시 형태의 요부를 나타내는 평면도이다.
도 3은 도 4의 III - III 부분의 단면도를 나타내는 것이다.
도 4는 본 발명에 관한 박막 트랜지스터 기판의 제2의 실시 형태의 요부를 나타내는 평면도이다.
도 5는 본 발명에 관한 박막 트랜지스터 기판의 제3의 실시 형태의 요부를 나타내는 단면도이다.
도 6은 본 발명에 관한 박막 트랜지스터 기판을 사용한 액정 표시장치의 실시 형태를 나타내는 단면도이다.
도 7은 종래 기술에 관한 박막 트랜지스터 기판의 실시 형태의 요부를 나타내는평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판 2: 채널부 3: 소스 영역 4: 드레인 영역 5: 반도체층
6: 게이트 절연막 7: 실리사이드막을 형성하는 금속으로 된 아래층
8: 저항 제어용 금속으로 된 위층 9: 게이트 전극 10, 23: 절연막
11: 소스 전극 12: 드레인 전극 13, 21: 소스 배선 14: 용량전극
15, 26: 화소전극 16: 콘택트 홀 17: 실리사이드막
24: 패시베이션막 25: 소스 접속 배선 27: 소스배선 콘택트 홀
28: 소스 전극 콘택트 홀 29: 드레인 전극 콘택트 홀 31: 용량전극
32: 공통전극 33: 드레인 전극의 기부 34: 화소전극
본 발명에 대한 박막 트랜지스터 기판은, 기판 위에 다결정 실리콘으로 된 반도체층이 설치되고, 반도체층 내에 불순물을 도입하여 된 소스 영역 및 드레인 영역이 형성되고, 소스 영역과 드레인 영역 사이의 채널부 위에 게이트 절연막을 사이에 두고 게이트 전극이 설치됨과 함께, 소스 영역 및 드레인 영역에 각각 접속된 소스 전극 및 드레인 전극이 설치되고, 게이트 전극, 소스 전극 및 드레인 전극이, 다결정 실리콘의 반응에 의해 실리사이드막을 형성하는 금속으로 된 아래 층과 저항 제어용 금속으로 된 위층 두 층으로 되고, 소스 영역 및 드레인 영역의 윗면에 각각 실리사이드막이 설치되고, 드레인 전극을 만드는 아래 층의 금속에 접속하여 화소전극이 설치되고, 드레인 전극과의 사이에 용량을 구성하는 용량 전극이 드레인 전극의 위쪽에 절연막을 사이에 두고 설치되고, 용량전극과 동일한 금속으로 된 소스 배선이 소스 전극을 만드는 위층의 금속에 접속되어 설치된 것을 특징으로한다.
이 박막 트랜지스터 기판에 의하면, 소스 영역 및 드레인 영역의 윗면에 각각 실리사이드막이 설치되고, 실리사이드막을 사이에 두고 소스영역과 소스 전극 및 드레인 영역과 드레인 전극이 각각 접촉하기 때문에, 소스 영역 및 드레인 영역에 주입하는 불순물 이온 농도를 1014원자/㎤ 내지 1015원자/㎤로 하여도, 소스 전극과 소스 영역 및 드레인 전극과 드레인 영역의 양호한 전기적 접촉을 확보하는 것이 가능하게 된다. 이 결과, 소스 영역 및 드레인 영역에 불순물 이온 주입 조건을 종래 보다 완화할 수 있어, 불순물 이온 주입시의 소스 영역 및 드레인 영역 표면의 손상에 의한 결함발생을 방지하는 것이 가능하게 된다.
또 상기 구성에 의하면, 소스 전극 및 드레인 전극이 실리사이드막을 형성하는 금속으로 된 아래층을 갖고 있어, 소스 영역 및 드레인 영역 표면에 실리사이드를 형성하기 위한 금속막을 별도 공정으로 형성할 필요가 없어, 공정의 번잡화 나아가서 수율의 저하를 방지할 수 있다. 또 게이트 전극, 소스 전극 및 드레인 전극이, 저항 제어용 금속으로 된 위층을 갖고 있기 때문에, 윗층의 금속을 적절히 설정하는 것에 의해, 각 전극의 저항값을 필요에 따라 낮게 설정할 수 잇다.
더더욱, 용량전극과 소스 배선이 동일한 금속막으로부터 형성되기 때문에, 용량전극을 만드는 금속막을 별도의 공정으로 형성할 필요가 없고, 공정의 번잡화를 방지하고 나아가서 수율의 저하를 방지할 수 있다.
본 발명에 대한 박막 트랜지스터 기판의 화소전극은, 투명 도전막에 의해 형성할 수 있다.
이러한 구성으로 하는 것으로 본 박막 트랜지스터 기판은, 투과형 TN 액정 표시장치용 기판으로서 적합한 것이 된다.
또 용량전극에 화소전극과 협동하여 기판 표면에 거의 평행한 방향의 횡전계를 발생시키는 공통전극을 접속하는 것도 가능하다.
이러한 구성으로 하는 것으로, 본 박막 트랜지스터 기판은, IPS형 액정 표시장치용 기판으로서 적합한 것이 된다.
또 본 발명에 관한 박막 트랜지스터 기판은, 기판 위에 소스 배선이 설치되고, 소스 배선을 포함하는 기판 표면에 절연막이 설치되고 절연막 위에 다결정 실리콘으로 된 반도체층이 설치되고, 반도체층 내에 불순물을 도입하여서 된 소스 영역 및 드레인 영역이 형성되고, 소스 영역과 드레인 영역 사이의 채널부 위에 게이트 절연막을 사이에 두고 게이트 전극이 설치됨과 함께, 소스 영역 및 드레인 영역에 각각 접속하여 소스 전극 및 드레인 전극이 설치되고, 게이트 전극, 소스 전극 및 드레인 전극이, 다결정 실리콘과의 반응에 의해 실리사이드막을 형성하는 금속으로 된 아래층과 저항 제어용 금속으로 된 위층 두 층으로 되어, 소스 영역 및 드레인 영역의 윗면에 각각 실리사이드막이 설치되고, 모든 면에 패시베이션막이 설치되고, 드레인 전극 위의 패시베이션막에 드레인 전극에 도달하는 드레인 전극 콘택트 홀이 설치되고, 패시베이션막 위에 드레인 전극 콘택트 홀을 통해서 드레인 전극에 접속시켜서 투명 도전막이 되는 화소전극이 설치되고, 소스 전극 위의 패시베이션막에 소스 전극에 도달하는 소스 전극 콘택트 홀이 설치되고, 소스 배선 위의 절연막 및 패시베이션막에 소스 배선에 도달하는 소스 배선 콘택트 홀이 설치되고, 패시베이션막 위에 소스전극 콘택트홀을 통해서 소스전극에 접속시키면서 소스 배선 콘택트 홀을 통해서 소스 배선에 접속시킨 투명 도전막으로 된 소스 배선이 설치된 것을 특징으로 한다.
이 박막 트랜지스터 기판에 의하면, 소스 영역 및 드레인 영역의 윗면에 각각 실리사이드막이 설치되고, 실리사이드막을 사이에 두고 소스 영역과 소스 전극 및 드레인 영역과 드레인 전극이 각각 접촉하기 때문에, 소스 영역 및 드레인 영역에 주입하는 불순물 이온 농도를 1014원자/㎤ 내지 1015원자/㎤로 하여도 소스 전극과 소스 영역 및 드레인 전극과 드레인 영역과의 양호한 전기적 접속을 확보하는 것이 가능하게 된다. 이 결과 소스 영역 및 드레인 영역에 불순물 이온 주입조건을 종래보다 완화할 수 있고, 불순물 이온 주입시의 소스 영역 및 드레인 영역 표면의 손상에 의한 결함 발생을 방지하는 것이 가능하게 된다.
또, 공정의 번잡화 나아가서 수율의 저하를 방지할 수 있다. 더욱, 각 전극의 저항값을 필요에 따라 낮게 설정할 수 있다.
상기 실리사이드막 형성 금속은, 반도체층을 만드는 다결정 실리콘과 용이하게 실리사이드를 형성하는 것이 가능한 것이기 때문에, 크롬, 몰리브덴, 텅스텐 및 티탄으로 된 그룹 중 어느 하나의 금속된 것이 바람직하다.
또 이들 금속은, 화소전극을 만드는 투명 도전막과의 전기적 접촉도 양호하고 잘맞는다. 투명도전막으로서는, 예를 들면 인듐 주석 산화물(ITO) 혹은 인듐아연 산화물(IZO) 등의 투명 도전성 산화물을 사용할 수 있다. 특히 인듐 아연 산화물(IZO)은, 에칭제로서 사용하는 염산이, 다른 부재에 거의 영향이 없기 때문에 바람직하다.
상기 저항 제어용 금속은, 전기 저항값을 낮게 갖기 때문에, 동, 알루미늄, 은 및 금으로 된 그룹 중 어느 하나의 금속인 것이 바람직하다.
본 발명의 액정표시장치는, 액정을 사이에 끼워넣은 한쌍의 기판의 한쪽 기판에 상기 본 발명의 박막 트랜지스터 기판을 사용한다.
본 액정 표시장치에 의하면, 상기 우수한 특징을 발휘하는 박막 트랜지스터 기판을 갖는 액정 표시장치를 얻을 수 있다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대해서 설명한다.
도 1과 도 2는 본 발명에 관한 박막 트랜지스터 기판의 제1 실시 형태의 요부를 나타내는 것으로, 도 2는 평면도를 나타내는 것이고, 도 1은 도 2의 I - I 부분의 단면도를 나타내는 것이다. 도 1 및 도 2에서, 기판 1 위에 다결정 실리콘으로 된 반도체층(5)이 설치되어 있다. 반도체층(5) 내에는 불순물을 도입하여서 된 소스 영역(3) 및 드레인 영역(4)이 형성되고, 소스 영역(3)과 드레인 영역(4) 사이의 채널부(2) 위에는 게이트 절연막(6)을 사이에 두고 게이트 전극(9)이 설치되어 있다.
소스 영역 및 드레인 영역(4)에는, 각각 소스 전극(11) 및 드레인 전극(12)이 접속되어 설치되고, 게이트 전극(9), 소스 전극(11) 및 드레인 전극(12)은, 다결정 실리콘과의 반응에 의해 실리사이드막을 형성하는 금속으로 된 아래층(7)과, 저항 제어용 금속으로 된 위층(8) 두 층으로 되어 있다.
소스 영역(3) 및 드레인 영역(4)의 윗면에는, 각각 실리사이드막(17)이 설치되고, 드레인 전극(12)을 만드는 상기 아래층(7)의 금속에 접속하여 화소전극(15)이 설치되고, 드레인 전극(12)과의 사이에서 용량을 구성하는 용량전극(14)이 상기 드레인 전극(12)의 위쪽에 설치된 절연막(10)을 사이에 두고 설치되어 있다. 또 용량전극(14)과 동일한 금속막으로 된 소스 배선(13)이 소스 전극(11)의 위쪽에 설치된 절연막(10)에 형성된 콘택트 홀(16)을 통해서 소스전극(11)을 만드는 상기 윗층의 금속(8)에 접속하여 설치되어 있다.
기판(1)은, 평탄성, 광투과성의 관점에서 유리기판인 것이 바람직하나, 석영 기판 등도 사용 가능하다.
다결정 실리콘으로 된 반도체층(5)은, 정해진 방법에 따라 아몰퍼스 실리콘 막을 PECVD에 의해 형성한 후에, 레이저 아닐링 방법에 의해 다결정화하여 작성한다.
소스 영역(3) 및 드레인 영역(4)은, 다결정 실리콘으로 된 반도체층(5)의 양측 게이트 전극(9)으로 마스킹 되지 않은 영역에, 인 원소 등의 불순물 이온을 주입하여 형성한다.
게이트 절연막(6)은, 산화 실리콘막을 PECVD 혹은 스퍼터링 성막법에 의해 형성한다.
게이트 전극(9), 소스 전극(11) 및 드레인 전극(12)은, 다결정 실리콘과의 반응에 의해 실리사이드막을 형성하는 금속, 예를 들면 크롬, 몰리브덴, 텅스텐, 티탄 혹은 탄탈륨으로 된 아래층(7)과, 저항 제어용 금속, 예를 들면 동, 알루미늄, 은 혹은 금으로 된 위층(8) 두 층으로 구성된다.
저항 제어용 윗층(8)의 금속은, 저저항으로 배선으로서 사용할 때에, 배선지연 발생을 방지하는 것이 가능하기 때문에 상기 금속, 예를 들면 동, 알루미늄, 은 혹은 금이 적합하다.
실리사이드막을 형성하는 아래층(7)의 금속으로서는, 용이하게 안정한 실리사이드를 형성 가능한 것, 화소전극과의 양호한 전기적 접속을 얻을 수 것 때문에, 상기 금속, 예를 들면 크롬, 몰리브덴, 텅스텐 혹은 탄탈이 적합하다.
도 3과 도 4는 본 발명인 박막 트랜지스터 기판의 제2의 실시 형태의 요부를 나타내는 것으로, 도 3은 도 4의 III - III 부분의 단면도를 나타내는 것이다. 본 실시 형태의 예는, 액정 재료에 기판에 평행방향의 전하를 인가하여 표시상태를 제어하는, IPS 모드의 액정 표시장치에 사용하는데 적합한 박막 트랜지스터의 예이다.
상기 제1의 실시 형태와 동일한 기능을 갖는 부분에 대해서는, 동일 부호를 붙이고 설명을 생략한다.
소스 영역(3) 및 드레인 영역(4)의 윗면에는, 각각 실리사이드막(17)이 설치되고, 드레인 전극(12)에는 화소전극(34) 및 상기 드레인의 기부(33)가 연속하여 설치되어 있다. 드레인 전극(12), 화소전극(34) 및 드레인 전극(12)의 기부(33)는, 다결정 실리콘과의 반응에 의해 실리사이드막을 형성하는 금속, 예를 들면 크롬, 몰리브덴, 텅스텐, 티탄 혹은 탄탈륨으로 된 아래층(7)과, 저항 제어용 금속, 예를 들면 동, 알루미늄, 은 혹은 금으로 된 위층(8) 두 층으로 구성된다.
드레인 전극(12)의 기부(33)와의 사이에 용량을 구성하는 용량전극(31)이, 상기 드레인 전극(12) 및 드레인 전극(12)의 드레인 전극(33)의 위쪽에 설치된 절연막(10)을 사이에 두고 설치되어 있다. 또 용량 전극(31)과 동일한 금속막으로 된 소스 배선(13)이 소스 전극(11)의 위쪽에 설치된 절연막(10)에 형성된 콘택트 홀(16)을 통해서 소스 전극(11)을 만드는 상기 위층의 금속(8)에 접속하여 설치되어 있다. 또 용량전극(31)은, 화소전극(34)과 협동하여 액정분자에 횡전계를 부여하는 공통전극(32)이 연속적으로 형성되어 있다.
용량전극(31) 및 공통전극(32)는, 특히 재질을 특정하는 것은 아니나, 배선저항의 저감화의 관점에서, 예를 들면 동, 알루미늄, 은 혹은 금이 적합하고, 상기 저항 제어용 금속과 동일한 재료를 사용하는 것에 의해, 공정의 간략화가 가능하게 된다.
도 5는 본 발명에 관한 박막 트랜지스터 기판의 제3의 실시 형태의 요부를 나타내는 단면도이다.
기판(1) 위에 소스 배선(21)이 설치되고, 소스 배선(21)을 포함하는 기판(1)의 표면에 절연막(23)이 설치되어 있다. 절연막(23) 위에 다결정 실리콘으로 된 반도체층(5)이 설치되고, 반도체층(5) 내에 불순물을 도입하여서 된 소스 영역(3) 및 드레인 영역(4)이 형성되고, 소스 영역(3)과 드레인 영역(4) 사이의 채널부(2) 위에 게이트 절연막(6)을 사이에 두고 게이트 전극(9)이 설치되어 있다.
소스 영역(3) 및 드레인 영역(4)에 각각 접속하여 소스 전극(11) 및 드레인 전극(12)이 설치되고, 게이트 전극(9), 소스 전극(11) 및 드레인 전극(12)이, 다결정 실리콘과의 반응에 의해 실리사이드막을 형성하는 금속으로 된 아래층(7)과 저항 제어용 금속으로 된 위층(8) 두 층으로 되어 잇다.
소스 영역(3) 및 드레인 영역(4)의 윗면에 각각 실리사이드막(17)이 설치되고, 모든 면에 패시베이션막(24)이 설치되어 있다. 드레인 전극(12) 위의 패시베이션막(24)에 드레인 전극(12)에 도달하는 드레인 전극 콘택트 홀(29)이 설치되고, 패시베이션막(24) 위에 드레인 전극 콘택트홀(29)을 통해서 드레인 전극(12)에 접속시켜 투명 도전막이 되는 화소전극(26)이 설치되고, 소스 전극(11) 위의 패시베이션막(24)에 소스전극(11)에 도달하는 소스 전극 콘택트 홀(28)이 설치되고, 소스 배선(21) 위의 절연막(23) 및 패시베이션막(24)에 소스 배선(21)에 도달하는 소스 배선 콘택트 홀(27)이 설치되고, 패시베이션막(24) 위에 소스 전극 콘택트 홀(28)을 통해서 상기 소스 전극(11)에 접속시키면서 상기 소스 배선 콘택트 홀(27)을 통해서 상기 소스 배선(21)에 접속시킨 투명 도전막으로 된 소스 접속 배선(25)이 설치되어 있다.
게이트 전극(9), 소스 전극(11) 및 드레인 전극(12)는, 다결정 실리콘과의 반응에 의해 실리사이드막을 형성하는 금속, 예를 들면 크롬, 몰리브덴, 텅스텐, 티탄 혹은 탄탈륨으로 된 아래층(7)과, 저항 제어용 금속, 예를 들면 동, 알루미늄, 은 혹은 금으로 된 위층(8) 두 층으로 구성된다.
저항 제어용 윗층(8)의 금속은, 저저항으로 배선으로 사용할 때에, 배선 지연 발생을 방지하는 것이 가능하게 되기 때문에 상기 금속, 예를 들면 동, 알루미늄, 은 혹은 금이 적합하다.
실리사이드막을 형성하는 아래층(7)의 금속으로서는, 용이하게 안정한 실리사이드를 형성 가능한 것, 화소전극과의 양호한 전기적 접속을 얻을 수 있는 것 때문에, 상기 금속, 예를 들면 크롬, 몰리브덴, 텅스텐, 티탄 혹은 탄탈이 적합하다.
다음에, 상기 실시 형태의 박막 트랜지스터를 사용한 액정 표시장치의 한 실시 예를 도 6을 참조하여 설명한다.
본 실시 형태의 액정 표시장치는, 도 6에 나타난 바와 같이, 한 쌍의 기판(40, 49)이 대향 배치되고, 이들 한 쌍의 기판 가운데, 한쪽의 기판(40)이 상기 제1, 제2 혹은 제3의 실시 형태에 나타난 박막 트랜지스터 기판, 다른 쪽의 기판(49)이 대향 기판으로 되어 있다. 이들 한 쌍의 기판(40, 49)의 서로 대향하는 면에는, 각각 배향 처리된 막(42, 43)이 설치되고, 이들 배향 처리된 막(42, 43) 사이에 액정층(46)이 배치된 구성으로 되어 있다. 그리고, 기판(40, 49)의 바깥쪽에 각각 제1, 제2의 편광판(44, 45)이 설치되고, 제1의 편광판(44)의 바깥쪽에는 백라이트(47)이 부착되어 있다.
이상 설명한 바와 같이, 본 발명의 박막 트랜지스터 기판에 의하면, 소스 영역 및 드레인 영역에, 고농도 불순물 이온을 주입할 필요가 없기 때문에, 이온이 주입되는 층의 표면에, 이온 주입 시의 손상에 의한 결정 결함을 발생시키는 것 없이, 박막 트랜지스터가 온이 될 때의 전류(Ion)의 저하를 방지하는 것이 가능하게 된다.
또, 본 발명의 박막 트랜지스터 기판을 한쪽의 기판으로 사용한 액정 표시장치에 의하면, 상기 박막 트랜지스터 기판의 특성을 활용한 액정 표시장치를 실현하는 것이 가능하다.
Claims (9)
- 제 1 기판;상기 제 1 기판 상에 채널부 및 소스/드레인 영역이 정의되어 형성된 다결정 실리콘 성분의 반도체층;상기 반도체층의 채널부 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 실리사이드 형성용 금속 및 저항 제어용 금속의 이중층으로 형성된 게이트 전극;상기 소스/드레인 영역 상에 실리사이드 형성용 금속 및 저항 제어용 금속의 이중층으로 형성된 소스/드레인 전극;상기 소스/드레인 영역과 상기 소스/드레인 전극의 접촉 부위에 형성된 실리사이드;상기 드레인 전극 하부에 상기 드레인 전극에 연결되어 형성된 화소전극;상기 드레인 전극을 포함한 제 1 기판 전면에 형성된 절연막;상기 절연막 상에 형성된 용량 전극 및 콘택 홀을 통해 상기 소스 전극과 연결된 소스 배선을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 화소전극은 투명도전막인 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 용량 전극에 상기 화소전극과 협동하여 상기 제 1 기판 표면에 거의 평행한 방향의 횡전계를 발생시키는 공통전극이 접속되어 있는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 실리사이드막 형성 금속은 크롬, 몰리브덴, 텅스텐 및 티탄으로 된 그룹 중 어느 하나의 금속으로 된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 저항 제어용 금속이, 동, 알루미늄, 은 및 금으로 된 그룹 중 어느 하나의 금속으로 된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 기판;상기 제 기판 상에 형성된 소스 배선;상기 소스 배선을 포함한 제 1 기판 전면에 형성된 절연막;상기 제 1 기판 상에 채널부 및 소스/드레인 영역이 정의되어 형성된 다결정 실리콘 성분의 반도체층;상기 반도체층의 채널부 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 실리사이드 형성용 금속 및 저항 제어용 금속의 이중층으로 형성된 게이트 전극;상기 소스/드레인 영역 상에 실리사이드 형성용 금속 및 저항 제어용 금속의 이중층으로 형성된 소스/드레인 전극;상기 소스/드레인 영역과 상기 소스/드레인 전극의 접촉 부위에 형성된 실리사이드;상기 게이트 전극 및 소스/드레인 전극을 포함한 제 1 기판 전면에 형성된 패시베이션막;상기 패시베이션막에 형성된 제 1 콘택홀을 통해 상기 드레인 전극과 연결된 화소전극;상기 패시베이션막 및 절연막에 형성된 제 2 콘택홀을 통해 상기 소스 배선과 연결된 소스 접속 배선을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 기판.
- 제 6 항에 있어서,상기 실리사이드막 형성 금속이, 크롬, 몰리브덴, 텅스텐 및 티탄으로 된 그룹 중 어느 하나의 금속으로 된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 6 항에 있어서,상기 저항 제어용 금속이, 동, 알루미늄, 은 및 금으로 된 그룹 중 어느 하나의 금속으로 된 것을 특징으로 하는 박막 트랜지스터 기판.
- 액정층을 사이에 두고 서로 대향되어 형성되는 한 쌍의 기판의 한쪽 기판에 청구항 1 또는 청구항 6 기재의 박막 트랜지스터 기판을 사용한 것을 특징으로 하는 액정 표시장치.
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