KR20130088183A - 단일축으로 스트레이닝된 양자 우물 디바이스 및 그 제조 방법 - Google Patents
단일축으로 스트레이닝된 양자 우물 디바이스 및 그 제조 방법 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title description 5
- 239000000463 material Substances 0.000 claims abstract description 88
- 238000000034 method Methods 0.000 claims abstract description 28
- 230000004888 barrier function Effects 0.000 claims abstract description 19
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 7
- IWTIUUVUEKAHRM-UHFFFAOYSA-N germanium tin Chemical compound [Ge].[Sn] IWTIUUVUEKAHRM-UHFFFAOYSA-N 0.000 claims abstract 3
- 239000010410 layer Substances 0.000 claims description 42
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 14
- 238000001039 wet etching Methods 0.000 claims description 11
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 17
- 239000004065 semiconductor Substances 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 150000001412 amines Chemical class 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000008367 deionised water Substances 0.000 description 5
- 229910021641 deionized water Inorganic materials 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008457 SnGe Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- AUCDRFABNLOFRE-UHFFFAOYSA-N alumane;indium Chemical compound [AlH3].[In] AUCDRFABNLOFRE-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000012010 growth Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000003826 tablet Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/122—Single quantum well structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
평면형 또는 비평면형 양자 우물 디바이스 및 양자 우물 디바이스의 형성 방법을 제공한다. 디바이스는, 큰 밴드갭 재료를 포함하는 버퍼 영역; 버퍼 영역상의 단일축으로 스트레이닝된 양자 우물 채널 영역; 양자 우물 채널 영역상의, 큰 밴드갭 재료를 포함하는 상부 장벽 영역; 양자 우물 채널 영역상의 게이트 유전체; 상기 게이트 유전체상의 게이트 전극; 게이트 전극의 각각의 측면에 있는 리세싱된 소스 영역 및 드레인 영역 - 상기 소스 영역 및 드레인 영역은 버퍼 영역의 재료의 격자 상수와는 상이한 격자 상수를 갖는 접합 재료를 포함함 - 을 포함한다. 바람직하게는, 버퍼 영역은 Si1 - xGex 재료, 또는 순수 게르마늄, 또는 주석 게르마늄을 포함하고, 접합 재료는 Si1 - yGey 재료를 포함하며 y는 x보다 더 크다.
Description
비실리콘 재료에 기초한 양자 우물 트랜지스터는 우수한 디바이스 성능을 제공한다. 하지만, 몇몇 양자-우물 디바이스에 있어서, 소스 및 드레인 영역에서의 에칭/임플란트 손상으로 인해 쇼트 채널 성능의 손실이 스트레인의 손실에 기여하였다. 상술한 불리한 점들을 해결하는 향상된 프로세스 및 구조가 필요하다.
도 1은 소스 및 드레인 영역의 형성 전의 양자 우물 채널 디바이스를 나타내는 단면도이다.
도 2는 소스 및 드레인 리세스의 형성 후의 도 1의 디바이스를 나타내는 도 1과 유사한 도면이다.
도 3은 리세스 내의 소스 및 드레인 영역의 제공 후의 도 2의 디바이스를 나타내는 도 1 또는 2와 유사한 도면이다.
도 4는 방법 실시예를 나타내는 흐름도이다.
도 5는 실시예에 따른 디바이스를 포함하는 시스템의 개략도이다.
도 2는 소스 및 드레인 리세스의 형성 후의 도 1의 디바이스를 나타내는 도 1과 유사한 도면이다.
도 3은 리세스 내의 소스 및 드레인 영역의 제공 후의 도 2의 디바이스를 나타내는 도 1 또는 2와 유사한 도면이다.
도 4는 방법 실시예를 나타내는 흐름도이다.
도 5는 실시예에 따른 디바이스를 포함하는 시스템의 개략도이다.
다양한 실시예에서, 게르마늄 채널 양자 우물 반도체 디바이스 및 그 제조를 설명한다. 후술하는 설명에서 다양한 실시예들을 설명할 것이다. 하지만, 관련 기술 분야의 당업자는, 다양한 실시예들이 하나 이상의 특정 상세 사항 없이, 또는 다른 교체물 및/또는 추가적인 방법, 재료 또는 요소와 함께 실시될 수 있다는 것을 이해할 것이다. 다른 예에서, 잘 알려진 구조, 재료 또는 동작은 본 발명의 다양한 실시예의 양태들을 모호하게 하는 것을 피하도록 도시되지 않거나 상세히 설명되지 않는다. 마찬가지로, 설명을 위하여, 본 발명의 완전한 이해를 제공하기 위하여, 특정 번호, 재료 및 구성이 개진된다. 그럼에도 불구하고, 본 발명은 특정 상세 사항 없이도 실시될 수 있다. 또한, 도면에 도시된 다양한 실시예들은 예시적인 표현이며 반드시 스케일대로 도시된 것은 아니라는 것이 이해되어야 한다.
본 명세서 전체에서 "일 실시예" 또는 "실시예"에 대한 언급은 실시예와 연계하여 설명되는 특정의 특징, 구조, 재료 또는 특성이 본 발명의 범위를 벗어나지 않는 적어도 하나의 실시예에 포함된다는 것을 의미하지만, 이들이 반드시 모든 실시예에 존재해야 한다는 것을 나타내지는 않는다. 따라서, 본 명세서 전체의 다양한 위치에서 "일 실시예에서" 또는 "실시예에서"라는 문구의 출현은 반드시 본 발명의 동일 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조, 재료 또는 특성이 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 다양한 추가적인 층들 및/또는 구조들이 포함될 수 있고/있거나 설명된 특징이 다른 실시예에서는 생략될 수 있다.
다양한 동작들이, 본 발명을 이해하는 데 가장 도움이 되는 방식으로 차례로 복수의 이산된 동작으로서 설명될 것이다. 하지만, 설명의 순서는, 이들 동작들이 반드시 순서 종속적이라는 것을 시사하는 것으로 해석되어서는 안된다. 특히, 이러한 동작들은 표시된 순서대로 반드시 수행될 필요는 없다. 설명된 동작들은 설명된 실시예와 달리, 다른 순서로, 직렬 또는 병렬적으로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명된 동작들이 추가적인 실시예에서는 생략될 수도 있다.
기판(예를 들어, 반도체(예를 들어, 실리콘) 기판상의 집적 회로(IC) 트랜지스터, 저항, 커패시터 등)상의 회로 디바이스의 향상된 성능은 통상적으로 이러한 디바이스의 설계, 제조 및 동작 동안 고려되는 중요한 요소이다. 예를 들어, 상보형 금속 산화물 반도체(CMOS)에서 사용되는 것과 같은 금속 산화물 반도체(MOS) 트랜지스터 디바이스의 설계 및 제조 또는 형성 동안, N-타입 MOS 디바이스(n-MOS) 채널에서의 전자 이동을 증가시키고 P-타입 MOS 디바이스(p-MOS) 채널에서 양으로 대전된 홀의 이동을 증가시키는 것이 종종 선호된다. 디바이스 성능을 평가하는 중요 파라미터는 주어진 설계 전압에서 전달되는 전류이다. 이 파라미터는 트랜지스터 구동 전류 또는 포화 전류(IDsat)로 통상적으로 칭해진다. 구동 전류는 트랜지스터의 채널 이동도 및 외부 저항을 포함하는 요소에 의해 영향을 받는다. 따라서, 디바이스 성능은 채널 이동도(예를 들어, 소스와 드레인 사이의 채널에서의 캐리어 이동도); 및 외부 저항(Rext)(예를 들어, 소스에 대한 컨택트와 드레인에 대한 컨택트 사이에 보이는 외부 저항)에 의해 영향을 받는다.
트랜지스터의 채널 영역에서의 캐리어(홀 및 전자)의 이동도는 채널 재료 성분, 도핑 및 스트레인(예를 들어, 신장 또는 압축 스트레인)에 의해 영향을 받을 수 있다. 증가된 캐리어 이동도는 주어진 설계 전압 및 게이트 길이에서 증가된 구동 전류로 직접 옮겨진다. 캐리어 이동도는 채널 영역의 격자를 스트레이닝함으로써 증가될 수 있다. p-MOS 디바이스에 있어서, 캐리어 이동도(즉, 홀 이동도)는 트랜지스터의 채널 영역에서 압축 스트레인을 생성함으로써 향상된다. n-MOS 디바이스에 있어서, 캐리어 이동도(즉, 전자 이동도)는 트랜지스터의 채널 영역에서 신장 스트레인을 생성함으로써 향상된다.
Rext는 채널 재료 성분, 도핑 및 스트레인에 의해 영향을 받는다. Rext는 또한 소스 및 드레인 재료 성분 및 도핑; 소스 및 드레인 컨택트 성분 및 도핑; 및 소스 및 드레인 컨택트와 소스 및 드레인 재료 사이의 인터페이스에 의해 영향을 받는다. 외부 저항은 이하의 합으로서 칭해질 수 있다: (1) 오믹 컨택트와 연관된 저항(금속 대 반도체 및 반도체 대 금속), (2) 소스 및 드레인 영역 자체 내의 저항, (3) 채널 영역과 소스 및 드레인 영역 사이의 영역(즉, 팁(tip) 영역)의 저항, 및 (4) 초기 기판-에피-층 인터페이스의 위치에서의 불순물(카본, 질소, 산소) 오염으로 인한 인터페이스 저항.
실시예들은 소스와 드레인 사이의 QW와 같은 "양자 우물"(QW)을 사용하는 디바이스에 관련된다. 양자 우물은, MOSFET 디바이스에 있어서 수송에 참여하는 캐리어에 대한 에너지 영역을 한정하는 채널 "스택"의 설계를 포함하는 개념이다. 여기에서 한정된 에너지 영역(예를 들어, 층)은 각각 더 높은 밴드갭을 갖는 톱(top) 층과 바닥 영역 사이에 한정되는 보다 낮은 밴드갭을 갖는 영역이다. 예를 들어, 실시예에 따르면, 양자 우물은 게르마늄(Ge) 층 또는 실리콘 게르마늄(SiGe) 층을 포함할 수 있다. 대안적으로, 양자 우물은 인화인듐(InP)의 톱 층과 인듐 알루미늄 아세나이드(InAlAs)의 바닥 영역 사이에 인듐 갈륨 아세나이드(InGaAs)의 층을 포함할 수 있다. 하지만, 실시예들은 QW 및 톱 및 바닥 장벽층에 대해 상술한 재료의 조합에 한정되지 않으며, 예를 들어 Ⅳ족 헤테로 구조, Ⅲ-Ⅴ족 헤테로구조 또는 Ⅱ족 헤테로구조를 포함하는 QW 디바이스를 그 범위 내에 포함한다. 각 경우에, 톱 층은 (예를 들어, 매립형 채널 구조에 있어서) "채널"층으로의 캐리어의 한정을 제공하고 또한 채널 내의 캐리어 이동도에 대한 게이트 스택의 결함의 스캐터링 효과를 최소화하기 위해 "버퍼" 및/또는 톱 "장벽"층으로서 설명될 수 있다. 또한, 바닥 영역은 (톱 층과 같이) "채널"층으로의 캐리어의 한정을 제공하고 또한 (예를 들어 SOI형 스킴에 있어서) 벌크로부터 채널을 격리시킴으로써 정전적 무결성을 향상시키기 위해 바닥 "버퍼"층으로서 설명될 수 있다.
바닥 영역 아래에 기판이 있을 수 있다. 기판은 벌크형 기판 또는 실리콘-온(on)-절연체(SOI) 기판일 수 있다. 기판은 QW 바닥 버퍼 아래에 그레이딩된(graded) 버퍼를 포함할 수 있다. 그레이딩된 버퍼 아래에는 실리콘 핸들 웨이퍼와 같은 기판층 또는 또 다른 버퍼 영역이 있을 수 있다. 대안적으로, 실리콘-온-절연체(SOI) 또는 헤테로구조-온-절연체(HOI) 구조를 형성하는 것과 같이, 바닥 장벽 아래에는 절연층과 그 다음에 기판이 있을 수 있다. 일반적으로, QW 바닥 버퍼 영역 아래의 층은 기판 또는 기판의 일부로서 설명될 수 있다.
도 1 내지 3에 대하여 설명된 일부 실시예에 따르면, 국부적으로 트랜지스터 양자 우물(QW) 채널 영역을 스트레이닝하는 것은 바닥 버퍼 영역으로 하향 연장되는 리세싱된 영역의 에피택셜 성장된 소스 및 드레인의 제공에 의해 달성될 수 있으며, 소스 및 드레인 영역의 재료는 바닥 버퍼 영역의 격자 공간과 다른 격자 공간을 갖는다. 바닥 버퍼 영역으로 깊게 연장되는 소스 및 드레인 리세스를 제공하고 바닥 버퍼의 재료의 격자 공간과는 차별되는 격자 공간을 나타내는 재료로 리세스를 충진하는 것은 QW 채널에 단일축(nuiaxial) 스트레인을 부여할 수 있으며, 이러한 방식으로 디바이스 성능을 유리하게 향상시킨다.
도 1은 양자 우물, 게이트 유전체 및 게이트 전극을 갖는 기판의 일부의 개략 단면도이다. 도 1은 기판 양자 우물(QW)(124)의 톱 층(125)상에 형성된 게이트 유전체(144)를 갖는 기판(120)을 포함하는 장치(100)를 나타낸다. 게이트 전극(190)은 게이트 유전체(144)상에 형성된다. QW(124)는 채널 영역(134)상에 형성되거나 이에 접촉하는 장벽 재료이거나 이를 포함하는 톱 장벽 또는 버퍼 영역(132)을 포함한다. 채널 영역(134)은 버퍼 영역(136)상에 형성되거나 이에 접촉하는 채널 재료이거나 이를 포함한다. 버퍼 영역(136)은 버퍼 재료로 이루어지거나 이를 포함한다. 버퍼 영역(136)은 기판(120)상에 형성되거나 이에 접촉될 수 있다. 게이트 유전체(144)는 층(132)상에 형성되거나 이에 접촉될 수 있다. 층(132)의 표면(170)은 게이트 전극(190) 아래로 연장되는 것으로 도시된다. 상술한 장치(100) 및 그 요소는 (예를 들어, CMOS 디바이스의 일부가 됨으로써) QW p-MOS 트랜지스터가 되거나 그 일부가 되기 위해, 하나 이상의 처리 챔버와 연관되는 반도체 트랜지스터 제조 프로세스에서와 같이 추가적으로 처리될 수 있다. 실시예에 따르면, 바닥 버퍼 영역(136)은 예를 들어 Si1 - xGex 합금 재료를 포함할 수 있다. 하지만, 상술한 바와 같이 실시예들은 Ge 기반 디바이스의 제공에 한정되는 것은 아니며, 그 범위 내에 예를 들어 Ⅳ족, Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 헤테로구조를 포함하며, 예를 들어 바닥 버퍼 영역은 언급한 재료의 족 내에서의 복합 재료이다.
도 1에 나타낸 바와 같이, 기판(120)은 그 위에 QW(124)를 포함한다. 양자 우물(124)은 MOSFET 디바이스에 대하여 수송에 참여하는 캐리어에 대한 에너지 영역을 한정하기 위하여 채널 영역(134)을 포함한다. 여기에서 한정된 에너지 영역(예를 들어, 채널)은 각각 보다 높은 밴드갭을 갖는 톱 장벽 영역과 바닥 버퍼 영역 사이에 한정되는 더 낮은 밴드갭을 갖는 영역이다. 예를 들어, 양자 우물은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)의 층(134)을 포함할 수 있다. 층(134)은 트랜지스터 디바이스의 QW "채널"을 형성하기 위해 적합한 다양한 재료를 포함할 수 있다는 것이 이해될 수 있다. 트랜지스터 디바이스 QW 채널은 톱 또는 층(132)의 아래에 층(136)의 위에, 그리고 전극(190)에 인접하여 형성된 접합의 표면들 사이에서 QW(124)의 채널 재료의 일부로서 정의될 수 있다. 구체적으로, 소스 및 드레인이 QW(124)에 인접하게 형성될 수 있어, QW(124)는 소스와 드레인 사이의 양자 우물이다. 소스 및 드레인은 각각 (예를 들어, 채널 영역을 통해) 양자 우물에 인접하게 형성된 개구와 같은 접합 영역일 수 있고, 접합 재료로 충진될 수 있다.
게이트 전극(190)은 게이트 유전체(144)를 형성하는 것에 대해 상술한 프로세스에 의해 형성될 수 있다. 게이트 유전체(144)는 비교적 낮은 유전 상수를 갖는 재료의 비교적 높은 유전 상수(예를 들어 실리콘 이산화물(SiO2)의 유전 상수보다 크거나 동등한 유전 상수)를 갖는 재료로 형성될 수 있고, 양자 우물 위의 게이트 전극용으로 본 기술 분야에 알려진 다양한 적절한 재료를 포함할 수 있다. 게이트 유전체(144)는 CVD, 원자 층 증착(ALD), 블랭킷 증착 및/또는 다른 적절한 성장, 증착 또는 형성 프로세스와 같은 증착에 의해 형성될 수 있다. 게이트 전극(190)은 MOS 디바이스에 대해 적절한 일함수를 가질 수 있다. 또한, 게이트 전극(190)은 실리콘, 폴리실리콘, 크리스탈 실리콘 및/또는 다양한 다른 적절한 게이트 전극 재료와 같은 다양한 반도체 또는 도전체 재료로 형성될 수 있다. 예를 들어, 게이트 전극은 예를 들어 탄탈륨, 텅스텐, 탄탈륨 나이트라이드 및 티타늄 나이트라이드와 같은 금속으로 이루어질 수 있다. 금속 게이트가 바람직하게 사용되면, 게이트 유전체 재료에 대해 높은 k의 유전체와 함께 사용된다. 또한, 게이트 전극(190)이 형성 동안 또는 그 후에 도핑되어 p-타입 게이트 전극을 형성하거나 n-타입 게이트 전극을 형성할 수 있다. 몇몇 경우에, 게이트 전극(190)은 TaN/HfSiOx(산화물) 또는 양자 우물에 대해 본 기술 분야에 알려진 다른 적절한 게이트 전극 재료로 형성될 수 있다.
QW(124)는 예를 들어 잘 알려진 방식으로 도핑함으로써 형성된 N-타입 우물 또는 P-타입 우물일 수 있다. 본 명세서에서 설명되는 도핑은 예를 들어, 도펀트가 QW(124)를 도핑하게 하면서(예를 들어, 채널 영역 도핑), 비선택 영역 또는 영역들로 도펀트가 도입되어 진입하는 것을 차단하기 위해 비선택된 영역 또는 영역들 위에 마스크를 배치하는 것과 같이, 앵글드(angled) 도핑 또는 선택적인 도핑에 의해 수행될 수 있다. 마찬가지로, 접합 영역은 P-타입 접합 영역 또는 N-타입 접합 영역일 수 있다. 게이트 전극(190)의 측상의 스페이서(112)도 도시되며, 실리콘 나이트라이드(Si3N4), 실리콘 이산화물(SiO2) 및/또는 다양한 다른 적절한 반도체 디바이스 스페이서 재료와 같은 유전체를 포함할 수 있다. 얕은 트렌치 격리 영역(160, 165)도 도시된다.
이하 다시 도 2에서, 본 실시예에 따라, 접합 또는 소스 및 드레인 개구 또는 리세스(270)는 리소그래픽 프로세스를 사용하여 예를 들어, 자기 정렬 방식으로 게이트 전극(190)에 인접하게 형성되어 도시된 디바이스 구조(200)에 도달될 수 있다. 소스 및 드레인 리세스(270)는 도 2에 제시된 바와 같이 QW(124)를 통해 버퍼 영역(136)으로 에칭함으로써 형성될 수 있다. 몇몇 실시예에 따르면, 리세스(270)를 정의하는 것은 예를 들어 습식 에칭, 건식 에칭, 습식 에칭 또는 건식 에칭의 임의의 조합을 사용하는 것을 포함할 수 있다. 예를 들어, 건식 에칭에 후속하는 습식 에칭을 사용하는 것을 포함할 수 있다. 일 실시예에 따르면, 습식 에칭은 버퍼 영역(136)의 {111} 패싯(facet)에 실질적으로 선택적인 NH4OH를 이용할 수 있다. 상술한 바와 같이 대안적으로, 실시예의 습식 에칭은 결정 방향에 기초하여 버퍼 영역(136)을 우선적으로 에칭할 수 있으며, 구체적으로 에칭이 다른 결정 방향으로 보다 훨씬 더 신속하게 진행될 때 {111} 패싯을 형성하는 {111} 면을 따라 훨씬 더 느리게 버퍼 영역(136)을 에칭한다. 추가적인 습식 에칭 화학법은 NH3OH, TMAH, KOH, NaOH, BTMH, 또는 아민계 에천트를 포함하며, 실시예에서 이들 에칭은 대략 9.0보다 큰 pH를 갖는다. 아민계 에천트로 습식 에칭이 수행되는 실시예에서, 아민계 에천트는 탈이온수로 희석된다. 실시예의 희석된 아민계 에천트 용액은 대략 섭씨 24도와 섭씨 90도 사이의 온도에서 탈이온수 내의 대략 1.0 내지 30.0의 중량 퍼센트 아민계 에천트이다. 실시예에서, 대략 섭씨 24도에서의 탈이온수에 있어서의 2.5 중량 퍼센트의 NH4OH 용액은 대략 60초 침지에서 대략 170 나노미터 언더컷 깊이까지 소스(600) 및 드레인(601)을 에칭한다.
실시예에서, 소스 및 드레인 리세스(270)를 형성하기 위한 실시예의 습식 에칭은 에칭될 버퍼 영역(136)의 표면상에 존재할 수 있는 임의의 자연 산화물을 제거하기 위해 불화수소산(HF) 침지에 의해 처리될 수 있다. 실시예에서, 자연 산화물은 대략 실온(예를 들어, 대략 섭씨 24도)에서 탈이온수와 대략 1:50 내지 1:400의 비율을 갖는 희석 불화수소산에 의해 제거된다. 실시예에서, 자연 산화물은 열 실리콘 산화물의 대략 20 옹스트롬 내지 30 옹스트롬을 제거하기 위해 타겟팅된 임의의 버퍼링된 산화물 에칭 화학법에 의해 제거된다. 실시예의 습식 에칭은 린스가 추가적으로 후속될 수 있다. 실시예에서, 린스는 분 당 30 내지 35 리터 사이의 유속을 갖는 빠른 업플로우(upflow) 탈이온수 린스이다. 실시예의 린스는 실시예의 습식 에칭에 신속하게 후속하여 습식 에칭을 제어한다. 실시예에서 습식 에칭과 린스 사이의 전이 시간은 대략 5.0 내지 8.0초이다. 습식 에칭이 리세스(270)를 제공하는 데 사용되는 곳에, 트랜지스터의 게이트(190)가 습식 에칭 화학법에 저항하는 재료에 의해 정의될 수 있다. 또한, 습식 에칭 화학법은 게이트 유전체의 재료에 대해 선택적일 수 있어, 실질적으로 동일한 것을 에칭하지 않는다. 습식 에칭 동안 동일한 것을 보호하기 위해 마스크(미도시)가 게이트 전극 위에 제공될 수 있다. 소스 및 드레인 리세스(270)를 제공하기 위해 건식 에칭이 습식 에칭에 선행되는 경우, 염소(Cl2), 염화수소산(HCl), 수소(H2), 및/또는 질소(N2)를 포함하는 혼합물을 포함할 수 있는 에천트 가스가 건식 에칭에 사용될 수 있다. 양자 우물 채널 재료를 이방성으로 건식 에칭하기 위한 다른 적절한 건식 에천트가 사용될 수 있다는 것이 이해될 수 있다. 초기 건식 에칭의 경우에, 건식 에칭은 예를 들어 장벽 영역(132)을 에칭할 수 있고, 습식 에천트는 건식 에천트에 의해 생성된 관통 개구를 에칭하여 접합 리세스(270)를 형성할 수 있다. 소스 드레인 리세스의 에칭은 다중-게이트 디바이스의 게이트 전극 스택 및 스페이서에 대한 소스 및 드레인 리세스 에칭을 정렬함으로써 예를 들어 자기 정렬 방식으로 유효화될 수 있다.
도 3은 도시된 디바이스 구조(300)에 도달하는 소스 및 드레인 영역(380, 385)을 형성한 후의 도 2의 기판을 나타낸다. 실시예에 따르면, 소스 및 드레인 영역(380, 385)은 예를 들어 SiGe 합금과 같은 소스 및 드레인 재료를 리세스(270)로 에피택셜 성장시킴으로써 제공될 수 있다. 하지만, 본 실시예는 채널 영역에 압축이든 신장이든 스트레인을 부여하기 위해 바닥 버퍼 영역의 재료에 대하여 격자 미스매치를 제시할 수 있는 임의의 재료를 소스 및 드레인 리세스(270)로 제공하는 것을 그 범위 내에 포함한다는 것이 이해된다. 이렇게 제공된 에피택셜 성장된 막은 예를 들어 하부 SiGe 버퍼의 Ge 농도와는 상이한 Ge 농도를 갖는 SiGe와 같은 버퍼 영역(136)의 재료의 격자 상수와는 상이한 격자 상수를 갖는 재료를 포함할 수 있다. 또한, 에피택셜 성장된 막은 순수한 Ge 또는 SnGe 합금을 포함할 수 있다. 소스 및 드레인 영역을 위한 재료는 예를 들어 도핑된 재료를 포함할 수 있다. 예를 들어, 소스 및 드레인 접합 재료는 성장되면서 도핑될 수 있거나, 후속적으로 도핑되는 접합 재료로 충진될 수 있다. 소스 및 드레인 영역(380, 385)의 실리콘 게르마늄은 동일한 것에 p-타입 도핑을 부여하기 위해 예를 들어 붕소 또는 알루미늄으로 도핑될 수 있거나, 동일한 것에 n-타입 도핑을 부여하기 위해 비소, 인 또는 안티몬으로 도핑될 수 있다.
일 실시예에 따른 소스 및 드레인 영역(380, 385)은 QW 층의 대략 바닥면 바로 아래에서 QW 층의 바닥면 아래의 대략 2000 옹스트롬 사이의 리세스 깊이까지 QW 층의 바닥면 아래에서 연장된다. 바람직하게는 리세스 깊이는 QW 층의 바닥면 아래에서 대략 300 옹스트롬 내지 대략 400 옹스트롬까지이다. 도 3에 제시된 바와 같이, 소스 및 드레인 영역(380, 385)은 융기된 소스 및 드레인 영역을 추가적으로 포함할 수 있다. 일 실시예에 따르면, 리세싱된 소스 및 드레인 영역은 대략 0 내지 대략 1500 옹스트롬 사이의 소스 및 드레인 높이까지 QW 층의 톱 표면 위에 연장될 수 있다. 바람직하게는 소스 및 드레인 높이는 QW 층의 톱 면 위의 대략 400 옹스트롬이다. 실시예에 따르면, 소스 및 드레인 영역(380, 385)의 언더컷 부분은 스페이서(112)의 외부 에지(즉, 게이트 전극(190)으로부터 가장 먼 스페이서(112)의 에지)로 플러싱되는 것으로부터 대략 20nm의 측면 깊이까지 게이트 전극을 향해 스페이서(112) 아래로 연장하는 것까지 어디든지 측면 깊이를 가질 수 있다. 바람직하게는, 언더컷 부분의 측면 깊이는 대략 5nm이다. 이렇게 형성된 소스 및 드레인 영역(380, 385)은, 예를 들어, 양자 우물의 톱 장벽 영역 및 바닥 버퍼 영역에 의해 채널 영역에 야기된 2축 스트레인에 추가하여, MOS 트랜지스터의 QW 채널 영역에 압축 또는 신장 단일축 스트레인을 부여할 수 있다. 재료는 소스 및 드레인 영역 및 버퍼 영역에 대해 선택될 수 있어, 소스 및 드레인 영역의 격자 공간이 버퍼 영역의 격자 공간과는 상이하다는 것을 보장한다. 이러한 방식으로, 단일축 스트레인이 QW(124)에 부여되어 본 명세서에 설명한 바와 같이 (단일축 스트레인이 없는 경우에 비해) 채널 이동도를 향상시키고 Rext를 감소시킬 수 있다. 소스 및 드레인 영역의 재료와 바닥 버퍼 영역의 재료 사이의 격자 공간에 있어서의 상이한 퍼센티지는 어디든지 0% 바로 위로부터 대략 5%까지일 수 있고, 바람직하게는 1.5% 내지 대략 2%일 수 있다. 몇몇 실시예에서, 소스 및 드레인 영역의 재료는 어플리케이션 필요에 따라 그레이딩될 수 있다. 이러한 그레이딩은 예를 들어 소스 및 드레인 리세스(270)를 충진하기 위해 복수의 다른 에피택셜층을 사용하여 달성될 수 있고, 각각의 층은 이전층과는 상이한 격자 상수를 제시한다.
일 실시예에 따르면, 소스 및 드레인 영역들(380, 385)은 가열, 어닐링, 및/또는 충분한 온도를 갖는 플래싱 어닐링 재료에 의해 열처리될 수 있어, 이들이 (단일축 스트레인이 없는 경우에 비해) 채널(134)의 단일축 스트레인이 채널 이동도를 증가(향상)시키고 Rext를 감소시키게 하는 채널 재료 사이의 인터페이스(예를 들어, 접합 또는 경계)에서 채널 재료를 갖는 합금의 충분한 체적을 형성하게 한다. 소스 및 드레인 영역은 디바이스의 채널 이동도를 증가시키기에 충분한, 버퍼 영역(136)의 재료와는 다른 격자 공간을 가질 것이다. 따라서, 소스 및 드레인 영역(380, 385) 내의 재료는 버퍼 영역(136)의 재료의 격자 공간 및 체적보다는 더 크거나 더 작은 격자 공간 및 체적을 가질 수 있고 채널(134)에서 압축 또는 신장 단일축 스트레인을 야기할 것이다. 또한, 양자 우물 채널에서의 2축 압축 스트레인을 야기하기에 충분한 다른 적절한 재료가 채널 재료, 톱 장벽 재료, 및/또는 바닥 버퍼 재료로 사용될 수 있다는 것이 추가적으로 이해될 수 있다.
장치(300)는 후속적으로 처리되어 소스 및 드레인 영역(380, 385)에 대한 컨택트를 형성할 수 있다. 예를 들어, 장치(300)는 처리되어 집적 회로의 디바이스층 내의 CMOS 디바이스의 일부가 될 수 있다.
평면형 디바이스에 대해 실시예가 상술되었지만, 실시예들은 그 범위 내에 2-게이트 또는 3-게이트 디바이스와 같은 비평면형 디바이스에서 설명되는 것과 같은 소스 및 드레인 영역의 제공을 포함한다는 것에 유의한다.
다음으로 도 4를 참조하면, 방법 실시예(400)가 설명된다. 도 4에 나타낸 바와 같이, 방법(400)은 블록 410에서 큰 밴드갭 재료를 포함하는 버퍼 영역을 제공하는 것, 블록 420에서 버퍼 영역상에 양자 우물 채널 영역을 제공하는 것, 블록 430에서 양자 우물 채널 영역상의 큰 밴드갭 재료를 포함하는 상부 장벽 영역을 제공하는 것, 블록 440에서 양자 우물 채널 영역상의 큰 밴드갭 재료를 포함하는 상부 장벽 영역을 제공하는 것, 블록 450에서 양자 우물 채널 영역상에 게이트 유전체를 제공하는 것, 블록 460에서 게이트 유전체상에 게이트 전극을 제공하는 것, 블록 470에서 게이트 전극의 각 측면에서 소스 및 드레인 리세스를 정의하는 것, 및 블록 480에서 소스 및 드레인 리세스를 접합 재료 ##로 충진함으로써 소스 및 드레인 리세스에 소스 및 드레인 영역을 제공하는 것을 포함한다.
도 5를 참조하면, 본 발명의 실시예들이 사용될 수 있는 다수의 가능한 시스템들 중 하나(500)가 나타내어진다. 일 실시예에서, 전자 장치(1000)는 도 3의 디바이스(300)와 같은 CMOS 디바이스를 포함하는 집적 회로(510)를 포함할 수 있다. 디바이스(300)는 집적 회로(510)의 디바이스층의 일부일 수 있다. 집적 회로(510)는 디바이스층상에 배치된 복수의 층간 유전체층; 및 잘 알려진 방식으로 층간 유전체층 사이에 개재된 복수의 금속선을 추가적으로 포함할 수 있다. 장치(1000)는 마이크로프로세서를 추가적으로 포함할 수 있다. 대안적인 실시예에서, 전자 장치(1000)는 어플리케이션 특정 IC(ASIC)를 포함할 수 있다. 칩셋(예를 들어, 그래픽, 사운드 및 컨트롤 칩셋) 내에서 발견되는 집적 회로도 본 발명이 실시예에 따라 패키징될 수 있다.
도 5에 나타낸 실시예에 있어서, 시스템(500)은 도시된 바와 같이 버스(1010)에 의해 서로 연결되는 주 메모리(1002), 그래픽 프로세서(1004), 대용량 저장 디바이스(1006), 및/또는 입력/출력 모듈(1008)도 포함할 수 있다. 메모리(1002)의 예들은 정적인 랜덤 액세스 메모리(SRAM) 및 동적인 랜덤 액세스 메모리(DRAM)를 포함하지만 이에 한정되지는 않는다. 대용량 저장 디바이스(1006)의 예들은 하드 디스크 드라이브, 컴팩트 디스크 드라이브(CD), 디지털 버서타일 디스크 드라이브(DVD) 등을 포함하지만 이에 한정되지는 않는다. 입력/출력 모듈(1008)의 예들은 키보드, 커서 컨트롤 장치, 디스플레이, 네트워크 인터페이스 등을 포함하지만 이에 한정되지 않는다. 버스(1010)의 예들은 주변 컨트롤 인터페이스(PCI) 버스, 산업 표준 아키텍처(ISA) 버스 등을 포함하지만 이에 한정되지 않는다. 다양한 실시예에서, 시스템(500)은 무선 모바일 폰, 개인용 디지털 장치, 포켓 PC, 태블릿 PC, 노트북 PC, 데스크톱 컴퓨터, 셋톱 박스, 미디어-센터 PC, DVD 플레이어 및 서버일 수 있다.
상술한 명세서에서, 특정 실시예들이 설명되었다. 하지만, 다양한 변형 및 변화가 청구항에 개진된 발명의 보다 넓은 사상 및 범위를 벗어나지 않고도 이에 이루어질 수 있다. 따라서, 설명 및 도면은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.
Claims (20)
- 큰 밴드갭 재료를 포함하는 버퍼 영역과,
상기 버퍼 영역상의 단일축으로 스트레이닝된(uniaxially strained) 양자 우물 채널 영역과,
상기 양자 우물 채널 영역상의, 큰 밴드갭 재료를 포함하는 상부 장벽 영역과,
상기 양자 우물 채널 영역상의 게이트 유전체와,
상기 게이트 유전체상의 게이트 전극과.
상기 게이트 전극의 각각의 측면에 있는 리세싱된 소스 영역 및 드레인 영역 ― 상기 소스 영역 및 상기 드레인 영역은 상기 버퍼 영역의 재료의 격자 상수와는 상이한 격자 상수를 갖는 접합 재료를 포함함 ― 을 포함하는
디바이스.
- 제 1 항에 있어서,
상기 버퍼 영역은 Si1 - xGex 재료를 포함하고, 상기 접합 재료는 Si1 - yGey 재료를 포함하며 y는 x와는 상이한
디바이스.
- 제 1 항에 있어서,
상기 접합 재료는 실리콘 게르마늄, 순수 게르마늄 및 주석(tin) 게르마늄 중 하나를 포함하는
디바이스.
- 제 1 항에 있어서,
상기 소스 영역 및 상기 드레인 영역은 융기된 소스 영역 및 드레인 영역인
디바이스.
- 제 1 항에 있어서,
상기 상부 장벽 영역 및 상기 버퍼 영역의 각각은 상기 채널 영역의 격자 공간과는 상이한 격자 공간을 갖는
디바이스.
- 제 1 항에 있어서,
상기 상부 장벽 영역은 실리콘 게르마늄을 포함하는
디바이스.
- 제 1 항에 있어서,
상기 버퍼 영역은 상기 양자 우물 채널 영역 바로 아래에 있는
디바이스.
- 제 1 항에 있어서,
상기 장벽 영역은 상기 양자 우물 채널 영역 바로 위에 있는
디바이스.
- 제 1 항에 있어서,
상기 소스 영역 및 상기 드레인 영역은 에피택셜 성장된 영역인
디바이스.
- 큰 밴드갭 재료를 포함하는 버퍼 영역을 제공하는 단계와,
상기 버퍼 영역상에 양자 우물 채널 영역을 제공하는 단계와,
상기 양자 우물 채널 영역상에, 큰 밴드갭 재료를 포함하는 상부 장벽 영역을 제공하는 단계와,
상기 양자 우물 채널 영역상에 게이트 유전체를 제공하는 단계와,
상기 게이트 유전체상에 게이트 전극을 제공하는 단계와,
상기 게이트 전극의 각각의 측면에 소스 리세스 및 드레인 리세스를 정의하는 단계와,
상기 버퍼 영역의 재료의 격자 상수와는 상이한 격자 상수를 갖는 접합 재료로 상기 소스 리세스 및 상기 드레인 리세스를 충진함으로써 상기 소스 리세스 및 상기 드레인 리세스에 소스 영역 및 드레인 영역을 제공하는 단계를 포함하는
방법.
- 제 10 항에 있어서,
상기 버퍼 영역은 Si1 - xGex 재료를 포함하고, 상기 접합 재료는 Si1 - yGey 재료를 포함하며 y는 x와는 상이한
방법.
- 제 10 항에 있어서,
상기 접합 재료는 상기 버퍼 영역의 실리콘 게르마늄보다 더 높은 농도의 게르마늄을 갖는 실리콘 게르마늄을 포함하는
방법.
- 제 10 항에 있어서,
상기 접합 재료는 실리콘 게르마늄, 순수 게르마늄 및 주석 게르마늄 중 하나를 포함하는
방법.
- 제 10 항에 있어서,
상기 상부 장벽 영역 및 상기 버퍼 영역의 각각은 상기 채널 영역의 격자 공간과는 상이한 격자 공간을 갖는
방법.
- 제 10 항에 있어서,
상기 소스 리세스 및 상기 드레인 리세스를 충진하는 것은 상기 소스 리세스 및 상기 드레인 리세스에 접합 재료를 에피택셜 성장시키는 것을 포함하는
방법.
- 제 10 항에 있어서,
상기 소스 리세스 및 상기 드레인 리세스를 정의하는 단계는 습식 에칭을 사용하여 상기 리세스들을 에칭하는 단계를 포함하는
방법.
- 제 16 항에 있어서,
상기 소스 리세스 및 상기 드레인 리세스를 정의하는 단계는 상기 습식 에칭에 선행하는 건식 에칭을 사용하여 상기 리세스들을 에칭하는 단계를 포함하는
방법.
- 제 10 항에 있어서,
상기 소스 영역 및 상기 드레인 영역을 제공하는 단계는 충진 후에 상기 접합 재료를 열처리하는 단계를 더 포함하는
방법.
- 집적 회로와,
상기 집적 회로에 연결된 그래픽 프로세스를 포함하는 시스템으로서,
상기 집적 회로는,
복수의 디바이스를 포함하는 디바이스층과,
상기 디바이스층상에 배치된 복수의 층간 유전체층들과,
상기 층간 유전체층들 사이에 개재된 복수의 금속선들을 포함하고,
상기 디바이스는 적어도 하나의 디바이스를 포함하되, 상기 적어도 하나의 디바이스는,
큰 밴드갭 재료를 포함하는 버퍼 영역과,
상기 버퍼 영역상의 단일축으로 스트레이닝된 양자 우물 채널 영역과,
상기 양자 우물 채널 영역상의, 큰 밴드갭 재료를 포함하는 상부 장벽 영역과,
상기 양자 우물 채널 영역상의 게이트 유전체와,
상기 게이트 유전체상의 게이트 전극과,
상기 게이트 전극의 각각의 측면에 있는 리세싱된 소스 영역 및 드레인 영역 ― 상기 소스 영역 및 상기 드레인 영역은 상기 버퍼 영역의 재료의 격자 상수와는 상이한 격자 상수를 갖는 접합 재료를 포함함 ― 을 포함하는
시스템.
- 제 19 항에 있어서,
실리콘 게르마늄은 Si1 - xGex 재료를 포함하고, 상기 접합 재료는 Si1 - yGey 재료를 포함하며 y는 x와는 상이한
시스템.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201013976126A | 2010-12-22 | 2010-12-22 | |
| US12/976,126 | 2010-12-22 | ||
| PCT/US2011/065193 WO2012087748A2 (en) | 2010-12-22 | 2011-12-15 | Uniaxially strained quantum well device and method of making same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130088183A true KR20130088183A (ko) | 2013-08-07 |
Family
ID=49214570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137016054A KR20130088183A (ko) | 2010-12-22 | 2011-12-15 | 단일축으로 스트레이닝된 양자 우물 디바이스 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130088183A (ko) |
-
2011
- 2011-12-15 KR KR1020137016054A patent/KR20130088183A/ko active Search and Examination
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
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