CN1567595A - 一种双栅金属氧化物半导体晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了半导体集成电路制造技术领域中一种双栅金属氧化物半导体晶体管及其制备方法，目的是提供一种自对准的电分离双栅金属氧化物半导体晶体管(MOS晶体管)。本发明所提供的双栅金属氧化物半导体晶体管，包括硅衬底及其上的绝缘介质层、源/漏区、沟道(体)区、栅介质层、栅电极。其特征在于：所述沟道区为所述绝缘介质层上一垂直于所述硅衬底的硅墙；所述沟道区左右两侧对称地依次纵向排列所述栅介质层、栅电极；分布在所述沟道区左右两侧的栅电极相互自对准且电分离。本发明还提供了制备该双栅MOS晶体管的方法。本发明的双栅MOS晶体管避免了产生寄生元件，使得其在高速低功耗集成电路上的应用潜力得以充分发挥。

Description

一种双栅金属氧化物半导体晶体管及其制备方法
技术领域
本发明涉及半导体集成电路制造技术领域中的一种金属氧化物半导体晶体管及其制备方法，特别涉及一种双栅金属氧化物半导体晶体管及其制备方法。
背景技术
随着半导体器件尺寸的不断减小，半导体集成电路的电源电压也相应地不断降低。在低电源电压下，既要保证高的电路速度，又要降低系统功耗通常是非常困难的。在互补金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)电路中，这两者之间的矛盾很难调和。这是因为如果阈值电压VT固定，则驱动电流会降低，相应地电路的速度减慢。而在另一方面，如果降低VT去增加驱动电流，则关态电流会上升，相应地电路的静态功耗增加。这是因为亚阈值陡度是不能相应变化的。通常VT每减少80～90mV，关态电流将增加1个数量级，即静态功耗增加一个数量级。
双栅MOS晶体管技术是一种能同时实现高速和低功耗集成电路的器件技术。但在此应用领域，双栅MOS晶体管的两个栅必须是电分离，即必须是可以独立偏置。目前的双栅MOS晶体管技术所制成的电分离双栅器件在结构上都是非自对准的。非自对准的电分离双栅MOS晶体管存在严重的寄生元件会给电路带来额外的功耗和时间延迟，妨碍该类器件在高速低功耗集成电路上的应用潜力。
发明创造内容
本发明的目的是提供一种自对准的电分离双栅金属氧化物半导体晶体管(MOS晶体管)。
本发明所提供的双栅MOS晶体管，包括硅衬底及其上的绝缘介质层、源/漏区、沟道(体)区、栅介质层、栅电极。其特征在于：所述沟道区为所述绝缘介质层上一垂直于所述硅衬底的硅墙；所述沟道区左右两侧对称地依次纵向排列所述栅介质层、栅电极；分布在所述沟道区左右两侧的栅电极相互自对准且电分离。
本发明的第二个目的是提供一种制备上述自对准双栅MOS晶体管的方法。
本发明所提供的制备上述双栅MOS晶体管的方法，包括以下步骤：
1)对SOI硅片上的硅膜进行光刻和刻蚀形成沟道区；
2)在所述沟道区的两侧生长栅氧化层，然后在栅氧化层的两侧和所述SOI硅片上淀积原位掺杂的多晶硅；
3)去除所述沟道区顶部的所述原位掺杂的多晶硅，并光刻和刻蚀所述原位掺杂多晶硅，在所述沟道区两侧形成相互分离的双栅；
4)对所述原位掺杂多晶硅进行离子注入掺杂形成源区和漏区，制备得到双栅MOS晶体管。
步骤1)中所述沟道区的具体形成过程为：首先在所述SOI硅片的硅膜上热生长一层数纳米到数十纳米的二氧化硅并用LPCVD淀积一层数十纳米的氮化硅；接着光刻并刻蚀所述氮化硅、二氧化硅、所述SOI硅片的硅膜和所述SOI硅片的部分隐埋二氧化硅，得到所述沟道区。
步骤2)中，在所述沟道区的两侧生长栅氧化层之前，预生长一层数纳米到数十纳米的二氧化硅并用BOE将其腐蚀掉；所述沟道区顶部的所述原位掺杂的多晶硅用化学机械抛光(CMP)去除，在CMP之前，在所述原位掺杂的多晶硅上形成一氮化硅自停止层；在去除所述沟道区顶部的所述原位掺杂的多晶硅之后、并光刻和刻蚀剩余的所述原位掺杂多晶硅之前，用热磷酸腐蚀掉所述沟道区顶部的氮化硅；所述注入掺杂的离子为砷离子或硼离子。
本发明的双栅MOS晶体管主要应用于动态和多阈值电压控制，动态和多阈值电压控制是实现高速低功耗集成电路的最有效方法之一。本发明的双栅MOS晶体管能同时实现高速和低功耗电路的原理为：该晶体管的双栅中，一个栅为主栅(工作栅)，另一个为辅栅。当沟道区的厚度足够薄时，两个栅的电势互相耦合，即主栅(器件)的阈值电压受辅栅的偏置电压调节。对NMOS晶体管而言，当辅栅电位较高时，器件的阈值电压较低。而当辅栅电位较低时器件的阈值电压较高。这样，当电路处于运算状态时使相关器件的辅栅偏置于高电位而实现高速；而当电路处于闲置或等待状态时使相关器件的辅栅偏置于低电位从而实现低功耗。
本发明的双栅MOS晶体管避免了产生寄生元件，使得其在高速低功耗集成电路上的应用潜力得以充分发挥。
附图说明
图1A为本发明的双栅MOS晶体管立体结构示意图
图1B为图1A的剖面结构示意图
图2A-2F为本发明的双栅MOS晶体管的制备方法示意图
具体实施方式
实施例1、双栅MOS晶体管
如图1A和1B所示，本发明的双栅MOS晶体管包括硅衬底1、隐埋二氧化硅介质层21、重掺杂硅源区9、重掺杂硅漏区10、栅介质层5’和5、未或轻掺杂的沟道(体)区4以及重掺杂多晶硅的栅电极7和重掺杂多晶硅栅电极8；所述沟道(体)区4为一竖直硅墙；所述多晶硅栅电极7和8、二氧化硅栅介质5和5’在所述沟道区4两侧纵向排列；所述多晶硅栅电极7和8相互自对准且电分离。
实施例2、制备双栅MOS晶体管
1)如图2A所示，起始衬底为SOI硅片，包括硅衬底1，隐埋二氧化硅层21和其上的硅膜40。
2)如图2B所示，首先在SOI硅片的硅膜40上热生长一层10纳米的二氧化硅(隔离介质)2并用LPCVD淀积一层20纳米的氮化硅(隔离介质)3。接着光刻并刻蚀氮化硅3、二氧化硅2、硅膜40和部分隐埋二氧化硅(隐埋介质层)21以确定沟道区4。
3)如图2C所示，先热生长一层5～10纳米的二氧化硅，并用BOE将其腐蚀掉。接着热生长栅二氧化硅(栅介质)5(5’)和淀积原位掺杂的多晶硅(栅电极材料)26。
4)如图2D所示，在原位掺杂的多晶硅26上，淀积一层氮化硅6。多晶硅26和氮化硅6的厚度的确定原则是使氮化硅6的表面与有源区氮化硅3的表面大致在同一水平面。接着光刻和刻蚀氮化硅6以露出沟道区域。
5)如图2E所示，用CMP磨去沟道区4顶端的多晶硅26。氮化硅3和6作为CMP的自停止层。
6)如图2F所示，用热磷酸腐蚀掉氮化硅6和3，然后光刻和刻蚀多晶硅26，在沟道区4两侧形成相互分离的双栅电极7和8。接着进行离子注入掺杂形成源区9和漏区10(如图1A所示)。对nMOS器件，掺杂剂为砷或磷；对pMOS器件，掺杂剂为硼或氟化硼。
7)利用常规方法进行后道工序制作处理，得到双栅MOS晶体管。

Claims (9)

1、一种双栅MOS晶体管，包括硅衬底及其上的绝缘介质层、源/漏区、沟道(体)区、栅介质层、栅电极。其特征在于：所述沟道区为所述绝缘介质层上一垂直于所述硅衬底的硅墙；所述沟道区左右两侧对称地依次纵向排列所述栅介质层、栅电极；分布在所述沟道区左右两侧的栅电极相互自对准且电分离。
2、根据权利要求1所述的双栅MOS晶体管，其特征在于：所述双栅是可独立偏置的。
3、一种制备权利要求1所述的双栅MOS晶体管的方法，包括以下步骤：
1)对SOI硅片上的硅膜进行光刻和刻蚀形成沟道区；
2)在所述沟道区的两侧生长栅氧化层，然后在栅氧化层的两侧和所述SOI硅片上淀积原位掺杂的多晶硅；
3)去除所述沟道区顶部的所述原位掺杂的多晶硅，并光刻和刻蚀所述原位掺杂多晶硅，在所述沟道区两侧形成相互分离的双栅；
4)对所述原位掺杂多晶硅进行离子注入掺杂形成源区和漏区，制备得到双栅MOS晶体管。
4、根据权利要求3所述的方法，其特征在于：所述步骤1)中沟道区的具体形成过程为：首先在所述SOI硅片的硅膜上热生长一层数纳米到数十纳米的二氧化硅并用LPCVD淀积一层数十纳米的氮化硅；接着光刻并刻蚀所述氮化硅、二氧化硅、所述SOI硅片的硅膜和所述SOI硅片的部分隐埋二氧化硅，得到所述沟道区。
5、根据权利要求3或4所述的方法，其特征在于：所述步骤2)中，在所述沟道区的两侧生长栅氧化层之前，预生长数纳米到数十纳米的二氧化硅并用BOE将其腐蚀掉。
6、根据权利要求3或4所述的方法，其特征在于：所述步骤2)中，所述沟道区顶部的所述原位掺杂的多晶硅用化学机械抛光(CMP)去除。
7、根据权利要求6所述的方法，其特征在于：在所述CMP之前，在所述原位掺杂的多晶硅上形成一氮化硅自停止层。
8、根据权利要求3或4所述的方法，其特征在于：在去除所述沟道区顶部的所述原位掺杂的多晶硅之后、光刻和刻蚀剩余的所述原位掺杂多晶硅之前，用热磷酸腐蚀掉所述沟道区顶部和所述原位掺杂的多晶硅上的氮化硅。
9、根据权利要求3或4所述的方法，其特征在于：所述步骤2)中的掺杂剂为砷或硼。
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