KR100883813B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

새로운 공정을 추가하지 않고, 서브 스레쉬홀드 특성에 있어서의 험프 특성을 억제하는 박막트랜지스터를 제공한다. 제1의 도전형의 박막트랜지스터를 가지는 박막트랜지스터 기판으로서, 소스/드레인 영역(31) 사이에 배치된 제1의 도전형의 채널 영역(32)을 가지는 반도체층(3)과, 게이트 절연막(5)을 통해 반도체층(3)의 마주보는 면 측에 형성되는 게이트 전극(6)을 가지고, 채널 영역(32)의 채널 폭방향의 양단부(4)에 대응하는 게이트 전극(6)에 개구부(61)를 가지고, 개구부(61)에 대응하는 채널 영역(4)에서는, 게이트 전극(6)에 대응하는 채널 영역보다도 제1의 도전형의 불순물 농도가 높은 고농도 불순물 영역이 형성되어 있는 박막트랜지스터 기판이다.
박막트랜지스터, 반도체층, 게이트 전극, 불순물 농도

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate and Manufacturing Method Thereof}
본 발명은, 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정이나 유기 EL를 사용한 표시장치에는, 다수의 화소가 매트릭스 모양으로 배열되어 있다. 각 화소에는, 스위칭 소자로서 박막트랜지스터(Thin Film Transistors:이하, TFT로 나타낸다)가 사용되어, 액정을 구동시키기 위한 화소 전극이나, 주사 신호 배선, 화상 신호 배선과 접속되어 있다.
종래의 TFT는, 주로, 비정질 실리콘(Amorphous Silicon:이하, a-Si으로 칭한다)막을 반도체층의 재료에 사용해 왔지만, 최근에서는, 다결정 실리콘(Poly Silicon:이하, p-Si이라 칭한다)막을 반도체층의 재료에 사용한 TFT의 실용화를 도모하고 있다. p-Si를 반도체층으로서 사용하는 TFT는 이동도가 커서, 양호한 반도체 특성을 가지기 때문이다. 따라서, 스위칭소자의 TFT뿐만아니라, 이들의 스위칭소자를 동작시키기 위한 구동회로소자로서도 사용하는 것이 가능하게 된다. 어레이 기판 위에 구동회로를 만드는 것으로, 구동용의 IC(Integrated Circuit:집적회로) 의 실장이 불필요하게 되는 등의 이점이 있다. 그 때문에 제품의 저비용화, 고기능화, 고집적화 등이 가능하게 되는 것으로서 기대되고 있다.
예를 들면 액정표시장치의 경우, 도 9에 나타내는 바와 같이, 절연성 기판 위에 TFT, 신호 배선이나 화소 전극 등을 원하는 위치, 구조로 형성하는 것으로, 어레이 기판(110)을 형성한다.
어레이 기판(110)에는, 표시 영역(111)과 표시 영역(111)을 둘러싸도록 설치된 액틀 영역(112)이 설치된다. 이 표시 영역(111)에는, 복수의 게이트 배선(주사 신호 선)(113)과 복수의 소스 배선(표시 신호 선)(114)이 형성되어 있다. 복수의 게이트 배선(113)은 평행하게 설치된다. 마찬가지로, 복수의 소스 배선(114)은 평행하게 설치된다. 게이트 배선(113)과 소스 배선(114)은, 서로 교차하도록 형성되어 있다. 게이트 배선(113)과 소스 배선(114)은 직교하고 있다. 인접하는 게이트 배선(113)과 소스 배선(114)으로 둘러싸인 영역이 화소(117)가 된다. 따라서, 어레이 기판(110)에서는, 화소(117)가 매트릭스 모양으로 배열된다.
또한 어레이 기판(110)의 액틀 영역(112)에는, 주사신호 구동회로(115)와 표시신호 구동회로(116)가 설치된다. 게이트 배선(113)은, 표시 영역(111)으로부터 액틀 영역(112)까지 연장 설치되고 있다. 그리고, 게이트 배선(113)은, 어레이 기판(110)의 단부에서, 주사신호 구동회로(115)에 접속된다. 소스 배선(114)도 마찬가지로, 표시 영역(111)으로부터 액틀 영역(112)까지 연장 설치되고 있다. 그리고, 소스 배선(114)은, 어레이 기판(110)의 단부에서, 표시신호 구동회로(116)와 접속된다. 주사신호 구동회로(115)의 근방에는, 단자접속 부분을 통해, 외부 배선(118) 이 접속되고 있다. 또한 표시신호 구동회로(116)의 근방에는, 단자부를 통해, 외부 배선(119)이 접속되고 있다. 외부 배선(118, 119)은, 예를 들면 FPC 등의 배선 기판이다.
외부 배선(118, 119)으로부터 각각 주사신호 구동회로(115) 및 표시신호 구동회로(116)에 대하여 각종 신호가 공급된다. 주사신호 구동회로(115)는 외부에서의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(113)에 공급한다. 이 게이트 신호에 의해, 게이트 배선(113)이 순차 선택되어 간다. 표시신호 구동회로(116)는 외부에서의 제어신호나, 표시 데이터에 의거하여 표시 신호를 소스 배선(114)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(117)에 공급 할 수 있다.
화소(117)안에는, 적어도 하나의 TFT(120)가 형성되어 있다. TFT(120)는 소스 배선(114)과 게이트 배선(113)의 교차점 근방에 배치된다. 예를 들면 이 TFT(120)가 화소 전극에 표시 전압을 공급한다. 즉, 게이트 배선(113)으로부터의 게이트 신호에 의해, 스위칭소자인 TFT(120)가 온 한다. 이에 따라 소스 배선(114)으로부터, TFT(120)의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고, 화소 전극과 대향 전극 사이에, 표시 전압에 따른 전계가 생긴다. 또한, 어레이 기판(110)의 표면에는, 배향막(도시 생략)이 형성되어 있다.
또한 어레이 기판(110)과 대향하여 대향 기판이 배치되어 있다. 대향 기판은, 예를 들면 칼라필터 기판으로 시인측에 배치된다. 대향 기판에는, 칼라필터, 블랙 매트릭스(BM), 대향 전극 및 배향막 등이 형성되어 있다. 또한, IPS(In· Plane Switching)등의 경우에는, 대향 전극은 어레이 기판(110)측에 배치되는 경우도 있다. 그리고, 어레이 기판(110)과 대향 기판 사이에 액정층이 끼워진다. 즉, 어레이 기판(110)과 대향 기판 사이에는 액정이 도입되고 있다. 또한 어레이 기판(110)과 대향 기판의 외측 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반(反)시인측에는, 백라이트 유닛 등이 설치된다.
화소 전극과 대향 전극 사이의 전계에 의해, 액정이 구동된다. 즉, 기판 사이의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화된다. 즉, 편광판을 통과하여 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛은, 어레이 기판측의 편광판에 의해 직선편광이 된다. 그리고, 이 직선편광이 액정층을 통과함으로써, 편광상태가 변화된다.
따라서, 편광 상태에 따라서, 대향 기판측의 편광판을 통과하는 광량이 변화된다. 즉, 백라이트 유닛으로부터 액정 표시 패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로써, 원하는 화상을 표시할 수 있다.
도 10은, 일반적인 톱 게이트형의 p-SiTFT의 구성을 나타내는 평면도 및 단면도이다. 도 10b는, 도 10a에 있어서의 A-B에 나타내는 부분의 단면도이다. 또한, 도 10a에 있어서의 C-D에 나타내는 부분의 단면도는 도 1c와 같은 구조가 된다.
TFT(121)는, 절연 보호층(12)을 통해 절연성 기판(11) 위에 형성된 반도체층(13)과, 반도체층(13) 위에 형성된 게이트 절연막(15)과, 게이트 절연막(15) 위에 형성된 게이트 전극(16)으로 구성된다. 또한, 보텀 게이트 형의 a-SiTFT의 경우에는, 게이트 전극(16)과 반도체층(13)의 위치가 반대가 된다.
도 10b에 있어서, 반도체층(13)의 단면은, 하부로부터 상부에 걸쳐 폭이 좁아지는 사다리꼴 형상이며, 측벽면이 테이퍼 모양으로 되어있다(테이퍼부(14)). 이 이유를 이하에 설명한다. 도 10b에 나타내는 바와 같이, 반도체층(13) 위에는, 반도체층(13)을 덮도록 게이트 절연막(15)이 형성된다. 반도체층(13)의 단면형상이 사각형일 경우, 게이트 절연막(15)은, 반도체층(13)의 단차에 의해 반도체층(13)의 측벽부분에서 커버릿지가 좋지 않게 되어, 덮개 모양으로 비어져 나온다. 그 후에 게이트 전극(16)을 형성하기 위해 게이트 전극층을 드라이 에칭할 경우, 덮개 아래의 부분에 퇴적한 게이트 전극재료가 에칭 잔류물로서 남는다. 에칭 잔사는, 인접하는 배선과 쇼트된다는 문제를 발생시킨다. 또한 게이트 전극층을 습식 에칭하는 경우에는, 덮개부분을 커버 하는 게이트 전극재료가 에칭되어, 게이트 전극(16)이 단선된다는 문제도 발생한다. 이러한 문제를 해결하기 위해, 반도체층(13)의 측벽면이 테이퍼 모양으로 형성되어 있다.
그러나, 반도체층(13)의 측벽면을 테이퍼 모양으로 형성함으로써, 게이트 전극(16)의 에칭 잔사나 단선에 관한 문제는 해결할 수 있지만, 별도의 문제가 발생한다. 즉, 반도체층(13)의 막두께에 얇은 부분(테이퍼부(14))이 형성됨으로써, TFT(121)는, 낮은 게이트 전압에 있어서 메인의 채널 영역(132)보다도 먼저 온 상 태가 된다. 그 때문에 도 11에 나타내는 서브 스레쉬홀드 특성(Id-Vg특성)에 있어서, 험프가 발생하기 쉽다는 문제가 생긴다. 이것은, 임계값 전압(스레쉬홀드 전압:Vth)의 제어를 곤란하게 하므로, TFT(121)의 디바이스 특성을 불안정하게 하는 원인이 된다.
이러한 과제를 해결하기 위해, 특허문헌 1∼4가 개시되어 있다. 특허문헌 1∼3은, TFT(121)의 전기 특성을 개선하기 위해, 테이퍼부(14)에 Ar등의 불순물을 도입, 혹은 테이퍼부(14)를 산화시키고 있다. 이와 같이, 실질적으로 테이퍼부(14)의 전기 저항을 크게 하는 것으로, 비교적 낮은 게이트 전압에서도 온 상태가 되는 것을 방지하고 있다. 특허문헌 4는, 반도체층(13)의 테이퍼부(14)의 상부 게이트 전극(16)의 일부를 개구한 후, 테이퍼부(14)에 불순물이 도입되지 않도록 한다. 즉, 테이퍼부(14)의 상부에는 게이트 전극(16)이 존재하지 않고, 테이퍼부(14)에는 불순물이 존재하지 않는다. 그 결과, 테이퍼부(14)는, 게이트 전극(16)의 전위에 의한 따른 영향을 잘 받지 않게 되는 것이다.
[특허문헌 1] 일본국 공개특허공보 특개2000-77665호
[특허문헌 2] 일본국 공개특허공보 특개2003-258262호
[특허문헌 3] 일본국 공개특허공보 특개2000-332254호
[특허문헌 4] 일본국 공개특허공보 특개평7-326763호
그러나, 발명자는 종래기술에는 이하의 과제가 있음을 발견했다. 특허문헌 1∼3에서는, 테이퍼부(14)로의 불순물 도입이나 산화를 할 경우, 새로운 공정을 추가할 필요가 있다. 또한 특허문헌 4에서는, 테이퍼부(14)근방의 절연막 안이나 절연막 계면에 있어서 고정 전위가 존재하면, 그 영향을 받아서 반전층이 형성되기 쉬워진다. 즉, 개선 효과는 있지만, 여전히 도 11에 나타내는 서브 스레쉬홀드 특성에 있어서 험프가 발생할 가능성이 있다.
본 발명은, 이상의 과제를 고려하여, 뛰어난 특성의 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1의 양태는, 제1의 채널 도전형의 박막트랜지스터와, 제2의 채널 도전형의 박막트랜지스터를 가지는 박막트랜지스터 기판으로서, 양쪽 박막트랜지스터에 있어서, 채널 영역의 단부에 있어서의 테이퍼 부분의 적어도 일부의 영역의, 게이트 절연막을 통해 대향하는 게이트 전극에 개구부가 설치되고, 제1의 채널 도전형의 박막트랜지스터에 있어서의 상기 개구부에 대응하는 채널 영역에는 제2의 채널 도전형의 박막트랜지스터의 소스/드레인 영역과 같은 형태의 불순물 영역을 구비하고, 제2의 채널 도전형의 박막트랜지스터에 있어서의 상기 개구부에 대응하는 채널 영역에는 제1의 채널 도전형의 박막트랜지스터의 소스/드레인 영역과 같은 형태의 불순물 영역을 구비하는 것을 특징으로 하는 박막트랜지스터 기판이다.
또한 상기 개구부는 박막트랜지스터의 소스 영역측 또는 드레인 영역측으로 개방하고 있는 것을 특징으로 하는 박막트랜지스터 기판이다.
또한 상기 개구부는, 박막트랜지스터의 소스 영역측에서 드레인 영역측에 평면적으로 연결된 형상을 가지는 박막트랜지스터 기판이다.
또한 상기 게이트 절연막을 통해 채널 영역과 대향하는 게이트 전극은, 상기 게이트 전극보다도 상층에 형성되는 배선층에 의해 전기적으로 접속되어 있는 박막트랜지스터 기판이다.
또한 본 발명의 제2의 양태는, 제1의 채널 도전형의 박막트랜지스터와, 제2의 채널 도전형의 박막트랜지스터를 가지는 박막트랜지스터 기판의 제조 방법이며, 상기 제1의 채널 도전형의 박막트랜지스터의 소스/드레인 영역을 형성하기 위한 불순물 도입과, 상기 제2의 채널 도전형의 박막트랜지스터의 상기 게이트 전극에 설치된 개구부에 대응하는 채널 영역에 도입되는 불순물 도입이 같은 공정에서 실시되어, 상기 제2의 채널 도전형의 박막트랜지스터의 소스/드레인 영역을 형성하기 위한 불순물 도입과, 상기 제1의 채널 도전형의 박막트랜지스터의 상기 게이트 전극에 설치된 개구부에 대응하는 채널 영역에 도입되는 불순물 도입이 같은 공정에서 실시되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법이다.
이상과 같은 구성에 의해, 본 발명은, 새로운 공정을 추가하지 않고, 서브 스레쉬홀드 특성(Id-Vg특성)에 있어서, 험프의 발생을 억제하여, 임계값 전압(스레쉬홀드 전압:Vth)의 제어성을 향상시킬 수 있으므로, 뛰어난 특성의 박막트랜지스 터 기판 및 그 제조 방법을 제공할 수 있다.
이하에, 본 발명의 바람직한 실시예에 관하여 설명한다. 설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화가 이루어지고 있다. 또한 설명의 명확화를 위해, 필요에 따라 중복 설명은 생략되고 있다.
(실시예 1)
도 1은, 본 발명에 있어서의 대표적인 TFT를 도시하고 있다. 도 1a는, TFT의 평면구조를 나타낸 평면도이다. 도 1b는, 도 1a에 있어서의 A-B부의 단면방향을 나타낸 단면도이다. 도 1c는, 도 1a에 있어서의 C-D부의 단면방향을 나타낸 단면도이다. 도 1a∼도 1c를 사용하여, TFT의 구조에 관하여 설명한다. 또한, 도 1에서는, 예를 들면 도 9에서 나타낸 주사신호 구동회로(115) 또는 표시신호 구동회로(116)에 형성되는 CMOS트랜지스터 중, NMOS 또는 PMOS의 어느 한쪽의 박막트랜지스터를 나타내고 있다. 또한, 어레이 기판의 구성에 대해서는, 도 9에서 나타낸 것과 동일하다.
도 1에 나타내는 TFT는, 절연성 기판(1) 위에 절연 보호층(2)을 퇴적한다. 다음에 소스/드레인 영역(31) 및 채널 영역(32)을 가지는 반도체층(3)을 퇴적하여 사진제판공정을 거쳐 반도체층(3)을 원하는 패턴으로 가공한다. 실제의 디바이스에 있어서, 반도체층(3)의 평면형상은, 트랜지스터의 채널 길이나 채널 폭 및 콘택 위치 등의 설정에 의해 여러 가지 형태를 취할 수 있지만, 도 1에서는, 편의상 단순한 사각형으로 나타낸다(도 1a참조). 또한 반도체층(3)의 단부는, 전술한 바와 같 이 게이트 전극(6)과 반도체층(3)의 내압확보(쇼트 방지)나 게이트 전극(6)의 단선 방지를 위해, 테이퍼 형상(테이퍼 부(4))으로 되어 있다.
다음에 게이트 절연막(5)과 게이트 전극(6)을 순차 형성한다. 사진제판공정을 거쳐 게이트 전극(6)을 원하는 패턴으로 가공한다. 제1의 실시예는, 반도체층(3)의 테이퍼부(4)의 상부에 해당하는 게이트 전극(6)에 개구부(61)를 설치하는 것에 특징을 가지고 있다.
이 개구부(61)는, 테이퍼부(4)와 대략 같은 폭이며, 게이트 전극(6)의 채널길이방향을 따라 사각형으로 개구하고 있다. 이 개구부(61)의 폭은, 사진제판이나 에칭에 의한 길이 시프트 및 사진제판의 겹침 정밀도를 고려하여, 테이퍼부(4)가 개구부(61)내로 들어갈 정도의 폭이면 된다.
개구부(61)의 형상은 사각형에 한정되지 않고, 타원형상도 가능하다. 테이퍼부(4)의 상부에 있는 게이트 전극(6)은, 테이퍼부(4)위에서 완전히 절단되지 않고, 채널 폭방향에 대하여 양단 부분이 접속하고 있다. 채널 폭방향에 있어서 게이트 전극(6)은, 테이퍼부(4)보다도 폭 넓게 형성되어, 양측으로 비어져 나와 있다. 이와 같이, 반도체층(3) 채널 영역(32)의 채널 폭방향의 단부의 마주보는 면에 해당하는 게이트 전극(6)의 적어도 일부가 개구하고 있다. 또한, 본 발명에 있어서, 채널 영역(32)의 채널 폭방향의 단부는, 채널 영역(32)에 있어서의 테이퍼부(4)와 동일한 의미를 나타낸다. 또한 게이트 전극(6)과 반도체층(3) 사이에는, 게이트 절연막(5)이 배치되어 있다. A-B부 단면에 있어서의 게이트 전극(6)은, 게이트 절연막(5)을 통해, 테이퍼부(4)를 제외한 반도체층(3)의 채널 영역(32)의 마주보는 면 에 배치된다.
한쪽, 도 1c에서는, 반도체층(3)의 소스/드레인 영역(31)에 불순물을 도입한 후, 층간 절연막(7)을 퇴적시킨다. 다음에 사진제판, 에칭, 레지스트 제거 등의 공정을 거쳐 게이트 전극(6)위의 층간 절연막(7)이나 소스/드레인 영역(31)위의 게이트 절연막(5)에 콘택홀(8)을 개구한다. 다음에 배선 재료의 퇴적, 사진제판, 에칭, 레지스트 제거 등의 공정을 거쳐 원하는 회로를 형성하기 위한 소스 배선(9)을 형성하는 것으로, TFT의 형성이 완료된다.
이 후, 표시장치가 되는 경우에는, 필요에 따라 별도의 층간 절연막이나 화소 전극이 형성된다. 소스 배선(9)이나 게이트 배선(도시하지 않음)등의 신호 배선은, 소스/드레인 영역(31)이나 게이트 전극(6)과 전기적으로 접속하고, 외부 및 기판 위의 회로내의 화상 신호나 제어 신호를 전달한다.
다음에 도 2∼ 도 5를 사용하여, CMOS프로세스에 의한 TFT제조 공정을 상세하게 설명한다. 도 2는, 절연성 기판(1)에 절연 보호층(2)을 퇴적 후, NMOS영역(101)의 반도체층(301)과, PMOS영역(102)의 반도체층(302)을 형성한 공정을 나타내는 것이다. 도 2a는 평면도를 나타내고, 도 2b는 도 2a의 G-H부의 단면을 나타내는 단면도이다. 도 2∼도 5에서는, 우측에 p채널 MOS트랜지스터(PMOS-TFT)가 형성되는 PMOS영역(102)을 나타내고, 좌측에 n채널 MOS트랜지스터(NMOS-TFT)가 형성되는 NMOS영역(101)을 나타낸다.
도 2b에 나타내는 바와 같이, 처음에, 예를 들면 유리 등의 절연성 기판(1)을 순수 또는 산을 사용하여 세정한다. 또한, 절연성 기판(1)은 유리에 한정되지 않고, 석영, 플라스틱(폴리카보네이트), 아크릴 등) 등의 재료를 사용할 수도 있다. 또한 SUS등의 금속기판이라도, 그 위에 절연 보호층을 형성함으로써 기판재료로서 사용할 수도 있다.
다음에 절연성 기판(1) 위에, 예를 들면 CVD(화학기상성막)법등에 의해 절연재료를 성막하여, 절연 보호층(2)을 형성한다. 절연 보호층(2)은, 금속기판을 사용했을 경우의 기판과 소자 사이의 절연 및 절연성 기판(1)으로부터의 오염물질의 확산을 방지한다. 또한 절연 보호층(2)의 상부에 형성하는 반도체층(3)과의 계면준위밀도를 억제하여, TFT의 성능을 안정화하는 목적도 가진다. 또한, 절연 보호층(2)은, 실리콘 산화막 또는 실리콘 질화막 또는 이들의 적층막이나 복합막(산질화막)등을 사용한다.
다음에 절연 보호층(2) 위에, 반도체층인 실리콘을 퇴적한다. 그 후에 사진제판, 에칭, 레지스트 제거의 공정을 거쳐, 반도체층을 패터닝한다. 도 2에서는, CMOS프로세스에 의한 TFT제조 공정을 설명하는 것이기 때문에, NMOS영역(101)의 반도체층(301)과, PMOS영역(102)의 반도체층(302)이 각각 형성되어 있다. 반도체층(301, 302)의 재료로서는, 폴리실리콘 막 외에, 아모퍼스 실리콘막이나 마이크로 크리스탈 실리콘 등도 사용가능하다. TFT의 특성을 향상시킬 목적으로, 필요에 따라, 반도체층을 퇴적한 후나, 반도체층을 패터닝 한 후에, 실리콘을 결정화하는 프로세스를 넣는 경우가 있다. 결정화의 프로세스의 예로서는, 레이저 조사나 열처리에 의한 고상(固相)성장 등을 들 수 있다.
다음에 도 3 및 도 4를 사용하여, 게이트 전극(6)의 형성으로부터 소스/드레 인 영역의 형성에 따른 공정을 설명한다. 이 공정은, 본 발명에 따른 TFT의 특징을 설명하며, 중핵적인 부분이다. 도 3에서는, PMOS영역(102)의 게이트 전극형성으로부터 소스/드레인 영역(312)형성에 따른 공정을 설명한다. 도 3에 있어서도 도 2와 마찬가지로, 도 3a는 평면도를 나타내고, 도 3b는 도 3a의 G-H부의 단면을 나타내는 단면도이다. 우선, 도 2에서 형성된 반도체층(301, 302) 위를 덮도록, 게이트 절연막(5)을 퇴적시킨다. 게이트 절연막(5)은, 반도체층(301, 302)과의 계면 준위 밀도를 억제하기 위해 실리콘 산화막 등에 의해 형성된다. 또한 절연성 기판(1)의 재료의 열 변형을 고려하면 저온 CVD법에 의한 성막이 바람직하지만, 재료, 성막 방법에 대해서, 상기에 한정하는 것은 아니다.
다음에 게이트 절연막(5) 위에 게이트 전극층을 퇴적한다. 게이트 전극(6)의 재료는, Cr, W, Mo, Al등의 금속재료나, 도전성의 폴리실리콘층을 사용할 수 있지만, 단일 재료에 한정할 필요는 없고, 이들의 금속의 합금이나 적층막이어도 상관없다. 사진제판, 에칭 및 레지스트 제거의 공정을 거쳐, PMOS영역(102)의 게이트 전극(6)이 형성된다. 여기에서, NMOS영역(101)의 채널 폭방향의 단부의 상부에 해당하는 부분에, 개구부(61)를 설치해 둔다. 이것은, 게이트 전극(6)의 마스크 패턴에 개구부(61)를 설치해 두는 것으로, PMOS영역(102)의 게이트 전극(6)을 형성하는 공정과 동시에 형성할 수 있다. 게이트 전극(6)형성용의 레지스트(도시하지 않음)를 제거한 후, PMOS영역(102)의 소스/드레인 영역(312)을 형성하기 위한 불순물 도입(21)을 행한다. 도입되는 불순물은, PMOS영역(102)의 소스/드레인 영역(312)을 형성하는 것이기 때문에, 붕소(B)등의 p형 불순물이다. 이에 따라 PMOS영역(102)의 TFT(PMOS-TFT)가 형성된다. 동시에, NMOS영역(101)의 게이트 전극 위에도 개구부(61)가 존재하므로, 이 영역에 해당하는 반도체층(301)의 채널 단부에도 p형 불순물이 도입된다.
상기 개구부(61)에 대응하는 채널 영역에서는, 고농도의 p형 불순물이 도입되므로, 이 영역에 있어서는 반전층이 형성되기 어려우며, 그 결과, Id-Vg특성에 있어서의 험프의 발생이 억제되게 된다.
이와 같이, PMOS영역(102)의 소스/드레인 영역(312)으로의 불순물 도입(21)과 동시에, 마찬가지로 p형 불순물이 같은 농도로 NMOS영역(101)의 반도체층(301)의 테이퍼부(41)로 도입되는 것이, 제1의 실시예의 특징의 하나이다. 여기에서의 불순물 도입(21)의 방법은, 질량분리를 행하는 이온주입이거나, 질량분리를 행하지 않는 이온 도핑의 어느 것이어도 상관없다. 또한 상기 설명에서는, 게이트 전극(6)형성용 레지스트의 제거 후에 불순물 도입(21)을 행했지만, 레지스트 제거 전에 행해도 상관없다.
다음에 도 4에서는, NMOS영역(101)의 게이트 전극형성으로부터 소스/드레인 영역(311)형성에 따른 공정을 설명한다. 도 4에 있어서도 도 2, 도 3과 마찬가지로, 도 4a는 평면도를 나타내고, 도 4b는 도 4a의 G-H부의 단면을 나타내는 단면도이다. 도 3에 있어서 PMOS영역(102)의 TFT형성한 후, 도 4에서는, 사진제판, 에칭을 거쳐, NMOS영역(101)의 게이트 전극(6)을 다시 패터닝한다. 여기에서, PMOS영역(102)의 채널 폭방향의 단부의 상부에 해당하는 부분에, 개구부(67)를 설치해 둔다. 이것은, 게이트 전극(6)의 마스크 패턴에 개구부(67)를 설치해 두는 것으로, NMOS영역(101)의 게이트 전극(6)을 형성하는 공정과 동시에 형성할 수 있다. 또한, 도 4안의 점선으로 도시되는 레지스트(65)는, NMOS영역(101)의 게이트 전극(6) 및 PMOS영역(102)의 채널 폭방향의 단부의 상부에 해당하는 부분의 개구부(67)를 형성하는 평면 패턴을 가지고 있다.
다음에 레지스트(65)가 형성된 상태에서, 게이트 전극(6)의 패터닝을 행하는 것으로, NMOS측의 게이트 전극이 형성되고, 동시에 PMOS영역(102)에 있어서의 게이트 전극(6)위의 개구부(67)도 동시에 형성된다.
다음에 NMOS영역(101)의 소스/드레인 영역(311)을 형성하기 위한 불순물 도입(22)을 행한다. 도입되는 불순물은, NMOS영역(101)의 소스/드레인 영역(311)을 형성하는 것이기 때문에, 인(P)이나 비소(As)등의 n형 불순물이다. 이에 따라 NMOS영역(101)의 TFT(NMOS-TFT)가 형성된다. 동시에, PMOS영역(102)의 게이트 전극(6) 위에 개구부(67)가 존재하므로, 이 영역에 해당하는 반도체층(302)의 채널 단부에도 n형 불순물이 도입된다.
여기에서, PMOS영역(102)의 소스/드레인 영역(312) 및 NMOS영역의 개구부(61)는, 레지스트(65)로 피복되고 있기 때문에, n형 불순물이 도입되지 않는다.
상기 개구부(67)에 대응하는 채널 영역에서는, 고농도의 n형 불순물이 도입되므로, 이 영역에 있어서는 반전층이 형성되기 어려워지고, 그 결과, Id-Vg특성에 있어서의 험프의 발생이 억제되게 된다.
이와 같이, NMOS영역(101)의 소스/드레인 영역(311)으로의 불순물 도입(22)과 동시에, 동일한 n형 불순물이 같은 농도로 PMOS영역(102)의 반도체층(302)의 테 이퍼부(42)로 도입되는 것이, 도 3과 마찬가지로 제1의 실시예의 특징중 하나이다. 여기에서의 불순물 도입(22)의 방법은, 질량분리를 행하는 이온주입이거나, 질량분리를 행하지 않는 이온 도핑의 어느 것이어도 상관없다.
단, 도 4에 있어서의 불순물 도입(22)은, 레지스트(65)를 제거하기 전에 행할 필요가 있다. 만약에 레지스트(65)를 제거한 후에 NMOS영역(101)측의 소스/드레인 영역(311)의 불순물 도입(22)을 행했을 경우, PMOS영역(102)의 소스/드레인 영역(312)에, NMOS 및 PMOS양쪽의 불순물이 도입되기 때문이다.
또한, NMOS-TFT에는, LDD 부분을 형성하는 것도 가능하지만, 발명의 본질과 관계없기 때문에, 여기에서는 자세한 설명은 생략한다.
상기한 바와 같이, 개구부(61) 또는 개구부(67)로부터, 상보하는 형태의 소스/드레인 영역(311, 312)과 같은 모양의 불순물을 테이퍼부(41, 42)에 도입하는 것으로, 테이퍼부(41, 42)에서의 채널 형성이 억제된다. 따라서, 도 11에 나타낸 Id-Vg특성의 열화를 억제하는 것이 가능하게 된다. 여기에서 말하는「상보하는 모양의 소스/드레인 영역과 같은 형태의 불순물」이란, 상보형 MOS구조에 있어서의 상대하는 MOS의 소스/드레인 영역과 같은 형태의 불순물과 같은 것이다. 예를 들면NMOS-TFT에 착안해 보았을 경우에는, NMOS영역(101)의 게이트 전극(6)의 개구부(61)에는 PMOS영역(102)의 소스/드레인 영역(312)과 같은 불순물이 도입되는 것이다. 반대로, PMOS-TFT에 착안해서 보았을 경우에는, PMOS영역(102)의 게이트 전극(6)의 개구부(67)에는 NMOS영역(101)의 소스/드레인 영역(311)과 같은 불순물이 도입되는 것이다.
마지막으로, 도 5를 사용하여, 소스 배선(9)의 형성에 관하여 설명한다. 도 5에 있어서도 도 2와 마찬가지로, 도 5a는 평면도를 나타내고, 도 5b는 도 5a의 G-H부의 단면을 나타내는 단면도이다. 도 4에 나타낸 공정 후, 레지스트(65)를 제거하여, 적시에, 세정 공정을 거쳐, 층간 절연막(7)을 퇴적한다. 그 후에 사진제판, 에칭 및 레지스트 제거의 공정을 거쳐, 콘택홀(81, 82)을 개구한다. 다음에 배선 재료의 퇴적, 사진제판, 에칭, 레지스트 제거 등의 공정을 거쳐 원하는 회로를 형성하기 위한 소스 배선(91, 92)을 형성하는 것으로, CMOS-TFT의 형성이 완료된다.
이상과 같은 구성에 의하면, CMOS프로세스에 의한 TFT제조에 있어서, 새로운 공정을 추가하지 않고, 서브 스레쉬홀드 특성(Id-Vg특성)에 있어서의 험프 특성을 억제하는 것이 가능하게 된다. 즉, 반도체층의 테이퍼부에, 상보하는 형태의 소스/드레인 영역과 같은 형태의 불순물을, 소스/드레인 영역으로의 불순물 도입 공정과 같은 공정에서 도입함으로써, 테이퍼부에서의 채널 형성이 억제된다. 이와 같이, 제1의 실시예에 의하면, CMOS형성의 프로세스를 일체 변경하지 않고, 또한 새로운 공정을 추가하지 않고, 뛰어난 특성을 가지는 TFT의 형성이 가능하다.
또한 이상과 같은 구성에서는, 반도체층의 테이퍼부에 상보하는 형태의 소스/드레인 영역과 같은 형태의 불순물을 고농도로 도입한다. 따라서, 특허문헌 4에서 나타낸 과제와 같이, 테이퍼 부분 근방의 절연막 안이나 절연막 계면에 있어서 고정 전위가 존재해도, 간단히는 반전층이 형성되지 않기 때문에, 서브 스레쉬홀드 특성의 열화를 또한 막는 것이 가능하다.
(실시예 2)
다음에 도 6을 사용하여, 제2의 실시예에 대하여 설명한다. 도 6은, 제2의 실시예에 따른 TFT(220)의 평면구조를 나타낸 평면도이다. 제1의 실시예와 같은 구성요소에 대해서는, 도 1에서 나타낸 부호와 동일 부호를 사용한다. 제2의 실시예는, 게이트 전극(6)의 개구부 형상에 특징을 가지는 것이다.
도 6에 나타내는 바와 같이, 제2의 실시예에 따른 게이트 전극(6)의 개구부(62)는, 반도체층(3)의 테이퍼부(4)의 상부에 해당하는 영역에 배치되어 있다. 또한, 도 6의 A-B부의 단면구조는, 도 1b와 같다. 개구부(62)는, 테이퍼부(4)와 대략 같은 폭이며, 채널길이 방향을 따라 사각형상을 이루고 있다. 개구부(62)의 형상은 사각형에 한정되지 않고, 타원형상 등이어도 된다. 테이퍼부(4)의 상부에 있는 게이트 전극(6)은, 테이퍼부(4)위에서 완전히 절단되지 않으며, 채널길이방향에 대하여 중앙부근의 적어도 일부가 접속하여, 양단 부분이 사각형 모양으로 개구하고 있다.
게이트 전극(6)의 패턴 형상은, 패터닝 시의 마스크 형상을 F변화시킴으로써 실현가능하다. 따라서, 제2의 실시예에 있어서의 제조 방법은, 제1의 실시예와 같기 때문에, 설명은 생략한다. 제2의 실시예에서는 TFT(220)의 반도체층(3)의 테이퍼부(4)에, 개구부(62)로부터 소스/드레인 영역(31)과 상보하는 형태의 불순물이 도입된다. 그 결과, TFT(220)의 소스/드레인 영역(31)과 반대 형태의 불순물이 도입되는 영역(66)을 형성하는 것이 가능하게 된다.
이상과 같은 구성에 의해, 제2의 실시예도 제1의 실시예와 동일한 효과를 얻는 것이 가능하게 된다.
(실시예 3)
다음에 도 7을 사용하여, 제3의 실시예에 대하여 설명한다. 도 7은, 제3의 실시예에 따른 TFT(320)의 평면구조를 나타낸 평면도이다. 제1의 실시예와 같은 구성요소에 대해서는, 도 1에서 나타낸 부호와 동일한 부호를 사용한다. 제3의 실시예도, 제2의 실시예와 마찬가지로, 게이트 전극(6)의 개구부 형상에 특징을 가지는 것이다.
도 7에 나타내는 바와 같이, 제3의 실시예에 따른 게이트 전극(6)의 개구부(63)는, 반도체층(3)의 테이퍼부(4)의 상부에 해당하는 영역에 배치되어 있다. 또한, 도 7의 A-B부의 단면구조는, 도 1b와 같다. 개구부(63)는, 테이퍼부(4)와 대략 같은 폭이며, 채널길이 방향을 따라 사각형을 이루고 있다. 개구부(63)의 형상은 사각형에 한정되지 않고, 타원형상 등도 가능하다. 테이퍼부(4)의 상부에 있는 게이트 전극(6)은, 테이퍼부(4)위에서 완전히 절단되지 않고, 채널길이 방향에 대하여 대략 절반까지 접속하고, 한쪽 부분이 사각형으로 개구하고 있다. 또한, 개구하는 방향에 대해서는, 소스측 및 드레인측 방향의 어느 방향이어도 된다.
게이트 전극(6)의 패턴 형상은, 패터닝 시의 마스크 형상을 변화시킴으로써 실현가능하다. 따라서, 제3의 실시예에 있어서의 제조 방법은, 제1의 실시예와 동일하므로 설명은 생략한다. 제3의 실시예에서는 TFT(320)의 반도체층(3)의 테이퍼부(4)에, 개구부(63)로부터 소스/드레인 영역(31)과 상보하는 형태의 불순물이 도입된다. 그 결과, TFT(320)의 소스/드레인 영역(31)과 반대 형태의 불순물이 도입되는 영역(66)을 형성하는 것이 가능하게 된다.
이상과 같은 구성에 의해, 제3의 실시예도 제1의 실시예와 동일한 효과를 얻는 것이 가능하게 된다.
(실시예 4)
다음에 도 8을 사용하여, 제4의 실시예에 대하여 설명한다. 도 8a는, 제4의 실시예에 따른 TFT(420)의 평면구조를 나타낸 평면도다. 도 8b는, 도 8a에 있어서의 E-F부의 단면구조를 나타내는 단면도이다. 제1의 실시예와 같은 구성요소에 대해서는, 도 1에서 나타낸 부호와 동일한 부호를 사용한다. 제4의 실시예에 대해서도, 제2 및 제3의 실시예와 마찬가지로, 게이트 전극(6)의 개구부 형상에 특징을 가지는 것이다.
도 8a에 나타내는 바와 같이, 제4의 실시예에 따른 게이트 전극(6)의 개구부(64)는, 반도체층(3)의 테이퍼부(4)의 상부에 해당하는 영역에 배치되어 있다. 도 8b에, E-F부의 단면구조를 나타낸다. 개구부(64)는, 테이퍼부(4)와 대략 같은 폭이며, 게이트 전극(6)의 채널길이 방향을 따라 개구하고 있다. 즉, 테이퍼부(4)의 상부에 있는 게이트 전극(6)은, 테이퍼부(4)위에서 완전하게 절단되고 있다. 따라서, 게이트 절연막(5)을 통해 채널 영역(32)의 마주보는 면에 배치된 게이트 전극(6)과, 테이퍼부(4)를 제거한 부분은 분리되고 있다. 따라서, 도 8b에 나타내는 바와 같이, 분리된 게이트 전극(6)을, 후공정에서 형성하는 소스 배선(91)과 같은 도전층 등에서 접속해서 둘 필요가 있다.
또한 게이트 전극(6)의 패턴 형상은, 패터닝 시의 마스크 형상을 변화시킴으로써 실현 가능하다. 따라서, 제4의 실시예에 있어서의 제조 방법은, 제1의 실시예 와 동일하므로, 설명은 생략한다. 제4의 실시예에서는, TFT(420)의 반도체층(3)의 테이퍼부(4)에 개구부(64)로부터 소스/드레인 영역과 상보하는 형태의 불순물이 도입된다. 그 결과, TFT(420)의 소스/드레인 영역과 반대 형태의 불순물이 도입되는 영역(66)을 형성하는 것이 가능하게 된다.
이상과 같은 구성에 의해, 제4의 실시예도 제1의 실시예와 동일한 효과를 얻는 것이 가능하게 된다.
또한, 본 발명은, 상기의 각 실시예에 한정되는 것은 아니다. 본 발명의 범위에 있어서, 상기의 실시예의 각 요소를, 당업자라면 용이하게 생각할 수 있는 내용으로 변경, 추가, 변환할 수 있다. 예를 들면 CMOS프로세스의 TFT의 제조 공정에 있어서, NMOS영역과 PMOS영역을 형성하는 순서를 반대로 하는 것도 가능하다. 주사 신호 회로(115) 또는 표시 신호 회로(116)에 형성되는 박막트랜지스터를 사용하여 본 발명에 따른 박막트랜지스터를 설명했지만, 이것에 한정되는 것은 아니다. 예를 들면 어레이 기판(110)안에서 CMOS가 형성되면, 화소내의 박막트랜지스터에도 본 발명을 적용하는 것이 가능하다.
본 발명에 따른 표시장치는, 액정표시장치를 예로서 설명하지만, 어디까지나 예시적인 것이며, 유기 EL표시장치 등의 평면형 표시장치 등을 사용하는 것도 가능하다.
도 1은 본 발명의 제1의 실시예에 따른 TFT를 나타낸 평면도와 단면도다.
도 2는 본 발명에 따른 TFT의 제조 공정을 나타낸 평면도와 단면도이다.
도 3은 본 발명에 따른 TFT의 제조 공정을 나타낸 평면도와 단면도이다.
도 4는 본 발명에 따른 TFT의 제조 공정을 나타낸 평면도와 단면도이다.
도 5는 본 발명에 따른 TFT의 제조 공정을 나타낸 평면도와 단면도이다.
도 6은 본 발명의 제2의 실시예에 따른 TFT를 나타낸 평면도이다.
도 7은 본 발명의 제3의 실시예에 따른 TFT를 나타낸 평면도이다.
도 8은 본 발명의 제4의 실시예에 따른 TFT를 나타낸 평면도와 단면도이다.
도 9는 액정표시장치의 어레이 기판의 구성을 나타낸 도면이다.
도 10은 종래기술에 따른 TFT의 평면도와 단면도이다.
도 11은 TFT의 서브 스레쉬홀드 특성을 나타내는 그래프이다.
[부호의 설명]
1 : 절연성 기판 2 : 절연 보호층
3 : 반도체층 301, 302 : 반도체층
31 : 소스/드레인 영역 311, 312 : 소스/드레인 영역
32 : 채널 영역 4 : 테이퍼부
41, 42 : 테이퍼부 5 : 게이트 절연막
6 : 게이트 전극
61, 62, 63, 64, 67 : 개구부 65 : 레지스트
66 : 영역 7 : 층간 절연막
8 : 콘택홀 81, 82 : 콘택홀
9 : 소스 배선 91, 92 : 소스 배선
11 : 절연성 기판 12 : 절연 보호층
13 : 반도체층 14 : 테이퍼부
15 : 게이트 절연막 16 : 게이트 전극
110 : 어레이 기판 111 : 표시 영역
112 : 액틀 영역 113 : 게이트 배선
114 : 소스 배선 115 : 주사신호 구동회로
116 : 표시신호 구동회로 117 : 화소
118, 119 : 외부 배선 120, 121 : TFT
101 : NMOS영역 102 : PMOS영역

Claims (5)

  1. 제1의 채널 도전형의 박막트랜지스터와, 제2의 채널 도전형의 박막트랜지스터를 가지는 박막트랜지스터 기판으로서,
    양쪽 박막트랜지스터에 있어서, 채널 영역의 단부에 있어서의 테이퍼 부분의 적어도 일부 영역의, 게이트 절연막을 통해 대향하는 게이트 전극에 개구부가 설치되고,
    제1의 채널 도전형의 박막트랜지스터에 있어서의 상기 개구부에 대응하는 채널 영역에는 제2의 채널 도전형의 박막트랜지스터의 소스/드레인 영역과 같은 형태의 불순물 영역을 구비하고,
    제2의 채널 도전형의 박막트랜지스터에 있어서의 상기 개구부에 대응하는 채널 영역에는 제1의 채널 도전형의 박막트랜지스터의 소스/드레인 영역과 같은 형태의 불순물 영역을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1항에 있어서,
    상기 개구부는 박막트랜지스터의 소스 영역측 또는 드레인 영역측에 개방하고 있는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 1항에 있어서,
    상기 개구부는, 박막트랜지스터의 소스 영역측에서 드레인 영역측으로 평면적으로 연결된 형상을 가지는 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 3항에 있어서,
    상기 게이트 절연막을 통해 채널 영역과 대향하는 게이트 전극은, 상기 게이트 전극보다도 상층에 형성되는 배선층에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제1의 채널 도전형의 박막트랜지스터와, 제2의 채널 도전형의 박막트랜지스터를 가지는 박막트랜지스터 기판의 제조 방법으로서,
    상기 제1의 채널 도전형의 박막트랜지스터의 소스/드레인 영역을 형성하기 위한 불순물 도입과, 상기 제2의 채널 도전형의 박막트랜지스터의 상기 게이트 전극에 설치된 개구부에 대응하는 채널 영역에 도입되는 불순물 도입이 같은 공정에서 실시되고,
    상기 제2의 채널 도전형의 박막트랜지스터의 소스/드레인 영역을 형성하기 위한 불순물 도입과, 상기 제1의 채널 도전형의 박막 트랜지스터의 상기 게이트 전극에 설치된 개구부에 대응하는 채널 영역에 도입되는 불순물도입이 같은 공정에서 실시되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
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