CN101110435A - 薄膜晶体管基板及其制造方法 - Google Patents

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Abstract

本发明提供一种不追加新的工序就能抑制亚阈值特性中的峰值特性的薄膜晶体管。一种具有第1导电类型的薄膜晶体管的薄膜晶体管基板，其包括：具有在源/漏区(31)间配置的第1导电类型的沟道区(32)的半导体层(3)、和隔着栅绝缘膜(5)在半导体层(3)的对面侧形成的栅电极(6)，在与沟道区(32)的沟道宽度方向的两端部(4)对应的栅电极(6)处具有开口部(61)，在与开口部(61)对应的沟道区(4)中，形成第1导电类型的杂质浓度比与栅电极(6)对应的沟道区高的高浓度杂质区。

Description

薄膜晶体管基板及其制造方法
技术领域
本发明涉及薄膜晶体管基板及其制造方法。
背景技术
在使用了液晶或有机EL的显示装置中，多个像素被排列成矩阵(matrix)状。在各像素中，薄膜晶体管(Thin Film Transistors：以下，示作TFT)被用作开关(switching)元件，与用于驱动液晶的像素电极或扫描信号布线、图像信号布线连接。
现有的TFT主要用非晶硅(Amorphous Silicon：以下，称为a-Si)膜作为半导体层的材料，但近年来，正在实现将多晶硅(PolySilicon：以下，称为p-Si)膜作为半导体层的材料的TFT的实用化。将p-Si用作半导体层的TFT，是由于其迁移率大并具有良好的半导体特性的缘故。因此，不仅是开关元件的TFT，也可以用作使这些开关元件工作的驱动电路元件。通过在阵列(array)基板上制作驱动电路，从而具有驱动用的IC(Integrated Circuit：集成电路)无需安装等优点。因此，正在期待产品的低成本(cost)化、高功能化、高集成化等成为可能。
例如，在液晶显示装置的情况下，如图9所示，通过在绝缘性基板上将TFT、信号布线及像素电极等在所希望的位置、结构上形成，来形成阵列基板110。
在阵列基板110上，设置显示区111和被设置成包围显示区111的边框区112。在该显示区111上，形成多条栅布线(扫描信号线)113和多条源布线(显示信号线)114。多条栅布线113被平行地设置。同样地，多条源布线114也被平行地设置。栅布线113与源布线114相互交叉形成。栅布线113与源布线114正交。被邻接的栅布线113和源布线114包围的区域成为像素117。因此，在阵列基板110上，像素117被排列成矩阵状。
进而，在阵列基板110的边框区112上，设置扫描信号驱动电路115和显示信号驱动电路116。栅布线113从显示区111延伸至边框区112。然后，栅布线113在阵列基板110的端部与扫描信号驱动电路115连接。源布线114也同样地，从显示区111延伸至边框区112。然后，源布线114在阵列基板110的端部与显示信号驱动电路116连接。在扫描信号驱动电路115的附近，经端子连接部分，连接外部布线118。另外，在显示信号驱动电路116的附近，经端子部，连接外部布线119。外部布线118、119例如是FPC(Flexible Printed Circuit：柔性印刷电路)等的布线基板。
从外部布线118、119分别对扫描信号驱动电路115和显示信号驱动电路116供给各种信号。扫描信号驱动电路115根据来自外部的控制信号，将栅信号(扫描信号)供给栅布线113。由该栅信号依次选择栅布线113。显示信号驱动电路116根据来自外部的控制信号或显示数据(data)，将显示信号提供给源布线114。由此，可将与显示数据对应的显示电压提供给各像素117。
在像素117内，至少形成1个TFT120。TFT120被配置在源布线114与栅布线113的交叉点附近。例如，该TFT120将显示电压提供给像素电极。即，利用来自栅布线113的栅信号，使作为开关元件的TFT120导通(on)。由此，从源布线114向与TFT120的漏电极连接的像素电极施加显示电压。然后，在像素电极与对置电极之间，产生与显示电压对应的电场。再有，在阵列基板110的表面上，形成取向膜(未图示)。
进而，与阵列基板110相向地，配置对置基板。对置基板例如是滤色层(color filter)基板，被配置在目视侧。在对置基板上，形成滤色层、黑矩阵(black matrix)(BM)、对置电极和取向膜等。再有，在IPS(In-Plane Switching：面内开关)等的情况下，对置电极也往往被配置在阵列基板110侧。然后，液晶层被夹持在阵列基板110与对置基板之间。即，在阵列基板110与对置基板之间导入液晶。进而，在阵列基板110与对置基板的外侧的面上，设置偏振片和延迟片等。另外，在液晶显示面板(panel)的目视侧相反侧，配置背光单元(backlight unit)等。
液晶受像素电极与对置电极之间的电场驱动。即，基板间的液晶的取向方向改变。由此，通过液晶层的光的偏振状态改变。即，通过偏振片成为线偏振光的光的偏振状态被液晶层改变。具体地说，来自背光单元的光因阵列基板侧的偏振片而变成线偏振光。然后，偏振状态因该线偏振光通过液晶层而改变。
因此，通过对置基板侧的偏振片的光量因偏振状态而改变。即，在从背光单元透过液晶显示面板的透过光之中，通过目视侧的偏振片的光的光量改变。液晶的取向方向因所施加的显示电压而改变。因此，通过控制显示电压，可使通过目视侧的偏振片的光量改变。即，通过在每个像素上改变显示电压，可显示所希望的图像。
图10是表示一般的顶栅(top-gate)型的p-SiTFT的结构的俯视图和剖面图。图10(b)是图10(a)中的A-B所示的部分的剖面图。再有，图10(a)中的C-D所示的部分的剖面图形成与图1(c)相同的结构。
TFT121由隔着绝缘保护层12在绝缘性基板11上所形成的半导体层13、在半导体层13上形成的栅绝缘膜15、在栅绝缘膜15上形成的栅电极16构成。再有，在底栅(bottom-gate)型的a-SiTFT的情况下，栅电极16与半导体层13的位置相反。
在图10(b)中，半导体层13的剖面成为从下部至上部其宽度变窄的梯形，侧壁面成为锥形(taper)(锥部14)。其理由以下将要述及。如图10(b)所示，在半导体层13之上形成栅绝缘膜15，使之覆盖半导体层13。在半导体层13的剖面形状为矩形的情况下，栅绝缘膜15因半导体层13的台阶差而在半导体层13的侧壁部分覆盖(coverage)变差，呈房檐状伸出。其后，在为了形成栅电极16而对栅电极层进行干法刻蚀(dry etching)的情况下，淀积在房檐下的部分的栅电极材料作为刻蚀(etching)残渣而残留。刻蚀残渣产生与邻接的布线短路(short)的问题。另外，在对栅电极层进行湿法刻蚀的情况下，还产生覆盖(cover)房檐部分的栅电极材料受到刻蚀、栅电极16断线的问题。为了解决这样的问题，半导体层13的侧壁面形成为锥形。
但是，虽然通过将半导体层13的侧壁面形成为锥形，涉及栅电极16的刻蚀残渣及断线的不良情况可以解决，但却发生了其它问题。即，通过形成半导体层13的膜厚薄的部分(锥部14)，TFT121在低栅电压下成为比主(main)沟道区132先导通的状态。因此，在图11所示的亚阈值(subthreshold)特性(Id-Vg特性)中，会产生容易发生峰值(hump)的问题。由于阈值电压(阈值(threshold)电压：Vth)难以控制，所以这成为使TFT121的器件(device)特性不稳定的原因。
为了解决这样的课题，公开了专利文献1～4。在专利文献1～3中，为了改善TFT121的电特性，向锥部14导入Ar等杂质，或使锥部14氧化。这样，通过实质上增大锥部14的电阻，可防止在较低的栅电压下也成为导通状态。在专利文献4中，对半导体层13的锥部14的上部栅电极16的一部分开口，从而不向锥部14导入杂质。即，在锥部14的上部不使栅电极16存在，在锥部14中不存在杂质。其结果是，锥部14变得难以受栅电极16的电位的影响。
[专利文献1]  日本专利公开2000-77665号公报
[专利文献2]  日本专利公开2003-258262号公报
[专利文献3]  日本专利公开2000-332254号公报
[专利文献4]  日本专利公开平7-326763号公报
然而，发明人发现了对现有技术有以下的课题。在专利文献1～3中，在向锥部14导入杂质或进行氧化的情况下，必须追加新的工序。另外，在专利文献4中，在锥部14附近的绝缘膜中或绝缘膜界面上，如果存在固定电位，则受其影响容易形成反型层。即，虽然有改善效果，但依然有在图11所示的亚阈值特性中产生峰值的可能性。
发明内容
本发明考虑到以上的课题，其目的在于，提供一种具有优良特性的薄膜晶体管基板及其制造方法。
本发明的第1方面是一种薄膜晶体管基板，具有第1沟道导电类型的薄膜晶体管和第2沟道导电类型的薄膜晶体管，其特征在于，在两薄膜晶体管中，在沟道区的端部上的锥部分的至少一部分区域的、隔着栅绝缘膜而相向的栅电极处设置开口部，在第1沟道导电类型的薄膜晶体管中的与上述开口部对应的沟道区，具备与第2沟道导电类型的薄膜晶体管的源/漏区相同类型的杂质区，在第2沟道导电类型的薄膜晶体管中的与上述开口部对应的沟道区，具备与第1沟道导电类型的薄膜晶体管的源/漏区相同类型的杂质区。
另外，这是一种薄膜晶体管基板，其特征在于，上述开口部向薄膜晶体管的源区侧或漏区侧开放。
另外，这是一种薄膜晶体管基板，上述开口部具有从薄膜晶体管的源区侧平面式连结到漏区侧的形状。
另外，这是一种薄膜晶体管基板，隔着上述栅绝缘膜与沟道区相向的栅电极通过在比上述栅电极靠上层形成的布线层而电连接。
另外，本发明的第2方面是一种薄膜晶体管基板的制造方法，该薄膜晶体管基板具有第1沟道导电类型的薄膜晶体管和第2沟道导电类型的薄膜晶体管，其特征在于，在同一工序中实施用于形成上述第1沟道导电类型的薄膜晶体管的源/漏区的杂质导入、和导入到上述第2沟道导电类型的薄膜晶体管的与设置在上述栅电极处的开口部相对应的沟道区中的杂质导入，在同一工序中实施用于形成上述第2沟道导电类型的薄膜晶体管的源/漏区的杂质导入、和导入到上述第1沟道导电类型的薄膜晶体管的与设置在上述栅电极处的开口部相对应的沟道区中的杂质导入。
按照以上那样的结构，由于本发明不追加新的工序，在亚阈值特性(Id-Vg特性)中，可抑制峰值的发生，提高阈值电压(阈值电压：Vth)的控制性，所以可提供一种具有优良特性的薄膜晶体管基板及其制造方法。
附图说明
图1是示出了本发明的第1实施方式的TFT的俯视图和剖面图。
图2是示出了本发明的TFT的制造工序的俯视图和剖面图。
图3是示出了本发明的TFT的制造工序的俯视图和剖面图。
图4是示出了本发明的TFT的制造工序的俯视图和剖面图。
图5是示出了本发明的TFT的制造工序的俯视图和剖面图。
图6是示出了本发明的第2实施方式的TFT的俯视图。
图7是示出了本发明的第3实施方式的TFT的俯视图。
图8是示出了本发明的第4实施方式的TFT的俯视图和剖面图。
图9是表示液晶显示装置的阵列基板的结构的图。
图10是现有技术的TFT的俯视图和剖面图。
图11是表示TFT的亚阈值特性的曲线图。
具体实施方式
下面，说明本发明的优选实施方式。为了说明的明确化，以下的记述和附图被适当地进行省略和简化。另外，为了说明的明确化，还根据需要省略重复说明。
实施方式1
图1示出了本发明中的有代表性的TFT。图1(a)是示出了TFT的平面结构的俯视图。图1(b)是示出了图1(a)中的A-B部的剖面方向的剖面图。图1(c)是示出了图1(a)中的C-D部的剖面方向的剖面图。现用图1(a)～(c)说明TFT的结构。再有，在图1中，例如，示出了在图9所示的扫描信号驱动电路115或显示信号驱动电路116中所形成的CMOS晶体管之中，NMOS或PMOS的任一方的薄膜晶体管。再有，关于阵列基板的结构，与图9所示的结构相同。
在图1所示的TFT中，将绝缘保护层2淀积在绝缘性基板1上。接着，淀积具有源/漏区31和沟道区32的半导体层3，经照相制版工序将半导体层3加工成所希望的图形(pattern)。在实际的器件中，半导体层3的平面形状可根据晶体管的沟道长度或沟道宽度、以及接触(contact)位置等的设定而取各种形状，但在图1中，为了方便起见，用简单的四边形表示(参照图1(a))。另外，半导体层3的端部，如上所述，为了确保栅电极6与半导体层3的耐压(防短路)或防止栅电极6的断线，而形成锥形(锥部4)。
接着，依次形成栅绝缘膜5和栅电极6。经照相制版工序将栅电极6加工成所希望的图形。第1实施方式的特征在于，在相当于半导体层3的锥部4的上部的栅电极6处设置开口部61。
该开口部61有与锥部4大致相同的宽度，沿着栅电极6的沟道长度方向呈矩形开口。该开口部61的宽度在考虑到因照相制版或刻蚀造成的尺寸偏移(shift)和照相制版的重合精度后，只要具有锥部4进入开口部61内的程度的宽度即可。
开口部61的形状不限于矩形，也可以是椭圆形。处于锥部4的上部的栅电极6在锥部4上未完全被切断，在沟道宽度方向上，两端部分连接着。在沟道宽度方向，栅电极6以宽度比锥部4宽的方式形成，在两侧露出。这样，与半导体层3的沟道区32的沟道宽度方向的端部的对面相当的栅电极6的至少一部分开口。再有，在本发明中，沟道区32的沟道宽度方向的端部与沟道区32中的锥部4表示同样的含义。另外，在栅电极6与半导体层3之间配置有栅绝缘膜5。A-B部剖面中的栅电极6隔着栅绝缘膜5，被配置在除了锥部4以外的半导体层3的沟道区32的对面。
另一方面，在图1(c)中，在向半导体层3的源/漏区31导入杂质后，淀积层间绝缘膜7。接着，经照相制版、刻蚀、除去抗蚀剂(resist)等工序，在栅电极6上的层间绝缘膜7和源/漏区31上的栅绝缘膜5中开掘接触孔(contact hole)8。接着，经布线材料的淀积、照相制版、刻蚀、除去抗蚀剂等工序，形成用于形成所希望的电路的源布线9，从而完成TFT的形成。
其后，在变成显示装置的情况下，根据需要形成其它的层间绝缘膜或像素电极。源布线9或栅布线(未图示)等信号布线与源/漏区31或栅电极6进行电连接，传递外部和基板上的电路内的图像信号或控制信号。
接着，用图2～图5，详细地叙述采取CMOS工艺的TFT制造工序。图2表示在将绝缘保护层2淀积到绝缘性基板1后，形成了NMOS区101的半导体层301和PMOS区102的半导体层302的工序。图2(a)表示俯视图，图2(b)是表示图2(a)的G-H部的剖面的剖面图。在图2～图5中，右侧表示形成p沟道MOS晶体管(PMOS-TFT)的PMOS区102，左侧表示形成n沟道MOS晶体管(NMOS-TFT)的NMOS区101。
如图2(b)所示，一开始例如用纯水或酸清洗玻璃(glass)等绝缘性基板1。再有，绝缘性基板1不限于玻璃，也可以用石英、塑料(plastic)(聚碳酸酯(polycarbonate)、丙烯酸塑料(acrylic plastic)等)等材料。另外，即使是SUS等金属基板，通过在其上形成绝缘保护层，也可作为基板材料使用。
接着，在绝缘性基板1上，例如用CVD(化学气相淀积)法等使绝缘材料成膜，形成绝缘保护层2。绝缘保护层2可供在使用了金属基板的情况下的基板与元件间的绝缘，以及防止来自绝缘性基板1的污染物质的扩散。另外，还具有抑制与形成在绝缘保护层2的上部的半导体层3的界面能级密度并稳定TFT的性能的目的。再有，绝缘保护层2采用氧化硅(silicon)膜或氮化硅膜、或者它们的层叠膜或复合膜(氧氮化膜)等。
接着，在绝缘保护层2上，淀积作为半导体层的硅。其后，经照相制版、刻蚀、除去抗蚀剂的工序，对半导体层构图(patterning)。在图2中，由于叙述了用CMOS工艺(process)进行的TFT制造工序，所以分别形成了NMOS区101的半导体层301和PMOS区102的半导体层302。作为半导体层301、302的材料，除了多晶硅(poly silicon)膜外，还可使用非晶硅(amorphous silicon)膜或微晶硅(microcrystalsilicon)等。出于提高TFT的特性的目的，在根据需要淀积了半导体层后或对半导体层进行了构图后，往往进入使硅结晶化的工艺。作为结晶化的工艺的例子，可举出用激光照射或热处理进行的固相生长等。
接着，用图3和图4叙述从栅电极6的形成到源/漏区的形成的工序。该工序在说明本发明的TFT的特征方面是核心的部分。在图3中，说明从PMOS区102的栅电极形成到源/漏区312形成的工序。在图3中，也与图2同样地，图3(a)表示俯视图，图3(b)是表示图3(a)的G-H部的剖面的剖面图。首先，淀积栅绝缘膜5，使之覆盖在图2中所形成的半导体层301、302上。为了抑制与半导体层301、302的界面能级密度，栅绝缘膜5由氧化硅膜等形成。另外，如考虑到绝缘性基板1的材料的热应变，则希望用低温CVD法成膜，但就材料、成膜方法而言，并不限于以上所述。
接着，在栅绝缘膜5上淀积栅电极层。栅电极6的材料可以用Cr、W、Mo、Al等金属材料或导电性的多晶硅层，但不必限定于单一材料，即使是这些金属的合金或层叠膜也没有关系。经照相制版、刻蚀、除去抗蚀剂的工序，形成PMOS区102的栅电极6。在此处，在与NMOS区101的沟道宽度方向的端部的上部相当的部分，设置好开口部61。这可以通过在栅电极6的掩模图形(mask pattern)中设置好开口部61，从而与形成PMOS区102的栅电极6的工序同时形成。在除去了栅电极6形成用的抗蚀剂(未图示)后，进行用于形成PMOS区102的源/漏区312的杂质导入21。所导入的杂质由于要形成PMOS区102的源/漏区312，所以是硼(boron)(B)等p型杂质。由此，形成PMOS区102的TFT(PMOS-TFT)。同时，由于在NMOS区101的栅电极上还存在开口部61，所以也向相当于该区域的半导体层301的沟道端部导入p型杂质。
在与上述开口部61对应的沟道区中，由于导入高浓度的p型杂质，所以在该区域难以形成反型层，其结果是，可抑制Id-Vg特性中的峰值的发生。
这样，在与向PMOS区102的源/漏区312进行杂质导入21的同时，将同一p型杂质以同一浓度向NMOS区101的半导体层301的锥部41导入，这是第1实施方式的特征之一。此处的杂质导入21的方法无论是进行质量分离的离子注入(ion implantation)，还是未进行质量分离的离子掺杂(ion doping)的哪一种都没有关系。另外，在上述说明中，虽然在除去栅电极6形成用抗蚀剂后，进行了杂质导入21，但在除去抗蚀剂前进行也没有关系。
接着，在图4中，说明从NMOS区101的栅电极形成到源/漏区311形成的工序。在图4中，也与图2、图3同样地，图4(a)表示俯视图，图4(b)是表示图4(a)的G-H部的剖面的剖面图。在图3中在PMOS区102的TFT形成后，在图4中，经照相制版、刻蚀，进而对NMOS区101的栅电极6构图。在此处，在与PMOS区102的沟道宽度方向的端部的上部相当的部分，设置好开口部67。这可以通过在栅电极6的掩模图形中设置好开口部67，从而与形成NMOS区101的栅电极6的工序同时形成。再有，用图4中的虚线表示的抗蚀剂65具有形成NMOS区101的栅电极6和与PMOS区102的沟道宽度方向的端部的上部相当的部分的开口部67那样的平面图形。
接着，在形成了抗蚀剂65的状态下，通过进行栅电极6的构图，形成NMOS侧的栅电极，与此同时也同时形成PMOS区102中的栅电极6上的开口部67。
接着，进行用于形成NMOS区101的源/漏区311的杂质导入22。所导入的杂质由于要形成NMOS区101的源/漏区311，所以是磷(phosphorus)(P)或砷(As)等n型杂质。由此，形成NMOS区101的TFT(NMOS-TFT)。同时，由于在PMOS区102的栅电极6上存在开口部67，所以也向相当于该区域的半导体层302的沟道端部导入n型杂质。
在此处，PMOS区102的源/漏区312和NMOS区的开口部61由于被抗蚀剂65覆盖，所以未导入n型杂质。
在与上述开口部67对应的沟道区中，由于导入高浓度的n型杂质，所以在该区域难以形成反型层，其结果是，可抑制Id-Vg特性中的峰值的发生。
这样，在与向NMOS区101的源/漏区311进行杂质导入22的同时，将同一n型杂质以同一浓度向PMOS区102的半导体层302的锥部42导入，与图3同样，这是第1实施方式的特征之一。此处的杂质导入22的方法无论是进行质量分离的离子注入，还是未进行质量分离的离子掺杂的哪一种都没有关系。
但是，图4中的杂质导入22必须在除去抗蚀剂65之前进行。这是因为如果在除去抗蚀剂65后进行了NMOS区101侧的源/漏区311的杂质导入22的情况下，就要向PMOS区102的源/漏区312导入NMOS和PMOS双方的杂质的缘故。
再有，在NMOS-TFT中，也可以形成LDD(Lightly DopedDrain：轻掺杂漏)部分，但由于与发明的本质无关，故在此处省略详细的说明。
如上所述，通过从开口部61或开口部67将与互补型的源/漏区311、312相同类型的杂质导入锥部41、42，可抑制锥部41、42中的沟道形成。因此，可抑制图11所示的Id-Vg特性的退降。此处所谓“与互补型的源/漏区相同类型的杂质”是指等同于与互补型MOS结构中相对的MOS的源/漏区相同类型的杂质。例如，在试着着眼于NMOS-TFT的情况下，与PMOS区102的源/漏区312相同的杂质被导入NMOS区101的栅电极6的开口部61。反之，在试着着眼于PMOS-TFT的情况下，与NMOS区101的源/漏区311相同的杂质被导入PMOS区102的栅电极6的开口部67。
最后，用图5说明源布线9的形成。在图5中，也与图2同样地，图5(a)表示俯视图，图5(b)是表示图5(a)的G-H部的剖面的剖面图。在图4中所示的工序后，除去抗蚀剂65，适时地经清洗工序，淀积层间绝缘膜7。其后，经照相制版、刻蚀、以及除去抗蚀剂的工序，开掘接触孔81、82。接着，经布线材料的淀积、照相制版、刻蚀、除去抗蚀剂等工序，形成用于形成所希望的电路的源布线91、92，从而完成CMOS-TFT的形成。
按照以上那样的结构，在用CMOS工艺进行的TFT制造中，可在不追加新的工序的情况下抑制亚阈值特性(Id-Vg特性)中的峰值特性。即，通过在与向源/漏区的杂质导入工序相同的工序中将与互补型的源/漏区相同类型的杂质导入半导体层的锥部，来抑制锥部中的沟道形成。这样，按照第1实施方式，可完全不变更CMOS形成的工艺，在此基础上不增加新的工序，就能形成具有优良特性的TFT。
另外，在以上那样的结构中，以高浓度向半导体层的锥部导入与互补型的源/漏区相同类型的杂质。因此，即使像专利文献4中所示的课题那样在锥部附近的绝缘膜中或绝缘膜界面上存在固定电位，由于不能简单地形成反型层，所以可更进一步防止亚阈值特性的退降。
实施方式2
接着，用图6说明第2实施方式。图6是示出了第2实施方式的TFT220的平面结构的俯视图。对于与第1实施方式相同的结构要素，采用与图1所示的符号相同的符号。第2实施方式在栅电极6的开口部形状方面具有特征。
如图6所示，第2实施方式的栅电极6的开口部62被配置在与半导体层3的锥部4的上部相当的区域。再有，图6的A-B部的剖面结构与图1(b)相同。开口部62具有与锥部4大致相同的宽度，沿着沟道长度方向形成矩形。开口部62的形状不限于矩形，为椭圆形等亦可。处于锥部4的上部的栅电极6在锥部4上并未完全被切断，在沟道长度方向上中央附近的至少一部分连接，两端部分呈矩形开口。
栅电极6的图形形状可通过改变构图时的掩模(mask)形状来实现。因此，第2实施方式中的制造方法由于与第1实施方式相同，故省略说明。在第2实施方式中，与源/漏区31互补型的杂质从开口部62被导入TFT220的半导体层3的锥部4。其结果是，可形成导入与TFT220的源/漏区31相反类型的杂质的区域66。
按照以上那样的结构，第2实施方式也可得到与第1实施方式同样的效果。
实施方式3
接着，用图7说明第3实施方式。图7是示出了第3实施方式的TFT320的平面结构的俯视图。对于与第1实施方式相同的结构要素，采用与图1所示的符号相同的符号。第3实施方式也与第2实施方式同样地，在栅电极6的开口部形状方面具有特征。
如图7所示，第3实施方式的栅电极6的开口部63被配置在与半导体层3的锥部4的上部相当的区域。再有，图7的A-B部的剖面结构与图1(b)相同。开口部63具有与锥部4大致相同的宽度，沿着沟道长度方向形成矩形。开口部63的形状不限于矩形，为椭圆形等亦可。处于锥部4的上部的栅电极6在锥部4上并未完全被切断，在沟道长度方向上至大约一半处连接，单端部分呈矩形开口。再有，关于开口的方向，在源极侧和漏极侧方向的任一方向均可。
栅电极6的图形形状可通过改变构图时的掩模形状来实现。因此，第3实施方式中的制造方法由于与第1实施方式相同，故省略说明。在第3实施方式中，与源/漏区31互补型的杂质从开口部63被导入TFT320的半导体层3的锥部4。其结果是，可形成导入与TFT320的源/漏区31相反类型的杂质的区域66。
按照以上那样的结构，第3实施方式也可得到与第1实施方式同样的效果。
实施方式4
接着，用图8说明第4实施方式。图8(a)是示出了第4实施方式的TFT420的平面结构的俯视图。图8(b)是表示图8(a)中的E-F部的剖面结构的剖面图。对于与第1实施方式相同的结构要素，采用与图1所示的符号相同的符号。第4实施方式也与第2和第3实施方式同样地，在栅电极6的开口部形状方面具有特征。
如图8(a)所示，第4实施方式的栅电极6的开口部64被配置在与半导体层3的锥部4的上部相当的区域。在图8(b)中示出了E-F部的剖面结构。开口部64具有与锥部4大致相同的宽度，沿着栅电极6的沟道长度方向开口。即，处于锥部4的上部的栅电极6在锥部4上完全被切断。因此，隔着栅绝缘膜5配置在沟道区32的对面的栅电极6与除了锥部4的部分被切离。因此，如图8(b)所示，必须用在后续工序中形成的与源布线91相同的导电层等连接好被切离的栅电极6。
再有，栅电极6的图形形状可通过改变构图时的掩模形状来实现。因此，第4实施方式中的制造方法由于与第1实施方式相同，故省略说明。在第4实施方式中，与源/漏区互补型的杂质从开口部64被导入TFT420的半导体层3的锥部4。其结果是，可形成导入与TFT420的源/漏区相反类型的杂质的区域66。
按照以上那样的结构，第4实施方式也可得到与第1实施方式同样的效果。
再有，本发明并不限定于上述各实施方式。在本发明的范围内，可将上述实施方式的各要素变更、追加、变换为本领域普通技术人员能够容易考虑到的内容。例如，在CMOS工艺的TFT的制造工序中，也可将形成NMOS区和PMOS区的顺序颠倒过来。虽然采用在扫描信号电路115或显示信号电路116中所形成的薄膜晶体管对本发明的薄膜晶体管进行了说明，但并不限定于此。例如，只要在阵列基板110内形成CMOS，就可对像素内的薄膜晶体管也应用本发明。
虽然本发明的显示装置以液晶显示装置为例进行了说明，但毕竟是例示性的，也可采用有机EL显示装置等平面型显示装置(平板显示器(flat-panel display))等。

Claims (5)

1.一种薄膜晶体管基板，具有第1沟道导电类型的薄膜晶体管和第2沟道导电类型的薄膜晶体管，其特征在于，
在两薄膜晶体管中，在沟道区的端部上的锥部分的至少一部分区域的、隔着栅绝缘膜而相向的栅电极处，设置开口部，
在第1沟道导电类型的薄膜晶体管中的与上述开口部对应的沟道区，具备与第2沟道导电类型的薄膜晶体管的源/漏区相同类型的杂质区，
在第2沟道导电类型的薄膜晶体管中的与上述开口部对应的沟道区，具备与第1沟道导电类型的薄膜晶体管的源/漏区相同类型的杂质区。
2.如权利要求1所述的薄膜晶体管基板，其特征在于，
上述开口部向薄膜晶体管的源区侧或漏区侧开放。
3.如权利要求1所述的薄膜晶体管基板，其特征在于，
上述开口部具有从薄膜晶体管的源区侧平面式连结到漏区侧的形状。
4.如权利要求3所述的薄膜晶体管基板，其特征在于，
隔着上述栅绝缘膜与沟道区相向的栅电极通过在比上述栅电极靠上层形成的布线层而电连接。
5.一种薄膜晶体管基板的制造方法，该薄膜晶体管基板具有第1沟道导电类型的薄膜晶体管和第2沟道导电类型的薄膜晶体管，所述制造方法其特征在于，
在同一工序中实施：用于形成上述第1沟道导电类型的薄膜晶体管的源/漏区的杂质导入、和导入到上述第2沟道导电类型的薄膜晶体管的与设置在上述栅电极处的开口部相对应的沟道区中的杂质导入，
在同一工序中实施：用于形成上述第2沟道导电类型的薄膜晶体管的源/漏区的杂质导入、和导入到上述第1沟道导电类型的薄膜晶体管的与设置在上述栅电极处的开口部相对应的沟道区中的杂质导入。
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