CN112397579B - 显示面板 - Google Patents

显示面板 Download PDF

Info

Publication number
CN112397579B
CN112397579B CN202011139827.2A CN202011139827A CN112397579B CN 112397579 B CN112397579 B CN 112397579B CN 202011139827 A CN202011139827 A CN 202011139827A CN 112397579 B CN112397579 B CN 112397579B
Authority
CN
China
Prior art keywords
layer
active layer
gate
sub
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011139827.2A
Other languages
English (en)
Other versions
CN112397579A (zh
Inventor
蔡俊飞
刘如胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yungu Guan Technology Co Ltd
Original Assignee
Yungu Guan Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yungu Guan Technology Co Ltd filed Critical Yungu Guan Technology Co Ltd
Priority to CN202011139827.2A priority Critical patent/CN112397579B/zh
Publication of CN112397579A publication Critical patent/CN112397579A/zh
Application granted granted Critical
Publication of CN112397579B publication Critical patent/CN112397579B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请涉及半导体器件技术领域，特别是涉及一种显示面板，显示面板，设置于基底上的立体薄膜晶体管，其中，立体薄膜晶体管包括有源层和栅极层；有源层在垂直于基底方向具有一定高度；栅极层覆盖有源层背离基底一侧，且栅极层至少部分覆盖有源层与基底相连接的侧面。本申请的显示面板可以减小立体薄膜晶体管的漏电流，立体薄膜晶体管的投影面积较小，对显示面板的遮挡较小，提高透显示面板的透光性。

Description

显示面板
技术领域
本申请涉及半导体器件技术领域，特别是涉及一种显示面板。
背景技术
随着显示技术的不断发展，用户对显示装置的要求越来越高。目前，显示装置(如手机)为了使显示区域实现更大的显示面积，追求百分百屏占比的全面屏设计；一般将传统显示装置中位于显示屏上的前置摄像头、指纹识别传感器、红外传感器和听筒等结构设置在显示屏的透明显示区域的下方，以此来达到整屏显示，从而显著提高屏占比，增大显示区的面积；而透明显示区域的像素驱动电路会影响透明显示区域的透过性。
发明内容
有鉴于此，本申请主要解决的技术问题是提供一种显示面板，能够降低像素驱动电路的薄膜晶体管的漏电流、缩小薄膜晶体管的面积，改善像素驱动电路的透光性，以提升像素驱动电路的透光性。
为解决上述技术问题，本申请采用的一个技术方案是：一种显示面板，包括设置于基底上的立体薄膜晶体管，其中，立体薄膜晶体管包括有源层和栅极层；有源层在垂直于基底方向具有一定高度；栅极层覆盖有源层背离基底一侧，且栅极层至少部分覆盖有源层与基底相连接的侧面。
其中，有源层包括在第一方向上依次间隔设置的若干个子有源层，第一方向平行基底，每个子有源层在垂直于基底方向均具有一定高度。。
其中，有源层包括至少一端部有源层，若干子有源层的同一侧的端部与端部有源层连接。
作为其中一种技术方案，栅极层覆盖若干子有源层的至少部分区域。
作为另一种技术方案，栅极层同时覆盖若干子有源层的至少部分区域和端部有源层的至少部分区域。
其中，栅极层包括在第二方向上依次间隔设置若干子栅极层，第二方向与第一方向相交。
其中，栅极层包括一个端部栅极层，端部栅极层与若干子栅极层的同一侧的端部连接。
其中，子栅极层至少覆盖有源层的部分区域，或子栅极层和端部栅极层至少同时覆盖有源层的部分区域。
其中，立体薄膜晶体管还包括栅绝缘层、源极层和漏极层，栅绝缘层设置于有源层和栅极层之间，使得栅极层和有源层不接触；源极层和漏极层分别与有源层连接，有源极层位于栅极层一侧，漏极层位于栅极层远离源极层一侧。
其中，源极层、漏极层和栅极位于有源层的同一侧。
其中，显示面板包括第一显示区和第二显示区，第一显示区是对应屏下元件的区域，立体薄膜晶体管设置于第一显示区，和/或，立体薄膜晶体管设置于第二显示区，其中有源层的第一侧面朝向第一显示区和/或第二显示区的出光侧设置。
其中，第一显示区的像素驱动电路为3T1C的像素驱动电路或2T1C像素驱动电路，像素驱动电路中包含至少一个立体薄膜晶体管。
本申请的有益效果是：区别于现有技术，本申请的显示面板通过立体薄膜晶体管的栅极层至少部分覆盖有源层的与基底相连接的侧面，使得本申请实施例中的立体薄膜晶体管可以通过将栅极层从有源层与基底相连接的侧面加载电压，使得有源层获得的感应载流子增加，减小立体薄膜晶体管的漏电流，减小立体薄膜晶体管的阈值电压，在需要同样加载电压情况下，本申请实施例的立体薄膜晶体管的面积较小，对显示面板的遮挡较小，降低像素驱动电路中薄膜晶体管对透明显示区域的影响，提高透明显示区域的透光性。
附图说明
图1是本申请立体薄膜晶体管第一实施例的结构示意图；
图2a是沿图1的A-A’线的一实施例的剖面结构示意图；
图2b是沿图1的A-A’线的另一实施例的剖面结构示意图；
图2c是沿图1的A-A’线的又一实施例的剖面结构示意图；
图3是本申请立体薄膜晶体管第二实施例的结构示意图；
图4a是沿图2的B-B’线的一实施例的剖面结构示意图；
图4b是沿图2的B-B’线的另一实施例的剖面结构示意图；
图5是立体薄膜晶体管制作过程的结构示意图；
图6是本申请立体薄膜晶体管第三实施例的结构示意图；
图7是本申请立体薄膜晶体管第四实施例的结构示意图；
图8是本申请立体薄膜晶体管第五实施例的结构示意图；
图9是本申请立体薄膜晶体管第六实施例的结构示意图；
图10是本申请立体薄膜晶体管第七实施例的结构示意图；
图11是本申请立体薄膜晶体管第八实施例的结构示意图；
图12是本申请立体薄膜晶体管第九实施例的结构示意图；
图13是本申请立体薄膜晶体管第十实施例的结构示意图；
图14是本申请立体薄膜晶体管含有源极层和漏极层一实施例的结构示意图；
图15是沿图14的C-C’线的剖面结构示意图；
图16是本申请显示面板一实施例的结构示意图；
图17是本申请像素驱动电路一实施例的电路图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
本申请提供一种显示面板，包括如图1和图2a所示的设置于基底60上的立体薄膜晶体管，其中，立体薄膜晶体管包括有源层10和栅极层20；如图2a所示，有源层10在垂直于基底60方向具有一定高度；栅极层20覆盖有源层10背离基底60一侧，且栅极层20至少部分覆盖有源层10与基底相连接的侧面。
本申请实施例，通过立体薄膜晶体管的栅极层20至少部分覆盖有源层10的与基底60相连接的侧面，使得本申请实施例中的立体薄膜晶体管可以通过将栅极层20从有源层10与基底60相连接的侧面加载电压，使得有源层10获得的感应载流子增加，减小立体薄膜晶体管的漏电流，减小立体薄膜晶体管的阈值电压，在需要同样加载电压情况下，本申请实施例的立体薄膜晶体管的面积较小，对显示面板的遮挡较小，降低像素驱动电路中薄膜晶体管对透明显示区域的遮挡影响，在保证透明显示区域的显示效果和衍射效果的前提下，在一定程度上提高透明显示区域的透光性。
继续如图1和图2a所示，本申请实施例中，有源层10在垂直于基底60方向上的截面呈矩形，本申请实施例的有源层10包括不共面的第一侧面11、第二侧面12和第三侧面13，其中，第二侧面12和第三侧面13分别与第一侧面11相交，第二侧面12和第三侧面13相背设置；第一侧面12平行于基底60，第二侧面12和第三侧面13与基底60相连接；栅极层20包括第一栅极部21、第二栅极部22和第三栅极部23，第一栅极部21覆盖有源层10的第一侧面11的至少部分区域，第二栅极部22覆盖第二侧面12的至少部分区域，第三栅极部23覆盖第三侧面13的至少部分区域，且第一栅极部21、第二栅极部22和第三栅极部23连接为一体。
本申请实施例中，立体薄膜晶体管的栅极层20的第一栅极部21覆盖有源层10的第一侧面11的至少部分区域，第二栅极部22覆盖第二侧面12的至少部分区域，第三栅极部23覆盖第三侧面13的至少部分区域，使得本申请实施例中的立体薄膜晶体管通过将栅极层20从左右上(见图2a中图所在位置的方向)三个方向加载电压，使得有源层10获得的感应载流子增加，减小立体薄膜晶体管的漏电流，减小立体薄膜晶体管的阈值电压，在需要同样加载电压情况下，本申请实施例的立体薄膜晶体管的面积较小，对显示面板的遮挡较小，降低像素驱动电路中薄膜晶体管对透明显示区域的遮挡影响，在保证透明显示区域的显示效果和衍射效果的前提下，在一定程度上提高透明显示区域的透光性。
本申请实施例中，有源层10包括不共面的第一侧面11、第二侧面12、第三侧面13和第四侧面14，其中，第一侧面11为如图2所示的上侧面，第二侧面12为左侧面，第三侧面13为右侧面，第四侧面14为下侧面。
继续如图1和图2a所示，本申请实施例中，第一栅极部21覆盖有源层10的第一侧面11的部分区域，第二栅极部22覆盖第二侧面12的部分区域，第三栅极部23覆盖第三侧面13的部分区域。在其他实施例中，第一栅极部21也可以覆盖有源层10的第一侧面11的全部区域，第二栅极部22覆盖第二侧面12的全部区域，第三栅极部23覆盖第三侧面13的全部区域。
本申请实施例中，有源层10在垂直于基底60方向上的截面以矩形为例，在其他实施例中，图2b和图2c所示，有源层10在垂直于基底60方向上的截面也可以呈梯形、三角形、半圆形或其他弧形表面。例如，如图2b所示，当有源层10在垂直于基底60方向上的截面呈三角形时，有源层10包括第二侧面12和第三侧面13，第二侧面12和第三侧面13的一端相连接，第二侧面12和第三侧面13的另一端分别与基底60连接，栅极层20覆盖第二侧面12和第三侧面13的至少部分区域(可以是部分区域，也可以是全部区域)。如图2c所示，当有源层10在垂直于基底60方向上的截面呈半圆形时，其中有源层10的半圆形弧面16的两端与基底60相连接，有源层10与基底60相连接的侧面即为有源层的半圆形弧面，栅极层20覆盖半圆形弧面16的至少部分区域(可以是部分区域，也可以是全部区域)。通过覆盖栅极层20至少部分覆盖有源层10与基底60相连接的侧面，本申请实施例中的立体薄膜晶体管可以通过将栅极层20从有源层10与基底60相连接的侧面加载电压，在需要同样加载电压情况下，本申请实施例的立体薄膜晶体管的有源层10在平行于基底60方向上的截面面积较小，对显示面板的遮挡较小。
本申请实施例中，有源层10为半透明材质，立体薄膜晶体管中的有源层10的投影对显示面板的屏下元件具有一定的遮挡，本申请实施例中的有源层10的材质为多晶硅，在其他实施例中，有源层10的材质也可以为单晶硅等其他材质，本申请实施例并不对有源层10的材质做具体的限定。本申请实施例中，栅极层20的材质为透光性较差的材质，因此，降低有源层10和栅极层20的投影面积，可以降低立体薄膜晶体管的整体的投影面积，提高透明显示区域的透光性。
在本申请一实施例中，如图3所示，有源层10包括在第一方向D1上依次间隔设置的若干个子有源层15。第一方向D1平行基底60，每个子有源层15在垂直于基底60方向均具有一定高度。栅极层20至少部分覆盖子有源层15与基底60相连接的侧面。
本申请实施例中，如图4a所示，在子有源层15在垂直于基底60方向上的截面以矩形为例，在其他实施例中，如图4b所示，子有源层15在垂直于基底60方向上的截面也可以呈梯形、三角形或半圆形。具体地，如图4a所示，本申请实施例中，每个子有源层15均包括第一侧面11、第二侧面12和第三侧面13。子有源层15第二侧面12和第三侧面13分别与第一侧面11相邻，第二侧面12和第三侧面13相对设置且与基底60相连接，如图3和图4a所示，栅极层20覆盖子有源层15的第一侧面11的至少部分区域、第二侧面12的至少部分区域和第三侧面13的至少部分区域。其中，第一方向D1同时也是第二侧面12和第三侧面13的排列方向，本申请实施例中，还包括第二方向D2，第二方向D2与第一方向D1相交，作为优选，第二方向D2与第一方向D1垂直。
继续如图3和图4a所示，在本申请一实施例中，有源层10包括在第一方向D1上依次间隔设置的两个以上子有源层15，本申请实施例中，子有源层15以四个为例进行说明，在其他实施例中，子有源层15可以为两个，三个或五个以上。栅极层20覆盖子有源层15的第一侧面11、第二侧面12和第三侧面13的部分区域，在其他实施例中，栅极层20也可以覆盖子有源层15的第一侧面11、第二侧面12和第三侧面13的全部区域。本申请实施例中，四个子有源层15的尺寸相同，每个子有源层15的宽度为Lfin，每个子有源层15被栅极层20覆盖的高度为Hfin，因此，本申请实施例中，每个子有源层15在第一方向D1上的沟道长L0＝2Hfin+Lfin；假设Hfin＝1μm；Lfin＝0.5μm，每个子有源层15的沟道长L0＝2.5μm，则四个子有源层15的沟道长度为L＝4×L0＝4×2.5μm＝10μm；假设每个子有源层15对应的立体薄膜晶体管的pitch的尺寸为1μm，四个子有源层15所对应的立体薄膜晶体管的尺寸在第一方向D1的长度总计L1＝4μm；假定有源层10在第二方向D2上距离W1＝10μm，对于沟道在第一方向D1的长度为L＝10μm、第二方向D2上的距离W＝10μm的立体薄膜晶体管的实际投影面积S1≤L1×W1，即S1≤4μm×10μm；相对于非立体薄膜晶体管的L×W＝10μm×10μm的投影面积而言，本申请是实施例的立体薄膜晶体管的投影面积缩小60％。
本申请实施例中，立体薄膜晶体管的制作方法，如图5所示，S1：提供位于基底60上的有源层10，本申请实施例中的有源层10为多晶硅，在其他实施例中，有源层也可以为单晶硅等其他材质。
S2：在有源层10远离基底60的一侧形成图形化的遮挡层70，本申请实施例中遮挡层70为氮化硅。
S3：刻蚀有源层10，去除遮挡层70，形成的有源层10包括在第一方向D1上依次间隔设置的两个以上子有源层15；本申请是实施例中形成四个子有源层15，在其他实施例中，有源层10也可以仅包括一个子有源层15。
S4：在有源层10远离基底60一侧，制作栅绝缘层30。
S5：在栅绝缘层30远离基底60一侧，制作栅极层20，使得栅极层20覆盖子有源层15的第一侧面11、第二侧面12和第三侧面13的至少部分区域。
在本申请另一实施例中，如图4a和6所示，有源层10包括在第一方向D1上依次间隔设置的若干个子有源层15，第一方向D1平行基底60，为第二侧面12和第三侧面13的排列方向；每个子有源层15均包括第一侧面11、第二侧面12和第三侧面13。栅极层20包括在第二方向D2上依次间隔设置若干子栅极层25，第二方向D2与第一方向D1相交。本申请实施例中，第二方向D2与第一方向D1垂直，在其他实施例中，第二方向D2与第一方向D1也可以是相交形成的夹角为锐角或钝角。
具体的，继续如图4a和图6所示，在本申请一实施例中，有源层10包括在第一方向D1上依次间隔设置的两个以上子有源层15，本申请实施例中，子有源层15以四个为例进行说明，在其他实施例中，子有源层15可以为两个，也可以为三个或五个以上。为了便于说明，本申请实施例中，四个子有源层15分别为第一子有源层151、第二子有源层152、第三子有源层153和第四子有源层154，第一子有源层151、第二子有源层152、第三子有源层153和第四子有源层154依次沿着第一方向D1依次间隔排布，每个子有源层15均有第一侧面11、第二侧面12和第三侧面13。在本申请实施例中，栅极层20包括两个以上子栅极层25，具体地，本申请实施例中子栅极层25以三个为例进行说明，在其他实施例中，子栅极层25可以为两个，也可以为四个或五个以上等。为了便于说明，本申请实施例中，三个子栅极层25分别为第一子栅极层251、第二子栅极层252和第三子栅极层253，第一子栅极层251、第二子栅极层252和第三子栅极层253依次沿着第二方向D2依次间隔排布，每个子栅极层25均有第一栅极部21、第二栅极部22和第三栅极部23。
继续如图4a和图6所示，在本申请实施例中，子有源层15的尺寸均相同，在其他实施例中，子有源层15的尺寸也可以不同，本申请实施例以子有源层15的尺寸相同为例，每个子有源层15的宽度为Lfin，每个子有源层15被栅极层20覆盖的高度为Hfin，因此，本申请实施例中，每个子有源层15在第一方向D1上的沟道长L0＝2Hfin+Lfin；假设Hfin＝1μm；Lfin＝0.5μm，每个子有源层15的沟道长L0＝2.5μm，则四个子有源层15的沟道长度为L＝10μm；假设每个子有源层15对应的立体薄膜晶体管的pitch的尺寸为1μm，四个子有源层15所对应的立体薄膜晶体管的尺寸在第一方向D1的长度总计L1＝4μm；假定有源层10在第二方向D2上距离W1＝10μm，对于沟道在第一方向D1的长度为L＝10μm、第二方向D2上的距离W＝10μm的立体薄膜晶体管的实际投影面积S1≤L1×W1，即S1≤4μm×10μm；相对于非立体薄膜晶体管的L×W＝10μm×10μm的投影面积而言，本申请是实施例的立体薄膜晶体管的投影面积缩小60％。本申请实施例以子有源层15为四个为例进行说明，在其他实施例中，子有源层15的数量根据立体薄膜晶体管电路实际信号的控制能力需求而定，可以降低工艺制作的复杂度，例如，子有源层15的数量可以控制在1～100个。
上述实施例中以子有源层15的数量为多个，子栅极层25的数量也为多个为例，可以实现立体晶体管的投影面积缩小程度较大。
在再一实施例中，如图7和图2所示，其中，图7中沿着B-B’线的剖面结构示意图如图2所示，有源层10也可以为一体结构，栅极层20的子栅极层25的数量为两个以上。子栅极层25的数量以三个为例，每个子栅极层25第一栅极部21均覆盖子有源层15的第一侧面11的部分区域，每个子栅极层25的第二栅极部22均覆盖第二侧面12的部分区域，每个子栅极层25的第三栅极部23均覆盖第三侧面13的部分区域，且每个子栅极层25的第一栅极部21、第二栅极部22和第三栅极部23连接为一体。本申请实施例中，可以实现每个子栅极层25覆盖有源层10的第一侧面11、第二侧面12和第三侧面13的部分区域，本申请实施例中，立体薄膜晶体管可以将子栅极层25从三个方向加载电压，使得有源层10获得的感应载流子增加，减小立体薄膜晶体管的漏电流，减小立体薄膜晶体管的阈值电压，使得在需要同样加载电压情况下，本申请实施例的立体薄膜晶体管的面积较小，对显示面板的遮挡较小，降低像素驱动电路中薄膜晶体管对透明显示区域的影响，在一定程度上提高透明显示区域的透光性。
例如，本申请实施例中，每个有源层10的宽度为Lfin，有源层10被栅极层20覆盖的高度为Hfin，因此，本申请实施例中，有源层10在第一方向D1上的沟道长L0＝2Hfin+Lfin；假设Hfin＝1μm；Lfin＝4μm，有源层10的在第一方向D1上的沟道长L＝L0＝6μm；有源层10的所对应的立体薄膜晶体管的尺寸在第一方向D1的长度总计L1＝Lfin＝4μm；假定有源层10在第二方向D2上距离W1＝10μm；对于沟道在第一方向D1的长度为L＝6μm、第二方向D2上的距离W＝10μm的立体薄膜晶体管的实际投影面积S1≤L1×W1，即S1≤4μm×10μm；相对于非立体薄膜晶体管的L×W＝6μm×10μm的投影面积而言，本申请是实施例的立体薄膜晶体管的投影面积缩小33.3％。
在本申请一实施例中，如图3、图6和图8所示，有源层10包括在第一方向D1上依次间隔设置的若干个子有源层15时，有源层10还包括至少一端部有源层16，若干子有源层15的同一侧的端部与端部有源层16连接。如图8所示，本申请实施例通过在有源层10的一个端部设置端部有源层16，通过端部有源层16将若干子有源层15串联，可以减少额外串联子有源层15线路。在其他实施例中，如图3和图6所示，也可以有源层10的包括两个端部有源层16，其中一端部有源层16与若干子有源层15的一端连接，另一个端部有源层16与若干子有源层15的另一端连接，实现件若干子有源层15串联，不需要额外串联子有源层15的线路，可以提高立体薄膜晶体管的集成度，减少线路连接的复杂度。在另一实施例中，如图9所示，有源层10也可以不设置端部有源层16，若干子有源层15通过额外设置串联电路串联若干子有源层15，使其串联。
在本申请一实施例中，如图3和图8所示，栅极层20覆盖若干子有源层15的至少部分区域。具体地，本申请实施例中，栅极层20覆盖若干子有源层15的部分区域，即栅极层20不覆盖有源层10的端部有源层16，本申请实施例中，栅极层20通过覆盖子有源层15的部分区域，如图4所示，栅极层20可以覆盖子有源层15的第一侧面11、第二侧面12和第三侧面13，使得形成立体薄膜晶体管形成的沟道长度较长，而立体薄膜晶体管的实际投影面积较小，可以较好的缩小立体薄膜晶体管所占的面积。在其他实施例中，栅极层20覆盖若干子有源层15的全部区域，可以使得立体薄膜晶体管体积的较小，且同样可以达到立体薄膜晶体管的实际投影面积较小。
在本申请另一实施例中，如图10所示，栅极层20同时覆盖若干子有源层15的至少部分区域和端部有源层16的至少部分区域。本申请一实施例中，栅极层20可以同时覆盖子有源层15的全部区域和端部有源层16的部分区域，可以提升立体薄膜晶体管的集成度；在其他实施例中，栅极层20也可以同时覆盖有源层10的子有源层15的全部区域和端部有源层16的全部区域；或，栅极层20可以同时覆盖有源层10的子有源层15的部分区域和端部有源层16的全部区域，或栅极层20可以同时覆盖有源层10的子有源层15的部分区域和端部有源层16的部分区域。具体栅极层20覆盖子有源层15的面积及端部有源层16的面积可以根据情况进行调节设定。
在本申请一实施例中，如图6和图7所示，栅极层20包括在第二方向D2上依次间隔设置若干子栅极层25时，栅极层20还包括一个端部栅极层26，端部栅极层26与若干子栅极层25的同一侧的端部连接。本申请实施例中，通过设置端部栅极层26，可以使得子栅极层25通过端部栅极层26串联，避免额外串联子栅极层25的线路。在其他实施例中，如图9所示，栅极层20也可以不设置端部栅极层26，若干子栅极层25通过额外设置串联电路串联若干子有源层15。
本申请一实施例中，如图6和图7所示，子栅极层25至少覆盖有源层10的部分区域，具体地，本申请实施例中，如图6所示，子栅极层25覆盖有源层10的部分区域，本申请实施例中，子栅极层25覆盖有源层10的子有源层15的部分区域，如图4a所示，且覆盖子有源层15的第一侧面11、第二侧面12和第三侧面13的部分区域。本申请实施例中，子栅极层25在第二方向D2上未完全覆盖子有源层15。本申请实施例中，子栅极层25与有源层10的端部有源层16之间存在一定距离，即，子栅极层25在第二方向D2上未完全覆盖子有源层15。在其他实施例中，如图11所示，子栅极层25间隔设置，位于第二方向D2上两侧的子栅极层25在基底60上的投影与端部有源层16在基底60上的投影相连，则认为子栅极层25覆盖有源层10的全部区域。
在其他实施例中，如图12和图13所示，子栅极层25和端部栅极层26至少同时覆盖有源层10的部分区域。本申请实施例中，子栅极层25和端部栅极层26同时覆盖有源层10的子有源层15的部分区域，如图12所示，本申请实施例中，端部栅极层26覆盖靠近端部的一个子有源层15，则可以提高立体薄膜晶体管的集成度，且不会增加立体晶体管的投影面积，可以较大程度上的提高立薄膜晶体管的集成。在另一实施例中，如图13所示，子栅极层25和端部栅极层26至少同时覆盖有源层10的部分区域，端部栅极层26覆盖靠近端部的两个以上子有源层15，提高立体薄膜晶体管的集成度，可以较大程度上的提高立薄膜晶体管3的集成。在其他实施例中，子栅极层25和端部栅极层26同时覆盖有源层10的子有源层15的全部区域，子栅极层25间隔设置，位于第二方向D2上两侧的子栅极层25在基底60上的投影覆盖子栅极层25的端部，则认为子栅极层25覆盖有源层10的全部区域，可以提高立体薄膜晶体管的集成度。在再一实施例中，子栅极层25和端部栅极层26同时覆盖有源层10的部分区域，或同时覆盖有源层10的全部区域，也可以提高立体薄膜晶体管的集成度。
在本申请一实施例中，如图14和15所示，立体薄膜晶体管还包括栅绝缘层30、源极层40和漏极层50，栅绝缘层30设置于有源层10和栅极层20之间，使得栅极层20和有源层10不接触；源极层40和漏极层50分别与有源层10连接，有源极层40位于栅极层20一侧，漏极层50位于栅极层20远离源极层40一侧。本申请实施例中，通过栅绝缘层30为透明材质，栅绝缘层30的材质可以是氮化硅或氧化硅等。
在本申请一实施例中，源极层40、漏极层50和栅极层20位于有源层10的同一侧，且源极层40和漏极层50与栅极层20之间存在间隙，源极层40和漏极层50与栅极层20之间不接触。本申请实施例中，通过将源极层40、漏极层50和栅极层20设置于有源层10的同一侧，本申请实施例中，将源极层40、漏极层50和栅极层20设置于有源层10设置于显示面板的出光侧，可以提高立体薄膜晶体管的集成度，降低立体薄膜晶体管的投影面积。
在本申请一实施例中，如图16所示，显示面板包括第一显示区1和第二显示区2，第一显示区1是对应屏下元件的区域，立体薄膜晶体管设置于第一显示区1，立体薄膜晶体管有源层10的第一侧面11朝向第一显示区1的出光侧设置。本申请实施例中，第一显示区1下的像素驱动电路采用上述的立体薄膜晶体管，可以提升第一显示区1的透光性，满足屏下元件的对显示面板第一显示区1的透光性的需求。
当然，在本申请另一实施例中，立体薄膜晶体管也可以设置于显示面板中的第二显示区2，立体薄膜晶体管有源层10的第一侧面11朝向第二显示区2的出光侧设置。在再一实施例中，立体薄膜晶体管也可以同时设置于显示面板中的第一显示区1和第二显示区2。
本申请实施例中，第一显示区1的像素驱动电路为如图17所示的3T1C的像素驱动电路中包含至少一个立体薄膜晶体管，第一显示区1的像素驱动电路的3T1C的像素驱动电路所对应三个薄膜晶体管3，其中，本申请实施例中的第一显示区1的像素驱动电路所采用的薄膜晶体管3尽量少，且本申请实施例中三个薄膜晶体管3均采用立体薄膜晶体管，可以提高第一显示区1的透光性，在其他实施例中，第一显示区1的像素驱动电路也可以采用一个立体薄膜晶体管或两个立体薄膜晶体管。
本申请实施例的像素驱动电路，采用立体薄膜晶体管，栅极层20同时在三个方向上覆盖有源层，使得立体薄膜晶体管对沟道的控制能力更强，立体薄膜晶体管的漏电流和阈值电压较小，可以降低像素驱动电路带给显示面板的显示异常的概率。
在另一实施例中，第一显示区1的像素驱动电路也可以为2T1C像素驱动电路，像素驱动电路中包含至少一个立体薄膜晶体管。2T1C像素驱动电路包含两个薄膜晶体管3，使得第一显示区1的像素驱动电路所采用的薄膜晶体管3尽量少，且本申请实施例中两个薄膜晶体管3均采用立体薄膜晶体管，可以提高第一显示区1的透光性，在其他实施例中，第一显示区1的像素驱动电路也可以采用一个立体薄膜晶体管。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (9)

1.一种显示面板，其特征在于，包括设置于基底(60)上的立体薄膜晶体管，所述立体薄膜晶体管包括：
有源层(10)，所述有源层(10)设置于所述基底(60)的表面，所述有源层(10)在垂直于所述基底(60)方向具有一定高度；
栅极层(20)，所述栅极层(20)覆盖所述有源层(10)背离所述基底(60)一侧，且所述栅极层(20)至少部分覆盖所述有源层(10)的侧面，所述有源层(10)的侧面为所述有源层(10)除了与所述基底(60)接触的表面；
栅绝缘层(30)，所述栅绝缘层(30)设置于所述有源层(10)和所述栅极层(20)之间，使得所述栅极层(20)和所述有源层(10)不接触；且所述栅极层(20)位于栅绝缘层(30)远离所述基底(60)的一侧；
其中，所述有源层(10)包括在第一方向(D1)上依次间隔设置的若干个子有源层(15)，所述第一方向(D1)平行所述基底(60)，每个所述子有源层(15)在垂直于所述基底(60)方向均具有一定高度。
2.根据权利要求1所述的显示面板，其特征在于，所述有源层(10)包括至少一端部有源层(16)，所述若干子有源层(15)的同一侧的端部与所述端部有源层(16)连接。
3.根据权利要求2所述的显示面板，其特征在于，所述栅极层(20)覆盖所述若干子有源层(15)的至少部分区域，或，
所述栅极层(20)同时覆盖所述若干子有源层(15)的至少部分区域和所述端部有源层(16)的至少部分区域。
4.根据权利要求1所述的显示面板，其特征在于，所述栅极层(20)包括在第二方向(D2)上依次间隔设置若干子栅极层(25)，所述第二方向(D2)与所述第一方向(D1)相交。
5.根据权利要求4所述的显示面板，其特征在于，所述栅极层(20)包括一个端部栅极层(26)，所述端部栅极层(26)与所述若干子栅极层(25)的同一侧的端部连接。
6.根据权利要求5所述的显示面板，其特征在于，所述子栅极层(25)至少覆盖所述有源层(10)的部分区域，或所述子栅极层(25)和所述端部栅极层(26)至少同时覆盖所述有源层(10)的部分区域。
7.根据权利要求1所述的显示面板，其特征在于，所述立体薄膜晶体管包括：
源极层(40)和漏极层(50)，所述源极层(40)和所述漏极层(50)分别与所述有源层(10)连接，所述有源极层(40)位于所述栅极层(20)一侧，所述漏极层(50)位于所述栅极层(20)远离所述源极层(40)一侧。
8.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括：第一显示区(1)和第二显示区(2)，所述第一显示区(1)是对应屏下元件的区域，所述立体薄膜晶体管设置于所述第一显示区(1)，和/或所述立体薄膜晶体管设置于所述第二显示区(2)。
9.根据权利要求8所述的显示面板，其特征在于，所述第一显示区(1)的像素驱动电路为3T1C的像素驱动电路或2T1C像素驱动电路，所述像素驱动电路中包含至少一个立体薄膜晶体管。
CN202011139827.2A 2020-10-22 2020-10-22 显示面板 Active CN112397579B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011139827.2A CN112397579B (zh) 2020-10-22 2020-10-22 显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011139827.2A CN112397579B (zh) 2020-10-22 2020-10-22 显示面板

Publications (2)

Publication Number Publication Date
CN112397579A CN112397579A (zh) 2021-02-23
CN112397579B true CN112397579B (zh) 2022-12-06

Family

ID=74595610

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011139827.2A Active CN112397579B (zh) 2020-10-22 2020-10-22 显示面板

Country Status (1)

Country Link
CN (1) CN112397579B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097948A (zh) * 2015-08-14 2015-11-25 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作方法、显示面板和装置
CN105514173A (zh) * 2016-01-06 2016-04-20 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
CN206773360U (zh) * 2017-03-13 2017-12-19 厦门天马微电子有限公司 阵列基板、显示面板及显示装置
CN111742413A (zh) * 2018-01-30 2020-10-02 深圳市柔宇科技股份有限公司 薄膜晶体管及其制造方法、栅极驱动电路、平板显示器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298059A (ja) * 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
JP2006128160A (ja) * 2004-10-26 2006-05-18 Seiko Epson Corp 半導体装置及びその製造方法
US7786480B2 (en) * 2006-08-11 2010-08-31 Tpo Displays Corp. System for displaying images including thin film transistor device and method for fabricating the same
TW200834888A (en) * 2007-02-09 2008-08-16 Powerchip Semiconductor Corp Non-volatile memory and fabricating method thereof
CN101271868A (zh) * 2007-03-22 2008-09-24 力晶半导体股份有限公司 非易失性存储器及其制造方法
JP6506973B2 (ja) * 2015-01-21 2019-04-24 株式会社ジャパンディスプレイ 表示装置
CN105097941B (zh) * 2015-05-28 2019-02-26 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示装置
CN105957812B (zh) * 2016-06-06 2019-02-22 京东方科技集团股份有限公司 场效应晶体管及其制造方法、阵列基板及其制造方法以及显示面板
CN107195687B (zh) * 2017-06-07 2019-07-09 京东方科技集团股份有限公司 一种tft及其制作方法、阵列基板、显示面板及显示装置
CN109686794B (zh) * 2019-01-02 2021-01-22 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示装置
CN110729359A (zh) * 2019-10-25 2020-01-24 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管、显示面板及薄膜晶体管的制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097948A (zh) * 2015-08-14 2015-11-25 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作方法、显示面板和装置
CN105514173A (zh) * 2016-01-06 2016-04-20 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
CN206773360U (zh) * 2017-03-13 2017-12-19 厦门天马微电子有限公司 阵列基板、显示面板及显示装置
CN111742413A (zh) * 2018-01-30 2020-10-02 深圳市柔宇科技股份有限公司 薄膜晶体管及其制造方法、栅极驱动电路、平板显示器

Also Published As

Publication number Publication date
CN112397579A (zh) 2021-02-23

Similar Documents

Publication Publication Date Title
CN107589576B (zh) 阵列基板及其制作方法、触控显示面板
JP3941032B2 (ja) 垂直薄膜トランジスタを有する薄膜トランジスタ液晶表示素子
TW201013284A (en) Array substrate for thin film transistor
KR20120078293A (ko) 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
TWI459567B (zh) 主動元件、驅動電路結構以及顯示面板
CN107068694B (zh) 半导体器件结构及其制作方法、阵列基板和显示装置
CN111384084B (zh) 显示面板和智能终端
EP4145526A1 (en) Display substrate and display device
JP4764975B2 (ja) 半導体装置
CN112305819B (zh) 液晶显示装置
CN103390606B (zh) 半导体器件
CN108807422B (zh) 阵列基板制作方法及阵列基板、显示面板
CN112397579B (zh) 显示面板
US9012979B2 (en) Semiconductor device having an isolation region separating a lateral double diffused metal oxide semiconductor (LDMOS) from a high voltage circuit region
US20040041152A1 (en) Electro-optical device and semiconductor device
KR20180005326A (ko) 액정표시장치
CN112289813B (zh) 阵列基板、显示面板及显示装置
JP2004271824A (ja) 表示装置およびその製造方法
KR101789236B1 (ko) 박막 트랜지스터 및 평판 표시 장치
US10403624B2 (en) Transistors with octagon waffle gate patterns
CN112736094A (zh) 显示面板及显示装置
US10147796B1 (en) Transistors with dissimilar square waffle gate patterns
CN220934082U (zh) 阵列基板、显示面板及显示装置
CN110364566B (zh) 晶体管及其制作方法、晶体管器件、显示基板及装置
JP2003086795A (ja) 半導体装置およびその製造方法と集積回路と半導体システム

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant