JP2000196099A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JP2000196099A JP2000196099A JP10372207A JP37220798A JP2000196099A JP 2000196099 A JP2000196099 A JP 2000196099A JP 10372207 A JP10372207 A JP 10372207A JP 37220798 A JP37220798 A JP 37220798A JP 2000196099 A JP2000196099 A JP 2000196099A
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Abstract
(57)【要約】
【課題】 薄膜トランジスタにおいて、オン電流の大き
さを十分に保ちつつオフ電流の大きさを低減できるよう
にする。 【解決手段】 絶縁性基板１００上の半導体薄膜１０１
に、チャネル領域１０１Ａを挟むようにＬＤＤ領域１０
１Ｂを介してソース・ドレイン領域１０１Ｃが形成され
ている。チャネル領域１０１ＡにおけるＬＤＤ領域１０
１Ｂとの接合部の近傍領域以外の領域の上に第１のゲー
ト絶縁膜１０２が形成されていると共に、チャネル領域
１０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域の
上に第２のゲート絶縁膜１０３が形成されている。第２
のゲート絶縁膜１０３の誘電率は、第１のゲート絶縁膜
１０２の誘電率の９０％以下である。
さを十分に保ちつつオフ電流の大きさを低減できるよう
にする。 【解決手段】 絶縁性基板１００上の半導体薄膜１０１
に、チャネル領域１０１Ａを挟むようにＬＤＤ領域１０
１Ｂを介してソース・ドレイン領域１０１Ｃが形成され
ている。チャネル領域１０１ＡにおけるＬＤＤ領域１０
１Ｂとの接合部の近傍領域以外の領域の上に第１のゲー
ト絶縁膜１０２が形成されていると共に、チャネル領域
１０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域の
上に第２のゲート絶縁膜１０３が形成されている。第２
のゲート絶縁膜１０３の誘電率は、第１のゲート絶縁膜
１０２の誘電率の９０％以下である。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジス
タ、特にアクティブマトリクス型液晶表示装置に用いら
れる薄膜トランジスタ及びその製造方法に関する。
タ、特にアクティブマトリクス型液晶表示装置に用いら
れる薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】近年、液晶表示装置はノートパソコンの
ディスプレイへの利用等を中心として急速に普及してい
る。液晶表示装置の中でも特に薄膜トランジスタにより
制御されるアクティブマトリクス型液晶表示装置の普及
は顕著である。
ディスプレイへの利用等を中心として急速に普及してい
る。液晶表示装置の中でも特に薄膜トランジスタにより
制御されるアクティブマトリクス型液晶表示装置の普及
は顕著である。
【０００３】液晶表示装置に使用される薄膜トランジス
タとしては、アモルファスシリコン型薄膜トランジス
タ、低温多結晶シリコン型薄膜トランジスタ及び高温多
結晶シリコン型薄膜トランジスタの３種類が知られてい
る。
タとしては、アモルファスシリコン型薄膜トランジス
タ、低温多結晶シリコン型薄膜トランジスタ及び高温多
結晶シリコン型薄膜トランジスタの３種類が知られてい
る。
【０００４】アモルファスシリコン型薄膜トランジスタ
及び低温多結晶シリコン型薄膜トランジスタは主として
直視型液晶表示装置に用いられており、これらアモルフ
ァスシリコン型薄膜トランジスタ及び低温多結晶シリコ
ン型薄膜トランジスタを製造する際のプロセス温度は、
低温多結晶シリコン型薄膜トランジスタを製造する際に
行なわれるレーザ再結晶化工程を除いて４５０℃以下で
ある。
及び低温多結晶シリコン型薄膜トランジスタは主として
直視型液晶表示装置に用いられており、これらアモルフ
ァスシリコン型薄膜トランジスタ及び低温多結晶シリコ
ン型薄膜トランジスタを製造する際のプロセス温度は、
低温多結晶シリコン型薄膜トランジスタを製造する際に
行なわれるレーザ再結晶化工程を除いて４５０℃以下で
ある。
【０００５】一方、高温多結晶シリコン型薄膜トランジ
スタを製造する際のプロセス温度は、最高９００℃以上
になるため、高温多結晶シリコン型薄膜トランジスタの
製造にはシリコン基板にＬＳＩを形成するのに用いられ
るのとほぼ同じ製造装置が使われる。このため、微細パ
ターンの形成により高温多結晶シリコン型薄膜トランジ
スタを小型化できるので、高温多結晶シリコン型薄膜ト
ランジスタは主としてライトバルブ用つまり液晶投影装
置、投影型テレビ又はビデオカメラ用ファインダー等に
用いられている。
スタを製造する際のプロセス温度は、最高９００℃以上
になるため、高温多結晶シリコン型薄膜トランジスタの
製造にはシリコン基板にＬＳＩを形成するのに用いられ
るのとほぼ同じ製造装置が使われる。このため、微細パ
ターンの形成により高温多結晶シリコン型薄膜トランジ
スタを小型化できるので、高温多結晶シリコン型薄膜ト
ランジスタは主としてライトバルブ用つまり液晶投影装
置、投影型テレビ又はビデオカメラ用ファインダー等に
用いられている。
【０００６】ところで、前記のアクティブマトリクス型
液晶表示装置においては、スイッチ素子としての薄膜ト
ランジスタのオン・オフにより各画素の表示つまり液晶
の配向制御が行なわれている。
液晶表示装置においては、スイッチ素子としての薄膜ト
ランジスタのオン・オフにより各画素の表示つまり液晶
の配向制御が行なわれている。
【０００７】以下、アクティブマトリクス型液晶表示装
置について、薄膜トランジスタによる液晶の配向制御を
中心に図面を参照しながら説明する。
置について、薄膜トランジスタによる液晶の配向制御を
中心に図面を参照しながら説明する。
【０００８】図９はアクティブマトリクス型液晶表示装
置の４画素分の等価回路を示し、図１０は図９に示すア
クティブマトリクス型液晶表示装置の１画素に用いられ
ている薄膜トランジスタの一断面構造を示している。
置の４画素分の等価回路を示し、図１０は図９に示すア
クティブマトリクス型液晶表示装置の１画素に用いられ
ている薄膜トランジスタの一断面構造を示している。
【０００９】図９において、１は薄膜トランジスタ、２
はワード線、３はビット線、４は画素容量、５はＩＴＯ
電極（画素電極）を表している。
はワード線、３はビット線、４は画素容量、５はＩＴＯ
電極（画素電極）を表している。
【００１０】ある時点に、薄膜トランジスタ１が接続さ
れているワード線２に正電位が与えられることにより、
薄膜トランジスタ１がオンつまり導通状態になる。この
とき、薄膜トランジスタ１が接続されているビット線３
の信号電位が導通状態にあると、薄膜トランジスタ１を
経て画素容量４に電荷が書き込まれる。画素容量４には
ＩＴＯ電極５が接続されているため、画素容量４の電位
つまりＩＴＯ電極５の電位によって液晶の配向制御が行
なわれる。尚、ワード線２に正電位が与えられている
間、ワード線２以外の数百本ある他のワード線は０Ｖ又
は負電位に保たれている。
れているワード線２に正電位が与えられることにより、
薄膜トランジスタ１がオンつまり導通状態になる。この
とき、薄膜トランジスタ１が接続されているビット線３
の信号電位が導通状態にあると、薄膜トランジスタ１を
経て画素容量４に電荷が書き込まれる。画素容量４には
ＩＴＯ電極５が接続されているため、画素容量４の電位
つまりＩＴＯ電極５の電位によって液晶の配向制御が行
なわれる。尚、ワード線２に正電位が与えられている
間、ワード線２以外の数百本ある他のワード線は０Ｖ又
は負電位に保たれている。
【００１１】薄膜トランジスタ１においては、図１０に
示すように、透明な絶縁物からなる絶縁性基板１０の上
に半導体薄膜１１が形成されており、また、半導体薄膜
１１の中央部にチャネル領域１１Ａが形成されていると
共に、半導体薄膜１１におけるチャネル領域１１Ａの両
側にＬＤＤ領域１１Ｂを介してソース・ドレイン領域１
１Ｃが形成されている。チャネル領域１１Ａの上には、
ゲート絶縁膜１２を介してゲート電極１３が形成されて
いる。絶縁性基板１０の上には全面に亘って、層間絶縁
膜１４が形成されており、また、該層間絶縁膜１４に形
成され、ソース・ドレイン領域１１Ｃと接続されるコン
タクトホールの内部及び上部にソース・ドレイン電極１
５が形成されている。
示すように、透明な絶縁物からなる絶縁性基板１０の上
に半導体薄膜１１が形成されており、また、半導体薄膜
１１の中央部にチャネル領域１１Ａが形成されていると
共に、半導体薄膜１１におけるチャネル領域１１Ａの両
側にＬＤＤ領域１１Ｂを介してソース・ドレイン領域１
１Ｃが形成されている。チャネル領域１１Ａの上には、
ゲート絶縁膜１２を介してゲート電極１３が形成されて
いる。絶縁性基板１０の上には全面に亘って、層間絶縁
膜１４が形成されており、また、該層間絶縁膜１４に形
成され、ソース・ドレイン領域１１Ｃと接続されるコン
タクトホールの内部及び上部にソース・ドレイン電極１
５が形成されている。
【００１２】図１０に示す薄膜トランジスタはチャネル
タイプがＮ型であり、また、ゲート電極１３にしきい値
以上の正電位が印加されると導通状態になる一方、ゲー
ト電極１３に０Ｖ以下の電位が印加されるとオフ状態に
なる。尚、薄膜トランジスタのオフ状態において、ゲー
ト電極１３に印加される電位は０〜−１０Ｖ程度に保持
されている。
タイプがＮ型であり、また、ゲート電極１３にしきい値
以上の正電位が印加されると導通状態になる一方、ゲー
ト電極１３に０Ｖ以下の電位が印加されるとオフ状態に
なる。尚、薄膜トランジスタのオフ状態において、ゲー
ト電極１３に印加される電位は０〜−１０Ｖ程度に保持
されている。
【００１３】尚、図１０において、ソース・ドレイン電
極１５の一方には図９に示すＩＴＯ電極５が接続されて
いるが、ＩＴＯ電極５はトランジスタの基本動作に関係
しないので図示を省略している。
極１５の一方には図９に示すＩＴＯ電極５が接続されて
いるが、ＩＴＯ電極５はトランジスタの基本動作に関係
しないので図示を省略している。
【００１４】
【発明が解決しようとする課題】ところで、近年、ノー
トパソコン用液晶パネルにおいては、従来のＶＧＡ表示
に代わって、ＳＶＧＡ表示が標準となっており、さらに
ＸＧＡ表示への要求も強いため、液晶パネルの表示画素
数は増加の一途をたどっている。
トパソコン用液晶パネルにおいては、従来のＶＧＡ表示
に代わって、ＳＶＧＡ表示が標準となっており、さらに
ＸＧＡ表示への要求も強いため、液晶パネルの表示画素
数は増加の一途をたどっている。
【００１５】液晶パネルの大きさが同じままで表示画素
数が増えると、１画素当たりの画素面積が減少するた
め、そのままでは１画素当たりの明るさも低下する。１
画素当たりの明るさの低下を防ぐためには、１画素当た
りの開口率を上げる必要があり、そのためには、画素内
の薄膜トランジスタ等の光を通さない部分の面積を低減
する必要がある。
数が増えると、１画素当たりの画素面積が減少するた
め、そのままでは１画素当たりの明るさも低下する。１
画素当たりの明るさの低下を防ぐためには、１画素当た
りの開口率を上げる必要があり、そのためには、画素内
の薄膜トランジスタ等の光を通さない部分の面積を低減
する必要がある。
【００１６】ところが、薄膜トランジスタの面積を低減
するため、薄膜トランジスタのゲート幅を小さくする
と、薄膜トランジスタがオンのときに流れる電流（以
下、オン電流と称する）が減少して画素容量の電位が十
分に上がらないので、液晶中に黒点又は輝点等が発生し
てしまう。
するため、薄膜トランジスタのゲート幅を小さくする
と、薄膜トランジスタがオンのときに流れる電流（以
下、オン電流と称する）が減少して画素容量の電位が十
分に上がらないので、液晶中に黒点又は輝点等が発生し
てしまう。
【００１７】ゲート幅を小さくしつつオン電流の減少を
防ぐ方法の１つに、薄膜トランジスタの耐圧の範囲内で
ゲート絶縁膜を薄くする等して単位面積あたりのゲート
絶縁膜の容量（以下、ゲート容量と称する）を増やす方
法が知られている。
防ぐ方法の１つに、薄膜トランジスタの耐圧の範囲内で
ゲート絶縁膜を薄くする等して単位面積あたりのゲート
絶縁膜の容量（以下、ゲート容量と称する）を増やす方
法が知られている。
【００１８】しかし、単位面積あたりのゲート容量を増
やすと、薄膜トランジスタがオフのときにゲート電極に
印加される電位により生じる電界の影響が強くなるた
め、チャネル領域とドレイン領域との間の電位差が増大
してバンド間トンネル電流（参考文献：IEDM Technical
Digest ,1997 ,p714 ）等が生じる。その結果、薄膜ト
ランジスタがオフのときに流れるリーク電流つまりオフ
電流が増加するため、画素容量に書き込まれた電荷が流
失して画素容量の電位が低下するので、液晶中に輝点等
が生じたり、画面のコントラストが低下したり、画面に
フリッカー（ちらつき）が生じたりする等の問題があっ
た。
やすと、薄膜トランジスタがオフのときにゲート電極に
印加される電位により生じる電界の影響が強くなるた
め、チャネル領域とドレイン領域との間の電位差が増大
してバンド間トンネル電流（参考文献：IEDM Technical
Digest ,1997 ,p714 ）等が生じる。その結果、薄膜ト
ランジスタがオフのときに流れるリーク電流つまりオフ
電流が増加するため、画素容量に書き込まれた電荷が流
失して画素容量の電位が低下するので、液晶中に輝点等
が生じたり、画面のコントラストが低下したり、画面に
フリッカー（ちらつき）が生じたりする等の問題があっ
た。
【００１９】前記に鑑み、本発明は、薄膜トランジスタ
において、オン電流の大きさを十分に保ちつつオフ電流
の大きさを低減できるようにすることを目的とする。
において、オン電流の大きさを十分に保ちつつオフ電流
の大きさを低減できるようにすることを目的とする。
【００２０】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、絶縁性基板上の半導体
膜に、チャネル領域を挟むように形成されたソース領域
及びドレイン領域と、チャネル領域におけるドレイン領
域との接合部の近傍領域以外の領域の上に形成された第
１のゲート絶縁膜と、チャネル領域とドレイン領域との
接合部の近傍領域の上に形成された第２のゲート絶縁膜
と、第１のゲート絶縁膜及び第２のゲート絶縁膜の上に
形成されたゲート電極とを備え、第２のゲート絶縁膜の
誘電率は、第１のゲート絶縁膜の誘電率の９０％以下で
ある。
め、本発明に係る半導体装置は、絶縁性基板上の半導体
膜に、チャネル領域を挟むように形成されたソース領域
及びドレイン領域と、チャネル領域におけるドレイン領
域との接合部の近傍領域以外の領域の上に形成された第
１のゲート絶縁膜と、チャネル領域とドレイン領域との
接合部の近傍領域の上に形成された第２のゲート絶縁膜
と、第１のゲート絶縁膜及び第２のゲート絶縁膜の上に
形成されたゲート電極とを備え、第２のゲート絶縁膜の
誘電率は、第１のゲート絶縁膜の誘電率の９０％以下で
ある。
【００２１】本発明の半導体装置によると、チャネル領
域とドレイン領域との接合部の近傍領域の上に形成され
た第２のゲート絶縁膜の誘電率が、チャネル領域におけ
るドレイン領域との接合部の近傍領域以外の領域の上に
形成された第１のゲート絶縁膜の誘電率の９０％以下で
あるため、チャネル領域上の単位面積あたりのゲート容
量を相対的に大きくできる一方、チャネル領域とドレイ
ン領域との接合部の近傍領域上の単位面積あたりのゲー
ト容量を相対的に小さくできる。
域とドレイン領域との接合部の近傍領域の上に形成され
た第２のゲート絶縁膜の誘電率が、チャネル領域におけ
るドレイン領域との接合部の近傍領域以外の領域の上に
形成された第１のゲート絶縁膜の誘電率の９０％以下で
あるため、チャネル領域上の単位面積あたりのゲート容
量を相対的に大きくできる一方、チャネル領域とドレイ
ン領域との接合部の近傍領域上の単位面積あたりのゲー
ト容量を相対的に小さくできる。
【００２２】本発明の半導体装置において、第１のゲー
ト絶縁膜はＳｉＯ2 膜であり、第２のゲート絶縁膜はＳ
ｉＯＦ膜、ＳｉＯＣ膜、Ｓｉ及びＯを主成分とする多孔
質膜、又はＣ及びＦを含む重合体膜であることが好まし
い。
ト絶縁膜はＳｉＯ2 膜であり、第２のゲート絶縁膜はＳ
ｉＯＦ膜、ＳｉＯＣ膜、Ｓｉ及びＯを主成分とする多孔
質膜、又はＣ及びＦを含む重合体膜であることが好まし
い。
【００２３】本発明の半導体装置において、第１のゲー
ト絶縁膜はＴａ2Ｏ5膜を含む積層膜、又はＳｉＯ2 膜と
ＳｉＮ膜とからなる積層膜であり、第２のゲート絶縁膜
はＳｉＯ2 膜であることが好ましい。
ト絶縁膜はＴａ2Ｏ5膜を含む積層膜、又はＳｉＯ2 膜と
ＳｉＮ膜とからなる積層膜であり、第２のゲート絶縁膜
はＳｉＯ2 膜であることが好ましい。
【００２４】本発明の半導体装置において、第２のゲー
ト絶縁膜は、最大径が１５ｎｍ程度以上である空隙を有
していることが好ましい。
ト絶縁膜は、最大径が１５ｎｍ程度以上である空隙を有
していることが好ましい。
【００２５】本発明に係る第１の薄膜トランジスタの製
造方法は、絶縁性基板の上に半導体膜を形成する半導体
膜形成工程と、半導体膜のチャネル領域の上に第１のゲ
ート絶縁膜を形成する第１のゲート絶縁膜形成工程と、
第１のゲート絶縁膜の上にゲート電極を形成するゲート
電極形成工程と、第１のゲート絶縁膜における、そのド
レイン側の側端から内側に向かう０．１μｍ以上の領域
を除去することにより、ゲート電極のドレイン側の側部
にオーバーハング部を形成する第１のゲート絶縁膜除去
工程と、ゲート電極のオーバーハング部と半導体膜との
間に、第１のゲート絶縁膜の誘電率の９０％以下の誘電
率を有する第２のゲート絶縁膜を形成する第２のゲート
絶縁膜形成工程とを備えている。
造方法は、絶縁性基板の上に半導体膜を形成する半導体
膜形成工程と、半導体膜のチャネル領域の上に第１のゲ
ート絶縁膜を形成する第１のゲート絶縁膜形成工程と、
第１のゲート絶縁膜の上にゲート電極を形成するゲート
電極形成工程と、第１のゲート絶縁膜における、そのド
レイン側の側端から内側に向かう０．１μｍ以上の領域
を除去することにより、ゲート電極のドレイン側の側部
にオーバーハング部を形成する第１のゲート絶縁膜除去
工程と、ゲート電極のオーバーハング部と半導体膜との
間に、第１のゲート絶縁膜の誘電率の９０％以下の誘電
率を有する第２のゲート絶縁膜を形成する第２のゲート
絶縁膜形成工程とを備えている。
【００２６】本発明の第１の薄膜トランジスタの製造方
法によると、第１のゲート絶縁膜除去工程において、チ
ャネル領域の上に形成された第１のゲート絶縁膜におけ
る、そのドレイン側の側端から内側に向かう０．１μｍ
以上の領域を除去した後、第２のゲート絶縁膜形成工程
において、ゲート電極のオーバーハング部と半導体膜と
の間に、第１のゲート絶縁膜の誘電率の９０％以下の誘
電率を有する第２のゲート絶縁膜を形成するため、チャ
ネル領域上の単位面積あたりのゲート容量を相対的に大
きくできる一方、チャネル領域とドレイン領域との接合
部の近傍領域上の単位面積あたりのゲート容量を相対的
に小さくできる。
法によると、第１のゲート絶縁膜除去工程において、チ
ャネル領域の上に形成された第１のゲート絶縁膜におけ
る、そのドレイン側の側端から内側に向かう０．１μｍ
以上の領域を除去した後、第２のゲート絶縁膜形成工程
において、ゲート電極のオーバーハング部と半導体膜と
の間に、第１のゲート絶縁膜の誘電率の９０％以下の誘
電率を有する第２のゲート絶縁膜を形成するため、チャ
ネル領域上の単位面積あたりのゲート容量を相対的に大
きくできる一方、チャネル領域とドレイン領域との接合
部の近傍領域上の単位面積あたりのゲート容量を相対的
に小さくできる。
【００２７】本発明の第１の薄膜トランジスタの製造方
法において、第２のゲート絶縁膜形成工程は、ゲート電
極のオーバーハング部と半導体膜との間に、第１のゲー
ト絶縁膜の誘電率の９０％以下の誘電率を有する絶縁性
膜を充填しながら堆積する工程を含むことが好ましい。
法において、第２のゲート絶縁膜形成工程は、ゲート電
極のオーバーハング部と半導体膜との間に、第１のゲー
ト絶縁膜の誘電率の９０％以下の誘電率を有する絶縁性
膜を充填しながら堆積する工程を含むことが好ましい。
【００２８】本発明の第１の薄膜トランジスタの製造方
法において、第２のゲート絶縁膜形成工程は、ゲート電
極のオーバーハング部と半導体膜との間に、最大径が１
５ｎｍ程度以上である空隙を有する絶縁性膜を充填する
工程を含むことが好ましい。
法において、第２のゲート絶縁膜形成工程は、ゲート電
極のオーバーハング部と半導体膜との間に、最大径が１
５ｎｍ程度以上である空隙を有する絶縁性膜を充填する
工程を含むことが好ましい。
【００２９】本発明に係る第２の薄膜トランジスタの製
造方法は、絶縁性基板の上に半導体膜を形成する半導体
膜形成工程と、半導体膜のチャネル領域の上にＳｉＯ2
膜からなる第１のゲート絶縁膜を形成する第１のゲート
絶縁膜形成工程と、第１のゲート絶縁膜の上にゲート電
極を形成するゲート電極形成工程と、第１のゲート絶縁
膜のドレイン側の側部にＳｉ及びＯ以外の原子である他
の原子をドーズ量５×１０15ｃｍ-2以上でイオン注入し
た後、８００℃以上の温度で熱処理を行なって、第１の
ゲート絶縁膜における、そのドレイン側の側端から内側
に向かう０．１μｍ以上の領域において、第１のゲート
絶縁膜を構成する物質とＳｉ及びＯ以外の原子とを結合
させることにより、第１のゲート絶縁膜の誘電率の９０
％以下の誘電率を有する第２のゲート絶縁膜を形成する
第２のゲート絶縁膜形成工程とを備えている。
造方法は、絶縁性基板の上に半導体膜を形成する半導体
膜形成工程と、半導体膜のチャネル領域の上にＳｉＯ2
膜からなる第１のゲート絶縁膜を形成する第１のゲート
絶縁膜形成工程と、第１のゲート絶縁膜の上にゲート電
極を形成するゲート電極形成工程と、第１のゲート絶縁
膜のドレイン側の側部にＳｉ及びＯ以外の原子である他
の原子をドーズ量５×１０15ｃｍ-2以上でイオン注入し
た後、８００℃以上の温度で熱処理を行なって、第１の
ゲート絶縁膜における、そのドレイン側の側端から内側
に向かう０．１μｍ以上の領域において、第１のゲート
絶縁膜を構成する物質とＳｉ及びＯ以外の原子とを結合
させることにより、第１のゲート絶縁膜の誘電率の９０
％以下の誘電率を有する第２のゲート絶縁膜を形成する
第２のゲート絶縁膜形成工程とを備えている。
【００３０】本発明の第２の薄膜トランジスタの製造方
法によると、第１のゲート絶縁膜形成工程において、チ
ャネル領域の上にＳｉＯ2 膜からなる第１のゲート絶縁
膜を形成した後、第２のゲート絶縁膜形成工程におい
て、第１のゲート絶縁膜における、そのドレイン側の側
端から内側に向かう０．１μｍ以上の領域において、第
１のゲート絶縁膜を構成する物質とＳｉ及びＯ以外の原
子とを結合させることにより、第１のゲート絶縁膜の誘
電率の９０％以下の誘電率を有する第２のゲート絶縁膜
を形成するため、チャネル領域上の単位面積あたりのゲ
ート容量を相対的に大きくできる一方、チャネル領域と
ドレイン領域との接合部の近傍領域上の単位面積あたり
のゲート容量を相対的に小さくできる。
法によると、第１のゲート絶縁膜形成工程において、チ
ャネル領域の上にＳｉＯ2 膜からなる第１のゲート絶縁
膜を形成した後、第２のゲート絶縁膜形成工程におい
て、第１のゲート絶縁膜における、そのドレイン側の側
端から内側に向かう０．１μｍ以上の領域において、第
１のゲート絶縁膜を構成する物質とＳｉ及びＯ以外の原
子とを結合させることにより、第１のゲート絶縁膜の誘
電率の９０％以下の誘電率を有する第２のゲート絶縁膜
を形成するため、チャネル領域上の単位面積あたりのゲ
ート容量を相対的に大きくできる一方、チャネル領域と
ドレイン領域との接合部の近傍領域上の単位面積あたり
のゲート容量を相対的に小さくできる。
【００３１】本発明の第２の薄膜トランジスタの製造方
法において、他の原子はＦ又はＣであることが好まし
い。
法において、他の原子はＦ又はＣであることが好まし
い。
【００３２】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る薄膜トランジスタについて、図
１の断面図を参照しながら説明する。
の第１の実施形態に係る薄膜トランジスタについて、図
１の断面図を参照しながら説明する。
【００３３】図１に示すように、例えば石英基板又はガ
ラス基板の上にＣＶＤ酸化膜が薄く堆積された絶縁性基
板１００の上に、例えばアモルファスシリコン又は多結
晶シリコンからなる半導体薄膜１０１が形成されてい
る。半導体薄膜１０１の中央部には、例えば不純物が注
入されていない（ノンドープの）又はＰ型不純物が薄く
注入されているチャネル領域１０１Ａが形成されている
と共に、半導体薄膜１０１におけるチャネル領域１０１
Ａの両側には、例えばＮ型不純物が薄く注入されている
ＬＤＤ領域１０１Ｂを介して、例えばＮ型不純物が濃く
注入されているソース・ドレイン領域１０１Ｃが形成さ
れている。
ラス基板の上にＣＶＤ酸化膜が薄く堆積された絶縁性基
板１００の上に、例えばアモルファスシリコン又は多結
晶シリコンからなる半導体薄膜１０１が形成されてい
る。半導体薄膜１０１の中央部には、例えば不純物が注
入されていない（ノンドープの）又はＰ型不純物が薄く
注入されているチャネル領域１０１Ａが形成されている
と共に、半導体薄膜１０１におけるチャネル領域１０１
Ａの両側には、例えばＮ型不純物が薄く注入されている
ＬＤＤ領域１０１Ｂを介して、例えばＮ型不純物が濃く
注入されているソース・ドレイン領域１０１Ｃが形成さ
れている。
【００３４】チャネル領域１０１ＡにおけるＬＤＤ領域
１０１Ｂとの接合部の近傍領域以外の領域の上に、例え
ばＣＶＤ法又は熱酸化法により形成されたＳｉＯ2 膜か
らなる第１のゲート絶縁膜１０２が形成されており、ま
た、チャネル領域１０１ＡとＬＤＤ領域１０１Ｂとの接
合部の近傍領域の上に、例えばフッ素（Ｆ）を含むＳｉ
ＯＦ膜からなる第２のゲート絶縁膜１０３が形成されて
おり、さらに、第１のゲート絶縁膜１０２及び第２のゲ
ート絶縁膜１０３の上に、例えば多結晶シリコン又はア
ルミニウムからなるゲート電極１０４が形成されてい
る。尚、第２のゲート絶縁膜１０３を構成するＳｉＯＦ
膜は、ソース・ドレイン電極形成領域を除いて、絶縁性
基板１００の上に全面に亘って形成されている。
１０１Ｂとの接合部の近傍領域以外の領域の上に、例え
ばＣＶＤ法又は熱酸化法により形成されたＳｉＯ2 膜か
らなる第１のゲート絶縁膜１０２が形成されており、ま
た、チャネル領域１０１ＡとＬＤＤ領域１０１Ｂとの接
合部の近傍領域の上に、例えばフッ素（Ｆ）を含むＳｉ
ＯＦ膜からなる第２のゲート絶縁膜１０３が形成されて
おり、さらに、第１のゲート絶縁膜１０２及び第２のゲ
ート絶縁膜１０３の上に、例えば多結晶シリコン又はア
ルミニウムからなるゲート電極１０４が形成されてい
る。尚、第２のゲート絶縁膜１０３を構成するＳｉＯＦ
膜は、ソース・ドレイン電極形成領域を除いて、絶縁性
基板１００の上に全面に亘って形成されている。
【００３５】絶縁性基板１００の上には全面に亘って、
例えばＣＶＤ酸化膜からなる層間絶縁膜１０５が形成さ
れており、また、該層間絶縁膜１０５に形成され、ソー
ス・ドレイン領域１０１Ｃと接続されるコンタクトホー
ルの内部及び上部に例えばアルミニウムからなるソース
・ドレイン電極１０６が形成されている。
例えばＣＶＤ酸化膜からなる層間絶縁膜１０５が形成さ
れており、また、該層間絶縁膜１０５に形成され、ソー
ス・ドレイン領域１０１Ｃと接続されるコンタクトホー
ルの内部及び上部に例えばアルミニウムからなるソース
・ドレイン電極１０６が形成されている。
【００３６】第１の実施形態に係る薄膜トランジスタの
特徴として、第２のゲート絶縁膜１０３の誘電率は、第
１のゲート絶縁膜１０２の誘電率の９０％以下に設定さ
れている。
特徴として、第２のゲート絶縁膜１０３の誘電率は、第
１のゲート絶縁膜１０２の誘電率の９０％以下に設定さ
れている。
【００３７】具体的には、第１のゲート絶縁膜１０２と
して例えば膜厚約８７．５ｎｍのＳｉＯ2 膜が形成され
ていると共に、第２のゲート絶縁膜１０３として第１の
ゲート絶縁膜１０２の膜厚と同じ膜厚約８７．５ｎｍの
ＳｉＯＦ膜が形成されている場合、ＳｉＯ2 膜の比誘電
率が約４．０であり、また、ＳｉＯＦ膜の比誘電率が
３．３〜３．７（形成条件により変化）であるため、仮
にＳｉＯＦ膜の比誘電率を３．５とすると、第１のゲー
ト絶縁膜１０２の誘電率に対する第２のゲート絶縁膜１
０３の誘電率の割合は約８７％となる。
して例えば膜厚約８７．５ｎｍのＳｉＯ2 膜が形成され
ていると共に、第２のゲート絶縁膜１０３として第１の
ゲート絶縁膜１０２の膜厚と同じ膜厚約８７．５ｎｍの
ＳｉＯＦ膜が形成されている場合、ＳｉＯ2 膜の比誘電
率が約４．０であり、また、ＳｉＯＦ膜の比誘電率が
３．３〜３．７（形成条件により変化）であるため、仮
にＳｉＯＦ膜の比誘電率を３．５とすると、第１のゲー
ト絶縁膜１０２の誘電率に対する第２のゲート絶縁膜１
０３の誘電率の割合は約８７％となる。
【００３８】従って、容量に換算すると、膜厚約８７．
５ｎｍのＳｉＯＦ膜からなる第２のゲート絶縁膜１０３
は膜厚約１００ｎｍのＳｉＯ2 膜と等価になるので、第
２のゲート絶縁膜１０３の容量は第１のゲート絶縁膜１
０２の容量よりも小さくなる。
５ｎｍのＳｉＯＦ膜からなる第２のゲート絶縁膜１０３
は膜厚約１００ｎｍのＳｉＯ2 膜と等価になるので、第
２のゲート絶縁膜１０３の容量は第１のゲート絶縁膜１
０２の容量よりも小さくなる。
【００３９】第１の実施形態によると、チャネル領域１
０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域の上
に形成された第２のゲート絶縁膜１０３の誘電率が、チ
ャネル領域１０１ＡにおけるＬＤＤ領域１０１Ｂとの接
合部の近傍領域以外の領域の上に形成された第１のゲー
ト絶縁膜１０２の誘電率の９０％以下であるため、チャ
ネル領域１０１Ａ上の単位面積あたりのゲート容量を相
対的に大きくできる一方、チャネル領域１０１ＡとＬＤ
Ｄ領域１０１Ｂとの接合部の近傍領域上の単位面積あた
りのゲート容量を相対的に小さくできる。このため、チ
ャネル領域１０１Ａ上の単位面積あたりのゲート容量を
相対的に大きくできることにより、薄膜トランジスタが
オンの場合にチャネル領域１０１Ａを流れるオン電流の
大きさを十分に保つことができる一方、チャネル領域１
０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域上の
単位面積あたりのゲート容量を相対的に小さくできるこ
とにより、薄膜トランジスタがオフの場合にチャネル領
域１０１Ａとドレイン領域（ＬＤＤ領域１０１Ｂ）との
間の電位差を小さくできるので、リーク電流つまりオフ
電流の大きさを低減することができる。すなわち、オン
電流の大きさを十分に保ちつつオフ電流の大きさを低減
することができる。
０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域の上
に形成された第２のゲート絶縁膜１０３の誘電率が、チ
ャネル領域１０１ＡにおけるＬＤＤ領域１０１Ｂとの接
合部の近傍領域以外の領域の上に形成された第１のゲー
ト絶縁膜１０２の誘電率の９０％以下であるため、チャ
ネル領域１０１Ａ上の単位面積あたりのゲート容量を相
対的に大きくできる一方、チャネル領域１０１ＡとＬＤ
Ｄ領域１０１Ｂとの接合部の近傍領域上の単位面積あた
りのゲート容量を相対的に小さくできる。このため、チ
ャネル領域１０１Ａ上の単位面積あたりのゲート容量を
相対的に大きくできることにより、薄膜トランジスタが
オンの場合にチャネル領域１０１Ａを流れるオン電流の
大きさを十分に保つことができる一方、チャネル領域１
０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域上の
単位面積あたりのゲート容量を相対的に小さくできるこ
とにより、薄膜トランジスタがオフの場合にチャネル領
域１０１Ａとドレイン領域（ＬＤＤ領域１０１Ｂ）との
間の電位差を小さくできるので、リーク電流つまりオフ
電流の大きさを低減することができる。すなわち、オン
電流の大きさを十分に保ちつつオフ電流の大きさを低減
することができる。
【００４０】尚、第１の実施形態において、第２のゲー
ト絶縁膜１０３としてＳｉＯＦ膜を用いたが、これに代
えて、ＳｉＯＣ膜、Ｃ及びＦを含む重合体膜（例えばポ
リテトラフルオロエチレン膜又はペルフルオロシクロブ
タン膜等）、又はＳｉ及びＯを主成分とする多孔質膜等
を用いてもよい。
ト絶縁膜１０３としてＳｉＯＦ膜を用いたが、これに代
えて、ＳｉＯＣ膜、Ｃ及びＦを含む重合体膜（例えばポ
リテトラフルオロエチレン膜又はペルフルオロシクロブ
タン膜等）、又はＳｉ及びＯを主成分とする多孔質膜等
を用いてもよい。
【００４１】［表１］は、第２のゲート絶縁膜１０３に
用いることができる絶縁膜の比誘電率、及び該比誘電率
のＳｉＯ2 膜の比誘電率に対する割合を示している。
用いることができる絶縁膜の比誘電率、及び該比誘電率
のＳｉＯ2 膜の比誘電率に対する割合を示している。
【００４２】
【表１】
【００４３】（第１の実施形態の変形例）以下、本発明
の第１の実施形態の変形例に係る薄膜トランジスタにつ
いて、図２の断面図を参照しながら説明する。
の第１の実施形態の変形例に係る薄膜トランジスタにつ
いて、図２の断面図を参照しながら説明する。
【００４４】尚、第１の実施形態の変形例においては、
図１に示した第１の実施形態に係る薄膜トランジスタと
同一の部材には同一の符号を付すことにより、説明を省
略する。
図１に示した第１の実施形態に係る薄膜トランジスタと
同一の部材には同一の符号を付すことにより、説明を省
略する。
【００４５】第１の実施形態の変形例に係る薄膜トラン
ジスタが第１の実施形態と異なるのは、第１の実施形態
に係る薄膜トランジスタがシングルゲート構造を有して
いるのに対して、第１の実施形態の変形例に係る薄膜ト
ランジスタはダブルゲート構造（デュアルゲート構造）
を有していることである。
ジスタが第１の実施形態と異なるのは、第１の実施形態
に係る薄膜トランジスタがシングルゲート構造を有して
いるのに対して、第１の実施形態の変形例に係る薄膜ト
ランジスタはダブルゲート構造（デュアルゲート構造）
を有していることである。
【００４６】第１の実施形態の変形例によると、ゲート
電極１０４が２つに分けられトランジスタが直列に接続
されているため、オフ電流の大きさを一層低減すること
ができる。
電極１０４が２つに分けられトランジスタが直列に接続
されているため、オフ電流の大きさを一層低減すること
ができる。
【００４７】尚、第１の実施形態の変形例において、薄
膜トランジスタにダブルゲート構造を用いたが、これに
代えて、トリプルゲート構造を用いてもよい。
膜トランジスタにダブルゲート構造を用いたが、これに
代えて、トリプルゲート構造を用いてもよい。
【００４８】（第２の実施形態）以下、本発明の第２の
実施形態に係る薄膜トランジスタについて、図３の断面
図を参照しながら説明する。
実施形態に係る薄膜トランジスタについて、図３の断面
図を参照しながら説明する。
【００４９】尚、第２の実施形態においては、図１に示
した第１の実施形態に係る薄膜トランジスタと同一の部
材には同一の符号を付すことにより、説明を省略する。
した第１の実施形態に係る薄膜トランジスタと同一の部
材には同一の符号を付すことにより、説明を省略する。
【００５０】第２の実施形態に係る薄膜トランジスタが
第１の実施形態と異なるのは、第１のゲート絶縁膜１０
２が多層化されていること、具体的には図３に示すよう
に第１のゲート絶縁膜１０２が例えばＴａ2Ｏ5膜からな
る上層部分１０２ＡとＳｉＯ2 膜からなる下層部分１０
２Ｂとから構成されていること、及び第２のゲート絶縁
膜１０３がＳｉＯ2 膜から構成されていることである。
第１のゲート絶縁膜１０２においてＴａ2Ｏ5膜を上層部
分１０２Ａとすると共にＳｉＯ2 膜を下層部分１０２Ｂ
としているのは、チャネル領域１０１ＡとＴａ2Ｏ5膜と
が直接接触すると、半導体薄膜１０１に生じる反応等に
よりトランジスタ特性が異常になるからである。
第１の実施形態と異なるのは、第１のゲート絶縁膜１０
２が多層化されていること、具体的には図３に示すよう
に第１のゲート絶縁膜１０２が例えばＴａ2Ｏ5膜からな
る上層部分１０２ＡとＳｉＯ2 膜からなる下層部分１０
２Ｂとから構成されていること、及び第２のゲート絶縁
膜１０３がＳｉＯ2 膜から構成されていることである。
第１のゲート絶縁膜１０２においてＴａ2Ｏ5膜を上層部
分１０２Ａとすると共にＳｉＯ2 膜を下層部分１０２Ｂ
としているのは、チャネル領域１０１ＡとＴａ2Ｏ5膜と
が直接接触すると、半導体薄膜１０１に生じる反応等に
よりトランジスタ特性が異常になるからである。
【００５１】第２の実施形態に係る薄膜トランジスタの
特徴として、第２のゲート絶縁膜１０３の誘電率は、第
１のゲート絶縁膜１０２の平均の誘電率、つまり上層部
分１０２Ａの誘電率と下層部分１０２Ｂの誘電率とを平
均した誘電率の９０％以下に設定されている。
特徴として、第２のゲート絶縁膜１０３の誘電率は、第
１のゲート絶縁膜１０２の平均の誘電率、つまり上層部
分１０２Ａの誘電率と下層部分１０２Ｂの誘電率とを平
均した誘電率の９０％以下に設定されている。
【００５２】具体的には、第１のゲート絶縁膜１０２と
して例えば膜厚１００ｎｍのＴａ2Ｏ5膜からなる上層部
分１０２Ａと例えば膜厚５０ｎｍのＳｉＯ2 膜からなる
下層部分１０２Ｂとが形成されていると共に、第２のゲ
ート絶縁膜１０３として第１のゲート絶縁膜１０２の膜
厚と同じ膜厚１５０ｎｍのＳｉＯ2 膜が形成されている
場合、Ｔａ2Ｏ5膜の比誘電率が約２０であり、また、Ｓ
ｉＯ2 膜の比誘電率が約４．０であるため、第１のゲー
ト絶縁膜１０２の平均の比誘電率は８．６となるので、
第１のゲート絶縁膜１０２の平均の誘電率に対する第２
のゲート絶縁膜１０３の誘電率の割合は約４７％とな
る。
して例えば膜厚１００ｎｍのＴａ2Ｏ5膜からなる上層部
分１０２Ａと例えば膜厚５０ｎｍのＳｉＯ2 膜からなる
下層部分１０２Ｂとが形成されていると共に、第２のゲ
ート絶縁膜１０３として第１のゲート絶縁膜１０２の膜
厚と同じ膜厚１５０ｎｍのＳｉＯ2 膜が形成されている
場合、Ｔａ2Ｏ5膜の比誘電率が約２０であり、また、Ｓ
ｉＯ2 膜の比誘電率が約４．０であるため、第１のゲー
ト絶縁膜１０２の平均の比誘電率は８．６となるので、
第１のゲート絶縁膜１０２の平均の誘電率に対する第２
のゲート絶縁膜１０３の誘電率の割合は約４７％とな
る。
【００５３】従って、容量に換算すると、膜厚１００ｎ
ｍのＴａ2Ｏ5膜と膜厚５０ｎｍのＳｉＯ2 膜とから構成
されている第１のゲート絶縁膜１０２は、膜厚７０ｎｍ
のＳｉＯ2 膜と等価になるので、第２のゲート絶縁膜１
０３の容量は第１のゲート絶縁膜１０２の容量よりも小
さくなる。
ｍのＴａ2Ｏ5膜と膜厚５０ｎｍのＳｉＯ2 膜とから構成
されている第１のゲート絶縁膜１０２は、膜厚７０ｎｍ
のＳｉＯ2 膜と等価になるので、第２のゲート絶縁膜１
０３の容量は第１のゲート絶縁膜１０２の容量よりも小
さくなる。
【００５４】第２の実施形態によると、チャネル領域１
０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域の上
に形成された第２のゲート絶縁膜１０３の誘電率が、チ
ャネル領域１０１ＡにおけるＬＤＤ領域１０１Ｂとの接
合部の近傍領域以外の領域の上に形成された第１のゲー
ト絶縁膜１０２の平均の誘電率の９０％以下であるた
め、チャネル領域１０１Ａ上の単位面積あたりのゲート
容量を相対的に大きくできる一方、チャネル領域１０１
ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域上の単位
面積あたりのゲート容量を相対的に小さくできる。この
ため、チャネル領域１０１Ａ上の単位面積あたりのゲー
ト容量を相対的に大きくできることにより、薄膜トラン
ジスタがオンの場合にチャネル領域１０１Ａを流れるオ
ン電流の大きさを十分に保つことができる一方、チャネ
ル領域１０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍
領域上の単位面積あたりのゲート容量を相対的に小さく
できることにより、薄膜トランジスタがオフの場合にチ
ャネル領域１０１Ａとドレイン領域（ＬＤＤ領域１０１
Ｂ）との間の電位差を小さくできるので、リーク電流つ
まりオフ電流の大きさを低減することができる。すなわ
ち、オン電流の大きさを十分に保ちつつオフ電流の大き
さを低減することができる。
０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域の上
に形成された第２のゲート絶縁膜１０３の誘電率が、チ
ャネル領域１０１ＡにおけるＬＤＤ領域１０１Ｂとの接
合部の近傍領域以外の領域の上に形成された第１のゲー
ト絶縁膜１０２の平均の誘電率の９０％以下であるた
め、チャネル領域１０１Ａ上の単位面積あたりのゲート
容量を相対的に大きくできる一方、チャネル領域１０１
ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域上の単位
面積あたりのゲート容量を相対的に小さくできる。この
ため、チャネル領域１０１Ａ上の単位面積あたりのゲー
ト容量を相対的に大きくできることにより、薄膜トラン
ジスタがオンの場合にチャネル領域１０１Ａを流れるオ
ン電流の大きさを十分に保つことができる一方、チャネ
ル領域１０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍
領域上の単位面積あたりのゲート容量を相対的に小さく
できることにより、薄膜トランジスタがオフの場合にチ
ャネル領域１０１Ａとドレイン領域（ＬＤＤ領域１０１
Ｂ）との間の電位差を小さくできるので、リーク電流つ
まりオフ電流の大きさを低減することができる。すなわ
ち、オン電流の大きさを十分に保ちつつオフ電流の大き
さを低減することができる。
【００５５】尚、第２の実施形態において、第１のゲー
ト絶縁膜１０２としてＴａ2Ｏ5膜とＳｉＯ2 膜との積層
膜を用いたが、これに代えて、酸化ハフニウム膜とＳｉ
Ｏ2膜との積層膜、ＳｉＮ膜とＳｉＯ2 膜との積層膜
（ＮＯ膜）、又はＳｉＮ膜を上下からＳｉＯ2 膜で挟ん
だ積層膜（ＯＮＯ膜）等を用いてもよい。例えば、第１
のゲート絶縁膜１０２として、下地となる膜厚５０ｎｍ
のＳｉＯ2 膜の上に膜厚４０ｎｍのＳｉＮ膜が積層され
たＮＯ膜が形成されており、また、第２のゲート絶縁膜
１０３として第１のゲート絶縁膜１０２の膜厚と同じ膜
厚９０ｎｍのＳｉＯ2 膜が形成されている場合、ＳｉＯ
2 膜の比誘電率が約４．０であり、また、ＳｉＮ膜の比
誘電率が約７．０であるため、第１のゲート絶縁膜１０
２の平均の誘電率に対する第２のゲート絶縁膜１０３の
誘電率の割合は約８１％となる。
ト絶縁膜１０２としてＴａ2Ｏ5膜とＳｉＯ2 膜との積層
膜を用いたが、これに代えて、酸化ハフニウム膜とＳｉ
Ｏ2膜との積層膜、ＳｉＮ膜とＳｉＯ2 膜との積層膜
（ＮＯ膜）、又はＳｉＮ膜を上下からＳｉＯ2 膜で挟ん
だ積層膜（ＯＮＯ膜）等を用いてもよい。例えば、第１
のゲート絶縁膜１０２として、下地となる膜厚５０ｎｍ
のＳｉＯ2 膜の上に膜厚４０ｎｍのＳｉＮ膜が積層され
たＮＯ膜が形成されており、また、第２のゲート絶縁膜
１０３として第１のゲート絶縁膜１０２の膜厚と同じ膜
厚９０ｎｍのＳｉＯ2 膜が形成されている場合、ＳｉＯ
2 膜の比誘電率が約４．０であり、また、ＳｉＮ膜の比
誘電率が約７．０であるため、第１のゲート絶縁膜１０
２の平均の誘電率に対する第２のゲート絶縁膜１０３の
誘電率の割合は約８１％となる。
【００５６】（第３の実施形態）以下、本発明の第３の
実施形態に係る薄膜トランジスタについて、図４の断面
図を参照しながら説明する。
実施形態に係る薄膜トランジスタについて、図４の断面
図を参照しながら説明する。
【００５７】尚、第３の実施形態においては、図１に示
した第１の実施形態に係る薄膜トランジスタと同一の部
材には同一の符号を付すことにより、説明を省略する。
した第１の実施形態に係る薄膜トランジスタと同一の部
材には同一の符号を付すことにより、説明を省略する。
【００５８】第３の実施形態に係る薄膜トランジスタが
第１の実施形態と異なるのは、第１のゲート絶縁膜１０
２及び第２のゲート絶縁膜１０３が共にＳｉＯ2 膜から
構成されていること、及び第２のゲート絶縁膜１０３の
内部に空隙（ボイド）１０３ａが形成されていることで
ある。
第１の実施形態と異なるのは、第１のゲート絶縁膜１０
２及び第２のゲート絶縁膜１０３が共にＳｉＯ2 膜から
構成されていること、及び第２のゲート絶縁膜１０３の
内部に空隙（ボイド）１０３ａが形成されていることで
ある。
【００５９】第３の実施形態に係る薄膜トランジスタの
特徴として、空隙１０３ａを有する第２のゲート絶縁膜
１０３の誘電率は、第１のゲート絶縁膜１０２の誘電率
の９０％以下に設定されている。
特徴として、空隙１０３ａを有する第２のゲート絶縁膜
１０３の誘電率は、第１のゲート絶縁膜１０２の誘電率
の９０％以下に設定されている。
【００６０】具体的には、第１のゲート絶縁膜１０２及
び第２のゲート絶縁膜１０３として例えば膜厚１００ｎ
ｍのＳｉＯ2 膜が形成されていると共に、第２のゲート
絶縁膜１０３の内部に最大径２０ｎｍの空隙１０３ａが
形成されている場合、つまり第２のゲート絶縁膜１０３
が実質的には膜厚８０ｎｍのＳｉＯ2 膜と最大径２０ｎ
ｍの空隙１０３ａとから構成されている場合、ＳｉＯ2
膜の比誘電率が約４．０であり、また、空隙の比誘電率
が約１．０であるため、第２のゲート絶縁膜１０３の平
均の比誘電率は２．５となるので、第１のゲート絶縁膜
１０２の誘電率に対する第２のゲート絶縁膜１０３の平
均の誘電率の割合は約６３％となる。
び第２のゲート絶縁膜１０３として例えば膜厚１００ｎ
ｍのＳｉＯ2 膜が形成されていると共に、第２のゲート
絶縁膜１０３の内部に最大径２０ｎｍの空隙１０３ａが
形成されている場合、つまり第２のゲート絶縁膜１０３
が実質的には膜厚８０ｎｍのＳｉＯ2 膜と最大径２０ｎ
ｍの空隙１０３ａとから構成されている場合、ＳｉＯ2
膜の比誘電率が約４．０であり、また、空隙の比誘電率
が約１．０であるため、第２のゲート絶縁膜１０３の平
均の比誘電率は２．５となるので、第１のゲート絶縁膜
１０２の誘電率に対する第２のゲート絶縁膜１０３の平
均の誘電率の割合は約６３％となる。
【００６１】従って、容量に換算すると、膜厚８０ｎｍ
のＳｉＯ2 膜と最大径２０ｎｍの空隙１０３ａとから構
成される第２のゲート絶縁膜１０３は、膜厚１６０ｎｍ
のＳｉＯ2 膜と等価になるので、第２のゲート絶縁膜１
０３の容量は第１のゲート絶縁膜１０２の容量よりも小
さくなる。
のＳｉＯ2 膜と最大径２０ｎｍの空隙１０３ａとから構
成される第２のゲート絶縁膜１０３は、膜厚１６０ｎｍ
のＳｉＯ2 膜と等価になるので、第２のゲート絶縁膜１
０３の容量は第１のゲート絶縁膜１０２の容量よりも小
さくなる。
【００６２】第３の実施形態によると、チャネル領域１
０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域の上
に形成された第２のゲート絶縁膜１０３の平均の誘電率
が、チャネル領域１０１ＡにおけるＬＤＤ領域１０１Ｂ
との接合部の近傍領域以外の領域の上に形成された第１
のゲート絶縁膜１０２の誘電率の９０％以下に設定され
ているため、チャネル領域１０１Ａ上の単位面積あたり
のゲート容量を相対的に大きくできる一方、チャネル領
域１０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域
上の単位面積あたりのゲート容量を相対的に小さくでき
る。このため、チャネル領域１０１Ａ上の単位面積あた
りのゲート容量を相対的に大きくできることにより、薄
膜トランジスタがオンの場合にチャネル領域１０１Ａを
流れるオン電流の大きさを十分に保つことができる一
方、チャネル領域１０１ＡとＬＤＤ領域１０１Ｂとの接
合部の近傍領域上の単位面積あたりのゲート容量を相対
的に小さくできることにより、薄膜トランジスタがオフ
の場合にチャネル領域１０１Ａとドレイン領域（ＬＤＤ
領域１０１Ｂ）との間の電位差を小さくできるので、リ
ーク電流つまりオフ電流の大きさを低減することができ
る。すなわち、オン電流の大きさを十分に保ちつつオフ
電流の大きさを低減することができる。
０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域の上
に形成された第２のゲート絶縁膜１０３の平均の誘電率
が、チャネル領域１０１ＡにおけるＬＤＤ領域１０１Ｂ
との接合部の近傍領域以外の領域の上に形成された第１
のゲート絶縁膜１０２の誘電率の９０％以下に設定され
ているため、チャネル領域１０１Ａ上の単位面積あたり
のゲート容量を相対的に大きくできる一方、チャネル領
域１０１ＡとＬＤＤ領域１０１Ｂとの接合部の近傍領域
上の単位面積あたりのゲート容量を相対的に小さくでき
る。このため、チャネル領域１０１Ａ上の単位面積あた
りのゲート容量を相対的に大きくできることにより、薄
膜トランジスタがオンの場合にチャネル領域１０１Ａを
流れるオン電流の大きさを十分に保つことができる一
方、チャネル領域１０１ＡとＬＤＤ領域１０１Ｂとの接
合部の近傍領域上の単位面積あたりのゲート容量を相対
的に小さくできることにより、薄膜トランジスタがオフ
の場合にチャネル領域１０１Ａとドレイン領域（ＬＤＤ
領域１０１Ｂ）との間の電位差を小さくできるので、リ
ーク電流つまりオフ電流の大きさを低減することができ
る。すなわち、オン電流の大きさを十分に保ちつつオフ
電流の大きさを低減することができる。
【００６３】また、第３の実施形態によると、第１のゲ
ート絶縁膜１０２及び第２のゲート絶縁膜１０３として
同じ絶縁膜を用いた場合にも、第２のゲート絶縁膜１０
３の内部に低い比誘電率（約１．０）を有する空隙１０
３ａが形成されているため、第２のゲート絶縁膜１０３
の平均の誘電率を、第１のゲート絶縁膜１０２の誘電率
の９０％以下に設定することができる。
ート絶縁膜１０２及び第２のゲート絶縁膜１０３として
同じ絶縁膜を用いた場合にも、第２のゲート絶縁膜１０
３の内部に低い比誘電率（約１．０）を有する空隙１０
３ａが形成されているため、第２のゲート絶縁膜１０３
の平均の誘電率を、第１のゲート絶縁膜１０２の誘電率
の９０％以下に設定することができる。
【００６４】尚、第３の実施形態において、第２のゲー
ト絶縁膜１０３は、最大径が１５ｎｍ程度以上である空
隙を有していることが好ましい。
ト絶縁膜１０３は、最大径が１５ｎｍ程度以上である空
隙を有していることが好ましい。
【００６５】また、第３の実施形態において、第１のゲ
ート絶縁膜１０２及び第２のゲート絶縁膜１０３として
同じ絶縁膜を用いたが、これに代えて、第１のゲート絶
縁膜１０２及び第２のゲート絶縁膜１０３としてそれぞ
れ異なる絶縁膜を用いてもよい。
ート絶縁膜１０２及び第２のゲート絶縁膜１０３として
同じ絶縁膜を用いたが、これに代えて、第１のゲート絶
縁膜１０２及び第２のゲート絶縁膜１０３としてそれぞ
れ異なる絶縁膜を用いてもよい。
【００６６】（第４の実施形態）以下、本発明の第４の
実施形態に係る薄膜トランジスタの製造方法について、
図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）の工程順断
面図を参照しながら説明する。
実施形態に係る薄膜トランジスタの製造方法について、
図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）の工程順断
面図を参照しながら説明する。
【００６７】尚、第４の実施形態は、図１に示す第１の
実施形態に係る薄膜トランジスタを製造する方法の一例
である。
実施形態に係る薄膜トランジスタを製造する方法の一例
である。
【００６８】まず、図５（ａ）に示すように、例えば石
英等からなる絶縁性基板２００の上に例えばアモルファ
スシリコン膜を堆積した後、該アモルファスシリコン膜
に対して例えば固相成長法又はレーザ再結晶化法を用い
ることにより大粒径化された多結晶シリコン膜を形成
し、その後、該多結晶シリコン膜を絶縁性基板２００上
において島状に分離する。次に、島状に分離された多結
晶シリコン膜に対して、しきい値制御のために例えばボ
ロンをイオン注入して薄いＰ型の半導体薄膜２０１を形
成する。
英等からなる絶縁性基板２００の上に例えばアモルファ
スシリコン膜を堆積した後、該アモルファスシリコン膜
に対して例えば固相成長法又はレーザ再結晶化法を用い
ることにより大粒径化された多結晶シリコン膜を形成
し、その後、該多結晶シリコン膜を絶縁性基板２００上
において島状に分離する。次に、島状に分離された多結
晶シリコン膜に対して、しきい値制御のために例えばボ
ロンをイオン注入して薄いＰ型の半導体薄膜２０１を形
成する。
【００６９】次に、図５（ｂ）に示すように、半導体薄
膜２０１の上を含む絶縁性基板２００の上に全面に亘っ
て、例えば膜厚約１００ｎｍを有するＳｉＯ2 膜２０２
を形成する。このとき、高温多結晶シリコン型薄膜トラ
ンジスタを製造する場合には、例えば熱酸化法によりＳ
ｉＯ2 膜を形成し、低温多結晶シリコン型薄膜トランジ
スタを製造する場合には、例えば常圧ＣＶＤ法によりＳ
ｉＯ2 膜を形成する。
膜２０１の上を含む絶縁性基板２００の上に全面に亘っ
て、例えば膜厚約１００ｎｍを有するＳｉＯ2 膜２０２
を形成する。このとき、高温多結晶シリコン型薄膜トラ
ンジスタを製造する場合には、例えば熱酸化法によりＳ
ｉＯ2 膜を形成し、低温多結晶シリコン型薄膜トランジ
スタを製造する場合には、例えば常圧ＣＶＤ法によりＳ
ｉＯ2 膜を形成する。
【００７０】次に、図５（ｃ）に示すように、ＳｉＯ2
膜２０２の上に例えば多結晶シリコン膜からなるゲート
電極２０３を形成する。これにより、ＳｉＯ2 膜２０２
におけるゲート電極２０３の下側を第１のゲート絶縁膜
２０２Ａ（図６（ｂ）参照）として規定する。
膜２０２の上に例えば多結晶シリコン膜からなるゲート
電極２０３を形成する。これにより、ＳｉＯ2 膜２０２
におけるゲート電極２０３の下側を第１のゲート絶縁膜
２０２Ａ（図６（ｂ）参照）として規定する。
【００７１】次に、図５（ｄ）に示すように、ゲート電
極２０３をマスクとして半導体薄膜２０１に対して例え
ばリンを低ドーズ量でイオン注入する。これにより、半
導体薄膜２０１におけるゲート電極２０３の下側をチャ
ネル領域２０１Ａとして規定する。
極２０３をマスクとして半導体薄膜２０１に対して例え
ばリンを低ドーズ量でイオン注入する。これにより、半
導体薄膜２０１におけるゲート電極２０３の下側をチャ
ネル領域２０１Ａとして規定する。
【００７２】次に、図６（ａ）に示すように、ゲート電
極２０３の上を含むＳｉＯ2 膜２０２の上に、フォトリ
ソグラフィにより半導体薄膜２０１におけるＬｄｄ形成
領域を保護するレジストパターン２０４を形成した後、
該レジストパターン２０４をマスクとして半導体薄膜２
０１に対して例えばリンを高ドーズ量でイオン注入し
て、半導体薄膜２０１におけるチャネル領域２０１Ａの
両側にＬｄｄ領域２０１Ｂを介してソース・ドレイン領
域２０１Ｃを形成する。
極２０３の上を含むＳｉＯ2 膜２０２の上に、フォトリ
ソグラフィにより半導体薄膜２０１におけるＬｄｄ形成
領域を保護するレジストパターン２０４を形成した後、
該レジストパターン２０４をマスクとして半導体薄膜２
０１に対して例えばリンを高ドーズ量でイオン注入し
て、半導体薄膜２０１におけるチャネル領域２０１Ａの
両側にＬｄｄ領域２０１Ｂを介してソース・ドレイン領
域２０１Ｃを形成する。
【００７３】次に、図６（ｂ）に示すように、レジスト
パターン２０４を除去した後、ＨＦを含むエッチング液
を用いたウェットエッチングによりＳｉＯ2 膜２０２に
おけるゲート電極２０３の下側から露出している領域を
除去する。このとき、第１のゲート絶縁膜２０２Ａにお
ける、その側端から内側に向かう０．１μｍ以上の領域
をオーバーエッチすることにより、ゲート電極２０３の
側部にオーバーハング部を形成する。このようにする
と、チャネル領域２０１ＡにおけるＬＤＤ領域２０１Ｂ
との接合部の近傍領域以外の領域の上にＳｉＯ2 膜から
なる第１のゲート絶縁膜２０２Ａが形成される。
パターン２０４を除去した後、ＨＦを含むエッチング液
を用いたウェットエッチングによりＳｉＯ2 膜２０２に
おけるゲート電極２０３の下側から露出している領域を
除去する。このとき、第１のゲート絶縁膜２０２Ａにお
ける、その側端から内側に向かう０．１μｍ以上の領域
をオーバーエッチすることにより、ゲート電極２０３の
側部にオーバーハング部を形成する。このようにする
と、チャネル領域２０１ＡにおけるＬＤＤ領域２０１Ｂ
との接合部の近傍領域以外の領域の上にＳｉＯ2 膜から
なる第１のゲート絶縁膜２０２Ａが形成される。
【００７４】次に、図６（ｃ）に示すように、絶縁性基
板２００の上に全面に亘って、例えばＣＶＤ法によりＳ
ｉＯＦ膜を堆積することにより、該ＳｉＯＦ膜を、ゲー
ト電極２０３のオーバーハング部と半導体薄膜２０１と
の間に充填する。このようにすると、チャネル領域２０
１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上に
ＳｉＯＦ膜からなる第２のゲート絶縁膜２０５が形成さ
れる。
板２００の上に全面に亘って、例えばＣＶＤ法によりＳ
ｉＯＦ膜を堆積することにより、該ＳｉＯＦ膜を、ゲー
ト電極２０３のオーバーハング部と半導体薄膜２０１と
の間に充填する。このようにすると、チャネル領域２０
１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上に
ＳｉＯＦ膜からなる第２のゲート絶縁膜２０５が形成さ
れる。
【００７５】尚、ＳｉＯＦ膜からなる第２のゲート絶縁
膜２０５は、ＳｉＯ2 膜からなる第１のゲート絶縁膜２
０２Ａの誘電率の９０％以下の誘電率を有している。
膜２０５は、ＳｉＯ2 膜からなる第１のゲート絶縁膜２
０２Ａの誘電率の９０％以下の誘電率を有している。
【００７６】次に、絶縁性基板２００の上に全面に亘っ
て、層間絶縁膜を形成した後、該層間絶縁膜にソース・
ドレイン領域２０１Ｃと接続されるコンタクトホールを
形成し、その後、該コンタクトホールの内部及び上部に
例えばアルミニウムからなるソース・ドレイン電極を形
成して、図１に示す第１の実施形態に係る薄膜トランジ
スタを完成させる。
て、層間絶縁膜を形成した後、該層間絶縁膜にソース・
ドレイン領域２０１Ｃと接続されるコンタクトホールを
形成し、その後、該コンタクトホールの内部及び上部に
例えばアルミニウムからなるソース・ドレイン電極を形
成して、図１に示す第１の実施形態に係る薄膜トランジ
スタを完成させる。
【００７７】第４の実施形態によると、チャネル領域２
０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上
に、チャネル領域２０１ＡにおけるＬＤＤ領域２０１Ｂ
との接合部の近傍領域以外の領域の上に形成された第１
のゲート絶縁膜２０２Ａの誘電率の９０％以下の誘電率
を有する第２のゲート絶縁膜２０５が形成されるため、
チャネル領域２０１Ａ上の単位面積あたりのゲート容量
を相対的に大きくできる一方、チャネル領域２０１Ａと
ＬＤＤ領域２０１Ｂとの接合部の近傍領域上の単位面積
あたりのゲート容量を相対的に小さくできる。このた
め、チャネル領域２０１Ａ上の単位面積あたりのゲート
容量を相対的に大きくできることにより、薄膜トランジ
スタがオンの場合にチャネル領域２０１Ａを流れるオン
電流の大きさを十分に保つことができる一方、チャネル
領域２０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領
域上の単位面積あたりのゲート容量を相対的に小さくで
きることにより、薄膜トランジスタがオフの場合にチャ
ネル領域２０１Ａとドレイン領域（ＬＤＤ領域２０１
Ｂ）との間の電位差を小さくできるので、リーク電流つ
まりオフ電流の大きさを低減することができる。すなわ
ち、オン電流の大きさを十分に保ちつつオフ電流の大き
さを低減することができる。
０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上
に、チャネル領域２０１ＡにおけるＬＤＤ領域２０１Ｂ
との接合部の近傍領域以外の領域の上に形成された第１
のゲート絶縁膜２０２Ａの誘電率の９０％以下の誘電率
を有する第２のゲート絶縁膜２０５が形成されるため、
チャネル領域２０１Ａ上の単位面積あたりのゲート容量
を相対的に大きくできる一方、チャネル領域２０１Ａと
ＬＤＤ領域２０１Ｂとの接合部の近傍領域上の単位面積
あたりのゲート容量を相対的に小さくできる。このた
め、チャネル領域２０１Ａ上の単位面積あたりのゲート
容量を相対的に大きくできることにより、薄膜トランジ
スタがオンの場合にチャネル領域２０１Ａを流れるオン
電流の大きさを十分に保つことができる一方、チャネル
領域２０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領
域上の単位面積あたりのゲート容量を相対的に小さくで
きることにより、薄膜トランジスタがオフの場合にチャ
ネル領域２０１Ａとドレイン領域（ＬＤＤ領域２０１
Ｂ）との間の電位差を小さくできるので、リーク電流つ
まりオフ電流の大きさを低減することができる。すなわ
ち、オン電流の大きさを十分に保ちつつオフ電流の大き
さを低減することができる。
【００７８】尚、第４の実施形態において、第２のゲー
ト絶縁膜２０５としてＣＶＤ法により形成されたＳｉＯ
Ｆ膜を用いたが、これに代えて、第１のゲート絶縁膜２
０２Ａの誘電率の約９０％以下の誘電率を有する他の絶
縁膜、例えば第１のゲート絶縁膜２０２ＡとしてＳｉＯ
2 膜を用いる場合には、ＣＶＤ法により形成されたＳｉ
ＯＣ膜、若しくはＣ及びＦを含む重合体膜（例えばポリ
テトラフルオロエチレン膜又はペルフルオロシクロブタ
ン膜等）、又はＳＯＧ（スピンオングラス）法により形
成されたＳｉ及びＯを主成分とする多孔質膜等を用いて
もよい。ＳｉＯＦ膜又はＳｉＯＣ膜は高温に対する耐熱
性が良いので、高温多結晶シリコン型薄膜トランジス
タ、低温多結晶シリコン型薄膜トランジスタ又はアモル
ファスシリコン型薄膜トランジスタのいずれを製造する
際にも用いることができるが、Ｃ及びＦを含む重合体膜
又はＳｉ及びＯを主成分とする多孔質膜は約４５０〜７
５０℃以上の温度では耐熱性が悪化するので、低温多結
晶シリコン型薄膜トランジスタ又はアモルファスシリコ
ン型薄膜トランジスタを製造する際にしか用いることが
できない。
ト絶縁膜２０５としてＣＶＤ法により形成されたＳｉＯ
Ｆ膜を用いたが、これに代えて、第１のゲート絶縁膜２
０２Ａの誘電率の約９０％以下の誘電率を有する他の絶
縁膜、例えば第１のゲート絶縁膜２０２ＡとしてＳｉＯ
2 膜を用いる場合には、ＣＶＤ法により形成されたＳｉ
ＯＣ膜、若しくはＣ及びＦを含む重合体膜（例えばポリ
テトラフルオロエチレン膜又はペルフルオロシクロブタ
ン膜等）、又はＳＯＧ（スピンオングラス）法により形
成されたＳｉ及びＯを主成分とする多孔質膜等を用いて
もよい。ＳｉＯＦ膜又はＳｉＯＣ膜は高温に対する耐熱
性が良いので、高温多結晶シリコン型薄膜トランジス
タ、低温多結晶シリコン型薄膜トランジスタ又はアモル
ファスシリコン型薄膜トランジスタのいずれを製造する
際にも用いることができるが、Ｃ及びＦを含む重合体膜
又はＳｉ及びＯを主成分とする多孔質膜は約４５０〜７
５０℃以上の温度では耐熱性が悪化するので、低温多結
晶シリコン型薄膜トランジスタ又はアモルファスシリコ
ン型薄膜トランジスタを製造する際にしか用いることが
できない。
【００７９】また、第４の実施形態において、ゲート電
極２０３を形成した後にイオン注入によりＬｄｄ領域２
０１Ｂを形成したが、これに代えて、第１のゲート絶縁
膜２０２Ａを形成した後、又は第２のゲート絶縁膜２０
５を形成した後にイオン注入によりＬｄｄ領域２０１Ｂ
を形成してもよい。
極２０３を形成した後にイオン注入によりＬｄｄ領域２
０１Ｂを形成したが、これに代えて、第１のゲート絶縁
膜２０２Ａを形成した後、又は第２のゲート絶縁膜２０
５を形成した後にイオン注入によりＬｄｄ領域２０１Ｂ
を形成してもよい。
【００８０】（第５の実施形態）以下、本発明の第５の
実施形態に係る薄膜トランジスタの製造方法について、
図面を参照しながら説明する。
実施形態に係る薄膜トランジスタの製造方法について、
図面を参照しながら説明する。
【００８１】尚、第５の実施形態においては、第４の実
施形態に係る薄膜トランジスタの製造方法の図５（ａ）
〜（ｄ）及び図６（ａ）に示す工程と同様の処理を行な
うので、図６（ａ）に示す工程以降の製造方法について
図７（ａ）及び（ｂ）を参照しながら説明する。
施形態に係る薄膜トランジスタの製造方法の図５（ａ）
〜（ｄ）及び図６（ａ）に示す工程と同様の処理を行な
うので、図６（ａ）に示す工程以降の製造方法について
図７（ａ）及び（ｂ）を参照しながら説明する。
【００８２】まず、図６（ａ）に示すように、イオン注
入によりソース・ドレイン領域２０１Ｃを形成した後、
図７（ａ）に示すように、レジストパターン２０４を除
去する。次に、ゲート電極２０３をマスクとして、Ｓｉ
Ｏ2 膜２０２（図６（ａ）参照）に例えばＦ又はＣをド
ーズ量５×１０15〜１×１０17ｃｍ-2でイオン注入した
後、少なくとも８００℃以上の温度で３０分間以上熱処
理を行なうことにより、ＳｉＯ2 膜２０２におけるゲー
ト電極２０３の下側から露出している領域、及び第１の
ゲート絶縁膜２０２Ａ（ＳｉＯ2 膜２０２におけるゲー
ト電極２０３の下側）における、その側端から内側に向
かう０．１μｍ以上の領域において、第１のゲート絶縁
膜２０２Ａを構成する物質と、イオン注入されたＦ又は
Ｃとを結合させる。このようにすると、チャネル領域２
０１ＡにおけるＬＤＤ領域２０１Ｂとの接合部の近傍領
域以外の領域の上にＳｉＯ2 膜からなる第１のゲート絶
縁膜２０２Ａが形成されると共に、チャネル領域２０１
ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上にＳ
ｉＯＦ膜又はＳｉＯＣ膜からなる第２のゲート絶縁膜２
０５が形成される。
入によりソース・ドレイン領域２０１Ｃを形成した後、
図７（ａ）に示すように、レジストパターン２０４を除
去する。次に、ゲート電極２０３をマスクとして、Ｓｉ
Ｏ2 膜２０２（図６（ａ）参照）に例えばＦ又はＣをド
ーズ量５×１０15〜１×１０17ｃｍ-2でイオン注入した
後、少なくとも８００℃以上の温度で３０分間以上熱処
理を行なうことにより、ＳｉＯ2 膜２０２におけるゲー
ト電極２０３の下側から露出している領域、及び第１の
ゲート絶縁膜２０２Ａ（ＳｉＯ2 膜２０２におけるゲー
ト電極２０３の下側）における、その側端から内側に向
かう０．１μｍ以上の領域において、第１のゲート絶縁
膜２０２Ａを構成する物質と、イオン注入されたＦ又は
Ｃとを結合させる。このようにすると、チャネル領域２
０１ＡにおけるＬＤＤ領域２０１Ｂとの接合部の近傍領
域以外の領域の上にＳｉＯ2 膜からなる第１のゲート絶
縁膜２０２Ａが形成されると共に、チャネル領域２０１
ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上にＳ
ｉＯＦ膜又はＳｉＯＣ膜からなる第２のゲート絶縁膜２
０５が形成される。
【００８３】尚、ＳｉＯＦ膜又はＳｉＯＣ膜からなる第
２のゲート絶縁膜２０５は、ＳｉＯ2 膜からなる第１の
ゲート絶縁膜２０２Ａの誘電率の９０％以下の誘電率を
有している。
２のゲート絶縁膜２０５は、ＳｉＯ2 膜からなる第１の
ゲート絶縁膜２０２Ａの誘電率の９０％以下の誘電率を
有している。
【００８４】次に、図７（ｂ）に示すように、絶縁性基
板２００の上に全面に亘って、層間絶縁膜２０６を形成
した後、該層間絶縁膜２０６にソース・ドレイン領域２
０１Ｃと接続されるコンタクトホールを形成し、その
後、該コンタクトホールの内部及び上部に例えばアルミ
ニウムからなるソース・ドレイン電極２０７を形成す
る。
板２００の上に全面に亘って、層間絶縁膜２０６を形成
した後、該層間絶縁膜２０６にソース・ドレイン領域２
０１Ｃと接続されるコンタクトホールを形成し、その
後、該コンタクトホールの内部及び上部に例えばアルミ
ニウムからなるソース・ドレイン電極２０７を形成す
る。
【００８５】第５の実施形態によると、チャネル領域２
０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上
に、チャネル領域２０１ＡにおけるＬＤＤ領域２０１Ｂ
との接合部の近傍領域以外の領域の上に形成される第１
のゲート絶縁膜２０２Ａの誘電率の９０％以下の誘電率
を有する第２のゲート絶縁膜２０５が形成されるため、
チャネル領域２０１Ａ上の単位面積あたりのゲート容量
を相対的に大きくできる一方、チャネル領域２０１Ａと
ＬＤＤ領域２０１Ｂとの接合部の近傍領域上の単位面積
あたりのゲート容量を相対的に小さくできる。このた
め、チャネル領域２０１Ａ上の単位面積あたりのゲート
容量を相対的に大きくできることにより、薄膜トランジ
スタがオンの場合にチャネル領域２０１Ａを流れるオン
電流の大きさを十分に保つことができる一方、チャネル
領域２０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領
域上の単位面積あたりのゲート容量を相対的に小さくで
きることにより、薄膜トランジスタがオフの場合にチャ
ネル領域２０１Ａとドレイン領域（ＬＤＤ領域２０１
Ｂ）との間の電位差を小さくできるので、リーク電流つ
まりオフ電流の大きさを低減することができる。すなわ
ち、オン電流の大きさを十分に保ちつつオフ電流の大き
さを低減することができる。
０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上
に、チャネル領域２０１ＡにおけるＬＤＤ領域２０１Ｂ
との接合部の近傍領域以外の領域の上に形成される第１
のゲート絶縁膜２０２Ａの誘電率の９０％以下の誘電率
を有する第２のゲート絶縁膜２０５が形成されるため、
チャネル領域２０１Ａ上の単位面積あたりのゲート容量
を相対的に大きくできる一方、チャネル領域２０１Ａと
ＬＤＤ領域２０１Ｂとの接合部の近傍領域上の単位面積
あたりのゲート容量を相対的に小さくできる。このた
め、チャネル領域２０１Ａ上の単位面積あたりのゲート
容量を相対的に大きくできることにより、薄膜トランジ
スタがオンの場合にチャネル領域２０１Ａを流れるオン
電流の大きさを十分に保つことができる一方、チャネル
領域２０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領
域上の単位面積あたりのゲート容量を相対的に小さくで
きることにより、薄膜トランジスタがオフの場合にチャ
ネル領域２０１Ａとドレイン領域（ＬＤＤ領域２０１
Ｂ）との間の電位差を小さくできるので、リーク電流つ
まりオフ電流の大きさを低減することができる。すなわ
ち、オン電流の大きさを十分に保ちつつオフ電流の大き
さを低減することができる。
【００８６】尚、第５の実施形態において、ＳｉＯ2 膜
に対してＦ又はＣをイオン注入することによりＳｉＯＦ
膜又はＳｉＯＣ膜を形成したが、これに代えて、ＳｉＯ
2 膜に対してＳｉ、Ｏ、Ｆ及びＣ以外の原子をイオン注
入することにより、ＳｉＯ2膜の誘電率の約９０％以下
の誘電率を有する絶縁膜を形成してもよい。
に対してＦ又はＣをイオン注入することによりＳｉＯＦ
膜又はＳｉＯＣ膜を形成したが、これに代えて、ＳｉＯ
2 膜に対してＳｉ、Ｏ、Ｆ及びＣ以外の原子をイオン注
入することにより、ＳｉＯ2膜の誘電率の約９０％以下
の誘電率を有する絶縁膜を形成してもよい。
【００８７】（第６の実施形態）以下、本発明の第６の
実施形態に係る薄膜トランジスタの製造方法について、
図面を参照しながら説明する。
実施形態に係る薄膜トランジスタの製造方法について、
図面を参照しながら説明する。
【００８８】尚、第６の実施形態は、図４に示す第３の
実施形態に係る薄膜トランジスタを製造する方法の一例
である。また、第６の実施形態においては、第４の実施
形態に係る薄膜トランジスタの製造方法の図５（ａ）〜
（ｄ）及び図６（ａ）、（ｂ）に示す工程と同様の処理
を行なうので、図６（ｂ）に示す工程以降の製造方法に
ついて図８を参照しながら説明する。
実施形態に係る薄膜トランジスタを製造する方法の一例
である。また、第６の実施形態においては、第４の実施
形態に係る薄膜トランジスタの製造方法の図５（ａ）〜
（ｄ）及び図６（ａ）、（ｂ）に示す工程と同様の処理
を行なうので、図６（ｂ）に示す工程以降の製造方法に
ついて図８を参照しながら説明する。
【００８９】まず、図６（ｂ）に示すように、チャネル
領域２０１ＡにおけるＬＤＤ領域２０１Ｂとの接合部の
近傍領域以外の領域の上にＳｉＯ2 膜からなる第１のゲ
ート絶縁膜２０２Ａを形成すると共に、ゲート電極２０
３の側部にオーバーハング部を形成した後、図８に示す
ように、絶縁性基板２００の上に全面に亘って、例えば
常圧ＣＶＤ法によりＳｉＯ2 膜を堆積することにより、
ゲート電極２０３のオーバーハング部と半導体薄膜２０
１との間に、最大径が２０ｎｍである空隙２０５ａを有
するＳｉＯ2 膜を充填する。このようにすると、チャネ
ル領域２０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍
領域の上に、ＳｉＯ2 膜からなり、最大径が２０ｎｍで
ある空隙２０５ａを有する第２のゲート絶縁膜２０５が
形成される。
領域２０１ＡにおけるＬＤＤ領域２０１Ｂとの接合部の
近傍領域以外の領域の上にＳｉＯ2 膜からなる第１のゲ
ート絶縁膜２０２Ａを形成すると共に、ゲート電極２０
３の側部にオーバーハング部を形成した後、図８に示す
ように、絶縁性基板２００の上に全面に亘って、例えば
常圧ＣＶＤ法によりＳｉＯ2 膜を堆積することにより、
ゲート電極２０３のオーバーハング部と半導体薄膜２０
１との間に、最大径が２０ｎｍである空隙２０５ａを有
するＳｉＯ2 膜を充填する。このようにすると、チャネ
ル領域２０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍
領域の上に、ＳｉＯ2 膜からなり、最大径が２０ｎｍで
ある空隙２０５ａを有する第２のゲート絶縁膜２０５が
形成される。
【００９０】尚、空隙２０５ａの比誘電率は約１．０と
低いため、ＳｉＯ2 膜からなり、最大径が２０ｎｍであ
る空隙２０５ａを有する第２のゲート絶縁膜２０５は、
ＳｉＯ2 膜からなる第１のゲート絶縁膜２０２Ａの誘電
率の９０％以下の誘電率を有している。
低いため、ＳｉＯ2 膜からなり、最大径が２０ｎｍであ
る空隙２０５ａを有する第２のゲート絶縁膜２０５は、
ＳｉＯ2 膜からなる第１のゲート絶縁膜２０２Ａの誘電
率の９０％以下の誘電率を有している。
【００９１】また、常圧ＣＶＤ法は段差被覆性が悪いた
め、通常の使用条件（基板温度等）の下で常圧ＣＶＤ法
により例えばＳｉＯ2 膜を堆積してもＳｉＯ2 膜中に空
隙を形成することができるが、例えば基板温度を通常よ
りも上げた条件の下で常圧ＣＶＤ法によりＳｉＯ2 膜を
堆積すると、ＳｉＯ2 膜中に、より確実に、より大きな
空隙を形成することができる。
め、通常の使用条件（基板温度等）の下で常圧ＣＶＤ法
により例えばＳｉＯ2 膜を堆積してもＳｉＯ2 膜中に空
隙を形成することができるが、例えば基板温度を通常よ
りも上げた条件の下で常圧ＣＶＤ法によりＳｉＯ2 膜を
堆積すると、ＳｉＯ2 膜中に、より確実に、より大きな
空隙を形成することができる。
【００９２】次に、絶縁性基板２００の上に全面に亘っ
て、層間絶縁膜を形成した後、該層間絶縁膜にソース・
ドレイン領域２０１Ｃと接続されるコンタクトホールを
形成し、その後、該コンタクトホールの内部及び上部に
例えばアルミニウムからなるソース・ドレイン電極を形
成して、図４に示す第３の実施形態に係る薄膜トランジ
スタを完成させる。
て、層間絶縁膜を形成した後、該層間絶縁膜にソース・
ドレイン領域２０１Ｃと接続されるコンタクトホールを
形成し、その後、該コンタクトホールの内部及び上部に
例えばアルミニウムからなるソース・ドレイン電極を形
成して、図４に示す第３の実施形態に係る薄膜トランジ
スタを完成させる。
【００９３】第６の実施形態によると、チャネル領域２
０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上
に、チャネル領域２０１ＡにおけるＬＤＤ領域２０１Ｂ
との接合部の近傍領域以外の領域の上に形成される第１
のゲート絶縁膜２０２Ａの誘電率の９０％以下の誘電率
を有する第２のゲート絶縁膜２０５が形成されるため、
チャネル領域２０１Ａ上の単位面積あたりのゲート容量
を相対的に大きくできる一方、チャネル領域２０１Ａと
ＬＤＤ領域２０１Ｂとの接合部の近傍領域上の単位面積
あたりのゲート容量を相対的に小さくできる。このた
め、チャネル領域２０１Ａ上の単位面積あたりのゲート
容量を相対的に大きくできることにより、薄膜トランジ
スタがオンの場合にチャネル領域２０１Ａを流れるオン
電流の大きさを十分に保つことができる一方、チャネル
領域２０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領
域上の単位面積あたりのゲート容量を相対的に小さくで
きることにより、薄膜トランジスタがオフの場合にチャ
ネル領域２０１Ａとドレイン領域（ＬＤＤ領域２０１
Ｂ）との間の電位差を小さくできるので、リーク電流つ
まりオフ電流の大きさを低減することができる。すなわ
ち、オン電流の大きさを十分に保ちつつオフ電流の大き
さを低減することができる。
０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領域の上
に、チャネル領域２０１ＡにおけるＬＤＤ領域２０１Ｂ
との接合部の近傍領域以外の領域の上に形成される第１
のゲート絶縁膜２０２Ａの誘電率の９０％以下の誘電率
を有する第２のゲート絶縁膜２０５が形成されるため、
チャネル領域２０１Ａ上の単位面積あたりのゲート容量
を相対的に大きくできる一方、チャネル領域２０１Ａと
ＬＤＤ領域２０１Ｂとの接合部の近傍領域上の単位面積
あたりのゲート容量を相対的に小さくできる。このた
め、チャネル領域２０１Ａ上の単位面積あたりのゲート
容量を相対的に大きくできることにより、薄膜トランジ
スタがオンの場合にチャネル領域２０１Ａを流れるオン
電流の大きさを十分に保つことができる一方、チャネル
領域２０１ＡとＬＤＤ領域２０１Ｂとの接合部の近傍領
域上の単位面積あたりのゲート容量を相対的に小さくで
きることにより、薄膜トランジスタがオフの場合にチャ
ネル領域２０１Ａとドレイン領域（ＬＤＤ領域２０１
Ｂ）との間の電位差を小さくできるので、リーク電流つ
まりオフ電流の大きさを低減することができる。すなわ
ち、オン電流の大きさを十分に保ちつつオフ電流の大き
さを低減することができる。
【００９４】また、第６の実施形態によると、第１のゲ
ート絶縁膜２０２Ａ及び第２のゲート絶縁膜２０５とし
て同じ絶縁膜を用いた場合にも、第２のゲート絶縁膜２
０５の内部に低い比誘電率（約１．０）を有する空隙２
０５ａを形成するため、第２のゲート絶縁膜２０５の誘
電率を、第１のゲート絶縁膜２０２Ａの誘電率の９０％
以下に設定することができる。
ート絶縁膜２０２Ａ及び第２のゲート絶縁膜２０５とし
て同じ絶縁膜を用いた場合にも、第２のゲート絶縁膜２
０５の内部に低い比誘電率（約１．０）を有する空隙２
０５ａを形成するため、第２のゲート絶縁膜２０５の誘
電率を、第１のゲート絶縁膜２０２Ａの誘電率の９０％
以下に設定することができる。
【００９５】尚、第６の実施形態において、ゲート電極
２０３のオーバーハング部と半導体薄膜２０１との間
に、空隙を有するＳｉＯ2 膜を充填する際に常圧ＣＶＤ
法を用いたが、これに代えて、プラズマＣＶＤ法又は減
圧ＣＶＤ法等を用いてもよい。但し、プラズマＣＶＤ法
を用いる場合には、薄膜トランジスタに対するプラズマ
ダメージ又は絶縁膜内部における電荷の残留等に十分注
意する必要がある。また、減圧ＣＶＤ法を用いる場合に
は、ガス流量を増加させることにより、又は処理温度を
上昇させることにより段差被覆性を劣化させて空隙を形
成する必要がある。
２０３のオーバーハング部と半導体薄膜２０１との間
に、空隙を有するＳｉＯ2 膜を充填する際に常圧ＣＶＤ
法を用いたが、これに代えて、プラズマＣＶＤ法又は減
圧ＣＶＤ法等を用いてもよい。但し、プラズマＣＶＤ法
を用いる場合には、薄膜トランジスタに対するプラズマ
ダメージ又は絶縁膜内部における電荷の残留等に十分注
意する必要がある。また、減圧ＣＶＤ法を用いる場合に
は、ガス流量を増加させることにより、又は処理温度を
上昇させることにより段差被覆性を劣化させて空隙を形
成する必要がある。
【００９６】また、第６の実施形態において、第２のゲ
ート絶縁膜２０５の内部に最大径が１５ｎｍ程度以上で
ある空隙２０５ａを形成することが好ましい。
ート絶縁膜２０５の内部に最大径が１５ｎｍ程度以上で
ある空隙２０５ａを形成することが好ましい。
【００９７】
【発明の効果】本発明の半導体装置によると、チャネル
領域上の単位面積あたりのゲート容量を相対的に大きく
できるため、薄膜トランジスタがオンの場合にチャネル
領域を流れるオン電流の大きさを十分に保つことができ
る一方、チャネル領域とドレイン領域との接合部の近傍
領域上の単位面積あたりのゲート容量を相対的に小さく
できるため、薄膜トランジスタがオフの場合にチャネル
領域とドレイン領域との間の電位差を小さくできるの
で、リーク電流つまりオフ電流の大きさを低減すること
ができる。すなわち、オン電流の大きさを十分に保ちつ
つオフ電流の大きさを低減することができる。
領域上の単位面積あたりのゲート容量を相対的に大きく
できるため、薄膜トランジスタがオンの場合にチャネル
領域を流れるオン電流の大きさを十分に保つことができ
る一方、チャネル領域とドレイン領域との接合部の近傍
領域上の単位面積あたりのゲート容量を相対的に小さく
できるため、薄膜トランジスタがオフの場合にチャネル
領域とドレイン領域との間の電位差を小さくできるの
で、リーク電流つまりオフ電流の大きさを低減すること
ができる。すなわち、オン電流の大きさを十分に保ちつ
つオフ電流の大きさを低減することができる。
【００９８】本発明の半導体装置において、第１のゲー
ト絶縁膜がＳｉＯ2 膜であり、第２のゲート絶縁膜がＳ
ｉＯＦ膜、ＳｉＯＣ膜、Ｓｉ及びＯを主成分とする多孔
質膜、又はＣ及びＦを含む重合体膜であると、第２のゲ
ート絶縁膜の誘電率を第１のゲート絶縁膜の誘電率の９
０％以下に確実に設定できる。
ト絶縁膜がＳｉＯ2 膜であり、第２のゲート絶縁膜がＳ
ｉＯＦ膜、ＳｉＯＣ膜、Ｓｉ及びＯを主成分とする多孔
質膜、又はＣ及びＦを含む重合体膜であると、第２のゲ
ート絶縁膜の誘電率を第１のゲート絶縁膜の誘電率の９
０％以下に確実に設定できる。
【００９９】本発明の半導体装置において、第１のゲー
ト絶縁膜がＴａ2Ｏ5膜を含む積層膜、又はＳｉＯ2 膜と
ＳｉＮ膜とからなる積層膜であり、第２のゲート絶縁膜
がＳｉＯ2 膜であると、第２のゲート絶縁膜の誘電率を
第１のゲート絶縁膜の誘電率の９０％以下に確実に設定
できる。
ト絶縁膜がＴａ2Ｏ5膜を含む積層膜、又はＳｉＯ2 膜と
ＳｉＮ膜とからなる積層膜であり、第２のゲート絶縁膜
がＳｉＯ2 膜であると、第２のゲート絶縁膜の誘電率を
第１のゲート絶縁膜の誘電率の９０％以下に確実に設定
できる。
【０１００】本発明の半導体装置において、第２のゲー
ト絶縁膜が、最大径が１５ｎｍ程度以上である空隙を有
していると、空隙の比誘電率が約１．０と低いため、第
１のゲート絶縁膜及び第２のゲート絶縁膜が同じ種類の
絶縁性膜から形成されている場合であっても、第２のゲ
ート絶縁膜の誘電率を第１のゲート絶縁膜の誘電率の９
０％以下に確実に設定できる。
ト絶縁膜が、最大径が１５ｎｍ程度以上である空隙を有
していると、空隙の比誘電率が約１．０と低いため、第
１のゲート絶縁膜及び第２のゲート絶縁膜が同じ種類の
絶縁性膜から形成されている場合であっても、第２のゲ
ート絶縁膜の誘電率を第１のゲート絶縁膜の誘電率の９
０％以下に確実に設定できる。
【０１０１】本発明の第１の薄膜トランジスタの製造方
法によると、チャネル領域上の単位面積あたりのゲート
容量を相対的に大きくできるため、薄膜トランジスタが
オンの場合にチャネル領域を流れるオン電流の大きさを
十分に保つことができる一方、チャネル領域とドレイン
領域との接合部の近傍領域上の単位面積あたりのゲート
容量を相対的に小さくできるため、薄膜トランジスタが
オフの場合にチャネル領域とドレイン領域との間の電位
差を小さくできるので、リーク電流つまりオフ電流の大
きさを低減することができる。すなわち、オン電流の大
きさを十分に保ちつつオフ電流の大きさを低減すること
ができる。
法によると、チャネル領域上の単位面積あたりのゲート
容量を相対的に大きくできるため、薄膜トランジスタが
オンの場合にチャネル領域を流れるオン電流の大きさを
十分に保つことができる一方、チャネル領域とドレイン
領域との接合部の近傍領域上の単位面積あたりのゲート
容量を相対的に小さくできるため、薄膜トランジスタが
オフの場合にチャネル領域とドレイン領域との間の電位
差を小さくできるので、リーク電流つまりオフ電流の大
きさを低減することができる。すなわち、オン電流の大
きさを十分に保ちつつオフ電流の大きさを低減すること
ができる。
【０１０２】本発明の第１の薄膜トランジスタの製造方
法において、第２のゲート絶縁膜形成工程が、ゲート電
極のオーバーハング部と半導体膜との間に、第１のゲー
ト絶縁膜の誘電率の９０％以下の誘電率を有する絶縁性
膜を充填しながら堆積する工程を含むと、チャネル領域
とドレイン領域との接合部の近傍領域の上に第１のゲー
ト絶縁膜の誘電率の９０％以下の誘電率を有する第２の
ゲート絶縁膜を確実に形成することができる。
法において、第２のゲート絶縁膜形成工程が、ゲート電
極のオーバーハング部と半導体膜との間に、第１のゲー
ト絶縁膜の誘電率の９０％以下の誘電率を有する絶縁性
膜を充填しながら堆積する工程を含むと、チャネル領域
とドレイン領域との接合部の近傍領域の上に第１のゲー
ト絶縁膜の誘電率の９０％以下の誘電率を有する第２の
ゲート絶縁膜を確実に形成することができる。
【０１０３】本発明の第１の薄膜トランジスタの製造方
法において、第２のゲート絶縁膜形成工程が、ゲート電
極のオーバーハング部と半導体膜との間に、最大径が１
５ｎｍ程度以上である空隙を有する絶縁性膜を充填する
工程を含むと、空隙の比誘電率が約１．０と低いため、
第１のゲート絶縁膜及び第２のゲート絶縁膜を同じ種類
の絶縁性膜を用いて形成する場合であっても、チャネル
領域とドレイン領域との接合部の近傍領域の上に第１の
ゲート絶縁膜の誘電率の９０％以下の誘電率を有する第
２のゲート絶縁膜を確実に形成することができる。
法において、第２のゲート絶縁膜形成工程が、ゲート電
極のオーバーハング部と半導体膜との間に、最大径が１
５ｎｍ程度以上である空隙を有する絶縁性膜を充填する
工程を含むと、空隙の比誘電率が約１．０と低いため、
第１のゲート絶縁膜及び第２のゲート絶縁膜を同じ種類
の絶縁性膜を用いて形成する場合であっても、チャネル
領域とドレイン領域との接合部の近傍領域の上に第１の
ゲート絶縁膜の誘電率の９０％以下の誘電率を有する第
２のゲート絶縁膜を確実に形成することができる。
【０１０４】本発明の第２の薄膜トランジスタの製造方
法によると、チャネル領域上の単位面積あたりのゲート
容量を相対的に大きくできるため、薄膜トランジスタが
オンの場合にチャネル領域を流れるオン電流の大きさを
十分に保つことができる一方、チャネル領域とドレイン
領域との接合部の近傍領域上の単位面積あたりのゲート
容量を相対的に小さくできるため、薄膜トランジスタが
オフの場合にチャネル領域とドレイン領域との間の電位
差を小さくできるので、リーク電流つまりオフ電流の大
きさを低減することができる。すなわち、オン電流の大
きさを十分に保ちつつオフ電流の大きさを低減すること
ができる。
法によると、チャネル領域上の単位面積あたりのゲート
容量を相対的に大きくできるため、薄膜トランジスタが
オンの場合にチャネル領域を流れるオン電流の大きさを
十分に保つことができる一方、チャネル領域とドレイン
領域との接合部の近傍領域上の単位面積あたりのゲート
容量を相対的に小さくできるため、薄膜トランジスタが
オフの場合にチャネル領域とドレイン領域との間の電位
差を小さくできるので、リーク電流つまりオフ電流の大
きさを低減することができる。すなわち、オン電流の大
きさを十分に保ちつつオフ電流の大きさを低減すること
ができる。
【０１０５】本発明の第２の薄膜トランジスタの製造方
法において、他の原子がＦ又はＣであると、第２のゲー
ト絶縁膜としてＳｉＯＦ膜又はＳｉＯＣ膜を形成できる
ので、第２のゲート絶縁膜の誘電率をＳｉＯ2 膜からな
る第１のゲート絶縁膜の誘電率の９０％以下に確実に設
定できる。
法において、他の原子がＦ又はＣであると、第２のゲー
ト絶縁膜としてＳｉＯＦ膜又はＳｉＯＣ膜を形成できる
ので、第２のゲート絶縁膜の誘電率をＳｉＯ2 膜からな
る第１のゲート絶縁膜の誘電率の９０％以下に確実に設
定できる。
【０１０６】以上説明したように、本発明に係る薄膜ト
ランジスタ及びその製造方法を用いると、アクティブマ
トリクス型液晶表示装置において表示画素数が増えて１
画素当たりの画素面積が減少した場合にも、画質の劣化
を招くことなく薄膜トランジスタを小型化して１画素当
たりの開口率を上げることができるので、１画素当たり
の明るさが低下することを防ぐことができる。
ランジスタ及びその製造方法を用いると、アクティブマ
トリクス型液晶表示装置において表示画素数が増えて１
画素当たりの画素面積が減少した場合にも、画質の劣化
を招くことなく薄膜トランジスタを小型化して１画素当
たりの開口率を上げることができるので、１画素当たり
の明るさが低下することを防ぐことができる。
【図１】本発明の第１の実施形態に係る薄膜トランジス
タの断面図である。
タの断面図である。
【図２】本発明の第１の実施形態の変形例に係る薄膜ト
ランジスタの断面図である。
ランジスタの断面図である。
【図３】本発明の第２の実施形態に係る薄膜トランジス
タの断面図である。
タの断面図である。
【図４】本発明の第３の実施形態に係る薄膜トランジス
タの断面図である。
タの断面図である。
【図５】（ａ）〜（ｄ）は本発明の第４の実施形態に係
る薄膜トランジスタの製造方法の各工程を示す断面図で
ある。
る薄膜トランジスタの製造方法の各工程を示す断面図で
ある。
【図６】（ａ）〜（ｃ）は本発明の第４の実施形態に係
る薄膜トランジスタの製造方法の各工程を示す断面図で
ある。
る薄膜トランジスタの製造方法の各工程を示す断面図で
ある。
【図７】（ａ）及び（ｂ）は本発明の第５の実施形態に
係る薄膜トランジスタの製造方法の各工程を示す断面図
である。
係る薄膜トランジスタの製造方法の各工程を示す断面図
である。
【図８】第６の実施形態に係る薄膜トランジスタの製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図９】従来のアクティブマトリクス型液晶表示装置の
４画素分の等価回路を示す図である。
４画素分の等価回路を示す図である。
【図１０】従来の薄膜トランジスタの断面図である。
１００ 絶縁性基板 １０１ 半導体薄膜 １０１Ａ チャネル領域 １０１Ｂ ＬＤＤ領域 １０１Ｃ ソース・ドレイン領域 １０２ 第１のゲート絶縁膜 １０２Ａ 第１のゲート絶縁膜の上層部分 １０２Ｂ 第１のゲート絶縁膜の下層部分 １０３ 第２のゲート絶縁膜 １０３ａ 空隙 １０４ ゲート電極 １０５ 層間絶縁膜 １０６ ソース・ドレイン電極 ２００ 絶縁性基板 ２０１ 半導体薄膜 ２０１Ａ チャネル領域 ２０１Ｂ ＬＤＤ領域 ２０１Ｃ ソース・ドレイン領域 ２０２ ＳｉＯ2 膜 ２０２Ａ 第１のゲート絶縁膜 ２０３ ゲート電極 ２０４ レジストパターン ２０５ 第２のゲート絶縁膜 ２０５ａ 空隙 ２０６ 層間絶縁膜 ２０７ ソース・ドレイン電極
フロントページの続き Ｆターム(参考） 5F110 AA04 AA06 BB02 CC02 DD02 DD03 DD13 DD24 EE03 EE09 EE28 FF01 FF02 FF05 FF07 FF09 FF12 FF23 FF27 FF29 FF30 FF32 GG02 GG13 GG35 GG37 GG42 HJ13 HL03 HM15 NN02 NN35 PP03 PP38 QQ05 QQ11
Claims (9)
- 【請求項１】 絶縁性基板上の半導体膜に、チャネル領
域を挟むように形成されたソース領域及びドレイン領域
と、 前記チャネル領域における前記ドレイン領域との接合部
の近傍領域以外の領域の上に形成された第１のゲート絶
縁膜と、 前記チャネル領域と前記ドレイン領域との接合部の近傍
領域の上に形成された第２のゲート絶縁膜と、 前記第１のゲート絶縁膜及び第２のゲート絶縁膜の上に
形成されたゲート電極とを備え、 前記第２のゲート絶縁膜の誘電率は、前記第１のゲート
絶縁膜の誘電率の９０％以下であることを特徴とする薄
膜トランジスタ。 - 【請求項２】 前記第１のゲート絶縁膜はＳｉＯ2 膜で
あり、 前記第２のゲート絶縁膜はＳｉＯＦ膜、ＳｉＯＣ膜、Ｓ
ｉ及びＯを主成分とする多孔質膜、又はＣ及びＦを含む
重合体膜であることを特徴とする請求項１に記載の薄膜
トランジスタ。 - 【請求項３】 前記第１のゲート絶縁膜はＴａ2Ｏ5膜を
含む積層膜、又はＳｉＯ2 膜とＳｉＮ膜とからなる積層
膜であり、 前記第２のゲート絶縁膜はＳｉＯ2 膜であることを特徴
とする請求項１に記載の薄膜トランジスタ。 - 【請求項４】 前記第２のゲート絶縁膜は、最大径が１
５ｎｍ程度以上である空隙を有していることを特徴とす
る請求項１に記載の薄膜トランジスタ。 - 【請求項５】 絶縁性基板の上に半導体膜を形成する半
導体膜形成工程と、 前記半導体膜のチャネル領域の上に第１のゲート絶縁膜
を形成する第１のゲート絶縁膜形成工程と、 前記第１のゲート絶縁膜の上にゲート電極を形成するゲ
ート電極形成工程と、 前記第１のゲート絶縁膜における、そのドレイン側の側
端から内側に向かう０．１μｍ以上の領域を除去するこ
とにより、前記ゲート電極のドレイン側の側部にオーバ
ーハング部を形成する第１のゲート絶縁膜除去工程と、 前記ゲート電極のオーバーハング部と前記半導体膜との
間に、前記第１のゲート絶縁膜の誘電率の９０％以下の
誘電率を有する第２のゲート絶縁膜を形成する第２のゲ
ート絶縁膜形成工程とを備えていることを特徴とする薄
膜トランジスタの製造方法。 - 【請求項６】 第２のゲート絶縁膜形成工程は、前記ゲ
ート電極のオーバーハング部と前記半導体膜との間に、
前記第１のゲート絶縁膜の誘電率の９０％以下の誘電率
を有する絶縁性膜を充填しながら堆積する工程を含むこ
とを特徴とする請求項５に記載の薄膜トランジスタの製
造方法。 - 【請求項７】 第２のゲート絶縁膜形成工程は、前記ゲ
ート電極のオーバーハング部と前記半導体膜との間に、
最大径が１５ｎｍ程度以上である空隙を有する絶縁性膜
を充填する工程を含むことを特徴とする請求項５に記載
の薄膜トランジスタの製造方法。 - 【請求項８】 絶縁性基板の上に半導体膜を形成する半
導体膜形成工程と、 前記半導体膜のチャネル領域の上にＳｉＯ2 膜からなる
第１のゲート絶縁膜を形成する第１のゲート絶縁膜形成
工程と、 前記第１のゲート絶縁膜の上にゲート電極を形成するゲ
ート電極形成工程と、 前記第１のゲート絶縁膜のドレイン側の側部にＳｉ及び
Ｏ以外の原子である他の原子をドーズ量５×１０15ｃｍ
-2以上でイオン注入した後、８００℃以上の温度で熱処
理を行なって、前記第１のゲート絶縁膜における、その
ドレイン側の側端から内側に向かう０．１μｍ以上の領
域において、前記第１のゲート絶縁膜を構成する物質と
前記他の原子とを結合させることにより、前記第１のゲ
ート絶縁膜の誘電率の９０％以下の誘電率を有する第２
のゲート絶縁膜を形成する第２のゲート絶縁膜形成工程
とを備えていることを特徴とする薄膜トランジスタの製
造方法。 - 【請求項９】 前記他の原子はＦ又はＣであることを特
徴とする請求項８に記載の薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372207A JP2000196099A (ja) | 1998-12-28 | 1998-12-28 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372207A JP2000196099A (ja) | 1998-12-28 | 1998-12-28 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000196099A true JP2000196099A (ja) | 2000-07-14 |
Family
ID=18500043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10372207A Pending JP2000196099A (ja) | 1998-12-28 | 1998-12-28 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000196099A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480412B1 (ko) * | 2002-02-26 | 2005-04-06 | 가부시키가이샤 히타치세이사쿠쇼 | 박막 트랜지스터 및 이를 구비한 디스플레이 장치 |
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| JP2015023054A (ja) * | 2013-07-16 | 2015-02-02 | ソニー株式会社 | 放射線撮像装置および放射線撮像表示システム |
| CN104716271A (zh) * | 2013-12-12 | 2015-06-17 | 昆山国显光电有限公司 | 一种半导体器件及其制备方法 |
| JP2018157206A (ja) * | 2017-03-17 | 2018-10-04 | 株式会社リコー | 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム |
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