KR100693236B1 - 반도체 소자 어레이 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 정전기 파괴를 억제할 수 있어, 수율을 향상시킬 수 있는 반도체 소자 어레이 기판을 제공한다. 글래스 기판(3)의 층간 절연막측을 세정하기 전에, 층간 절연막을 개재하여 게이트 전극 배선(11)에 연통하여 개구하는 더미 홀(36)을 각 화소(5)의 표시 도트(5a, 5b, 5c)마다 형성한다. 글래스 기판(3)의 층간 절연막측을 세정했을 때에, 박막 트랜지스터(8)의 폴리실리콘 반도체층(21)에 축적하는 전하와 마찬가지의 전하가, 더미 홀(36)을 통하여 게이트 전극 배선(11)에 축적된다. 게이트 전극 배선(11)과 폴리실리콘 반도체층(21)이 거의 동일한 전위로 된다. 폴리실리콘 반도체층(21)과 게이트 전극 배선(11) 간의 전압차의 발생을 억제할 수 있다.
반도체 소자 어레이 기판, 화소, 글래스 기판
Description
도 1은 본 발명의 반도체 소자 어레이 기판의 제1 실시예를 도시하는 설명 평면도.
도 2는 도 1 중 층간 절연층까지 형성한 상태의 a-a 단면도.
도 3은 도 1 중 층간 절연층까지 형성한 상태의 b-b 단면도.
도 4는 상기 반도체 소자 어레이 기판을 구비한 평면 표시 장치를 도시하는 설명 회로도.
도 5는 상기 반도체 소자 어레이 기판을 도시하는 단면도.
도 6은 본 발명의 제2 실시예의 반도체 소자 어레이 기판을 도시하는 설명 평면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 반도체 소자 어레이 기판
3 : 투광성 기판으로서의 글래스 기판
5 : 화소
5a, 5b, 5c : 표시 도트
8 : 반도체 소자로서의 박막 트랜지스터
11 : 배선층으로서의 게이트 전극 배선
13 : 신호 배선층으로서의 화상 신호 배선
21 : 반도체층으로서의 폴리실리콘 반도체층
31 : 배선 절연층으로서의 게이트 절연막
33 : 층간 절연층으로서의 층간 절연막
34, 35 : 제1 개구부로서의 컨택트 홀
36 : 제2 개구부로서의 더미 홀
37 : 피복층
본 발명은, 반도체층으로부터 배선층이 이격되어 형성된 반도체 소자, 이 반도체 소자를 구비한 반도체 소자 어레이 기판, 및 이 반도체 소자 어레이 기판의 제조 방법에 관한 것이다.
최근, 평면 표시 장치로서의 액정 표시 장치의 대부분은, 박막 트랜지스터 기판으로서의 반도체 소자 어레이 기판을 구비하고 있다. 이 반도체 소자 어레이 기판은, 절연성의 기판을 구비하고 있고, 이 기판 위에는 복수의 화소가 매트릭스 형상으로 형성되어 있다. 이들 복수의 화소는, 1조의 색 단위, 예를 들면 적(Red: R), 녹(Green: G) 및 청(Blue: B)의 3개의 표시 도트를 구비하고 있고, 이들 각 표 시 도트 각각에는, 화소 전극, 축적 용량 및 박막 트랜지스터 각각이 배치되어 있다.
그리고, 반도체 소자 어레이 기판의 기판 위에는, 예를 들면 폴리실리콘막이 섬 형상으로 적층되어 있다. 이 폴리실리콘막을 포함하는 기판 위에는, 게이트 절연막이 적층되어 있다. 또한, 이 폴리실리콘막을 개재한 게이트 절연막 위에는, 게이트 전극 배선으로서의 주사선이 적층되어 있다. 또한, 이 주사선으로부터 이격된 게이트 절연막 위에는, 공통 용량 배선으로서의 보조 용량선이 적층되어 있다.
또한, 이들 주사선 및 보조 용량선을 포함하는 게이트 절연막 위에는 층간 절연막이 적층되어 있다. 이 층간 절연막 위에는, 폴리실리콘막에 컨택트 홀을 통하여 전기적으로 접속된 화상 신호 배선으로서의 신호선이 적층되어 있다.
또한, 이 반도체 소자 어레이 기판의 신호선측에는, 절연성 기판 위에 형성된 색층으로서의 컬러 필터를 구비한 대향 기판이 대향하여 배치되어 있다. 또한, 이들 반도체 소자 어레이 기판과 대향 기판 사이에는 액정이 개삽되어 밀봉되어 액정 표시 장치로 된 구성이 알려져 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 : 일본 특개 2000-187248호 공보(제4-6페이지, 도 1-도 3)
그러나, 상술한 액정 표시 장치에서는, 대량의 데이터를 표시하기 위해서 매우 많은 화소를 필요로 한다. 특히, 이 액정 표시 장치를 퍼스널 컴퓨터에 이용하는 대표적인 화면으로 하고, RGB 3색을 각각 3개의 표시 도트로 구성한 경우에는, 이들 표시 도트를 구비한 수백만의 화소를 반도체 소자 어레이 기판의 기판 위에 제작할 필요가 있다.
최근에는, 액정 표시 장치의 표시에 대한 요구는 해마다 고도의 것으로 되어, 이 액정 표시 장치의 화소의 불량에 의한 점 결함을 될 수 있는 한 적게 하거나, 또한 없애는 것이 요구된다. 그런데, 제조 현장에서는 점 결함이 전혀 없는 액정 표시 장치를 수율 좋게 만드는 것은 매우 어려워서, 점 결함이 적은 구조나 제조 방법을 제공하는 것이 매우 중요하다.
그리고, 액정 표시 장치의 화소의 점 결함이 발생하는 큰 원인 중 하나로는, 이 액정 표시 장치의 반도체 소자 어레이 기판을 작성할 때의 정전기 파괴가 존재한다. 즉, 반도체 소자 어레이 기판의 기판 위에, 박막 트랜지스터용으로서 패턴화된 폴리실리콘막, 게이트 절연막, 주사선, 보조 용량선 및 층간 절연막 각각이 형성되고, 이 층간 절연막 및 게이트 절연막에 컨택트 홀이 형성된 단계, 즉 화상 신호 배선을 층간 절연막 위에 형성하기 전의 상태에서, 이 반도체 소자 어레이 기판을 세정하면, 정전기 파괴에 의한 박막 트랜지스터의 특성 이상이 발생한다는 문제를 갖고 있다.
본 발명은, 이러한 점을 감안하여 이루어진 것으로, 정전기 파괴를 억제할 수 있고, 수율을 향상시킬 수 있는 반도체 소자, 반도체 소자 어레이 기판 및 반도체 소자 어레이 기판의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 반도체층과, 이 반도체층으로부터 이격되어 형성된 배선층과, 이 배선층의 상기 반도체층에 대하여 반대측에 형성되고, 상기 반도체층에 연통하여 개구한 제1 개구부 및 상기 배선층에 연통하여 개구한 제2 개구부를 갖는 층간 절연층을 구비한 것이다.
그리고, 반도체층으로부터 이격되어 형성된 배선층의 반도체층에 대한 반대측에 층간 절연층이 형성되고, 반도체층에 연통하여 개구한 제1 개구부와 배선층에 연통하여 개구한 제2 개구부를 층간 절연층이 갖고 있다. 그 결과, 이 층간 절연층을 형성한 후의 공정에서 발생할 수 있는 정전기에 의해서 제1 개구부를 통하여 반도체층에 축적한 전하와 마찬가지인 전하가 제2 개구부를 통하여 배선층으로 축적된다. 따라서, 이들 반도체층과 배선층 간에 걸리는 전압이 억제되어, 이 반도체층의 정전기 파괴가 억제되기 때문에, 수율이 향상된다.
<실시예>
이하, 본 발명의 액정 표시 장치의 제1 실시예의 구성을 도 1 내지 도 5를 참조하여 설명한다.
도 1 내지 도 5에서, 참조 부호 1은 평면 표시 장치로서의 액정 표시 장치(1)이며, 이 액정 표시 장치(1)는, 톱 게이트 타입의 박막 트랜지스터(Thin Film Transistor: TFT) 방식이다. 그리고, 이 액정 표시 장치(1)는, 도 5에 도시한 바와 같이, 박막 트랜지스터 기판으로서의 대략 사각형 평판 형상의 반도체 소자 어레이 기판(2)을 구비하고 있다. 이 반도체 소자 어레이 기판(2)은, 대략 투명한 사각형 평판 형상의 절연성 기판으로서의 투광성 기판인 글래스 기판(3)을 갖고 있다. 또, 이 글래스 기판(3)으로서는, 예를 들면 ＃1737 글래스 기판(코닝사제) 등 이 이용된다.
또한, 도 4에 도시한 바와 같이, 이 글래스 기판(3)의 일주면인 표면 상의 중앙부에는, 화상 표시 영역으로서의 화면부(4)가 형성되어 있다. 그리고, 이 글래스 기판(3) 위의 화면부(4)에는, 복수의 화소(5)가 매트릭스 형상으로 형성되어 배치되어 있다. 이들 화소(5)는, 적어도 2색 이상인 1조의 색 단위, 예를 들면 적(Red: R), 녹(Green: G) 및 청(Blue: B)의 3개의 표시 도트(5a, 5b, 5c)를 구비하고 있다. 이들 표시 도트(5a, 5b, 5c)는, 각 화소(5)에서 반복하여 배치되어 구성되어 있다. 또한, 이들 표시 도트(5a, 5b, 5c) 각각에는, 화소 전극(6), 축적 용량(7) 및 반도체 소자로서의 박막 트랜지스터(8)가 각각 1개씩 배치되어 있다.
또한, 글래스 기판(3)의 표면에는, 배선층으로서의 주사 배선인 복수의 게이트 전극 배선(11)이, 이 글래스 기판(3)의 폭 방향을 따라 배치되어 있다. 이들 복수의 게이트 전극 배선(11)은, 몰리브덴(Mo) 합금으로써 구성되어 있고, 글래스 기판(3)의 가로 방향을 향하여 등간격으로 평행하게 이격되어 있다. 또한, 이들 복수의 게이트 전극 배선(11)은, 박막 트랜지스터(8)에 전기적으로 접속되어 있다.
또한, 이들 복수의 게이트 전극 배선(11) 사이의 각각에는, 보조 용량선으로서의 복수의 공통 용량 배선(12)이, 글래스 기판(3)의 가로 방향을 따라 배치되어 있다. 이들 복수의 공통 용량 배선(12)은, 글래스 기판(3)의 가로 방향을 향하여 등간격으로 평행하게 이격되어 있다. 또한, 이들 복수의 공통 용량 배선(12)은, 축적 용량(7)에 전기적으로 접속되어 있다. 또한, 이들 복수의 공통 용량 배선(12)은, 박막 트랜지스터(8)에 전기적으로 접속되어 있다.
또한, 글래스 기판(3) 표면에는, 신호 배선층으로서의 신호선인 복수의 화상 신호 배선(13)이, 이 글래스 기판(3)의 세로 방향을 따라 배치되어 있다. 이들 복수의 화상 신호 배선(13)은, 알루미늄(Al)과 고융점 금속과의 적층막으로써 구성되어 있고, 글래스 기판(3)의 세로 방향을 향하여 등간격으로 이격되어 있다.
한편, 이 글래스 기판(3)의 주연부에는, 이 글래스 기판(3)의 가로 방향을 따른 일측 모서리에 형성된 주변 구동 회로로서의 가늘고 긴 사각형 평판 형상의 Y 드라이버 회로인 게이트 드라이버 회로(14)가 배치되어 있다. 이 게이트 드라이버 회로(14)는, 글래스 기판(3)의 세로 방향을 따라 형성되어 있고, 이 글래스 기판(3) 위의 게이트 전극 배선(11) 각각의 일단부가 전기적으로 접속되어 있다.
또한, 이 글래스 기판(3)의 세로 방향을 따른 일단에는, 주변 구동 회로로서의 가늘고 긴 사각형 평판 형상의 X 드라이버 회로인 화상 신호 회로(15)가 배치되어 있다. 이 화상 신호 회로(15)는, 글래스 기판(3)의 가로 방향을 따라 형성되어 있고, 이 글래스 기판(3) 위의 화상 신호 배선(13) 각각의 일단부가 전기적으로 접속되어 있다. 또한, 전술한 공통 용량 배선(12)은, 한묶음으로 되어 주변 구동 회로로서의 드라이버 회로(16)에 각각이 전기적으로 접속되어 있다.
한편, 도 5에 도시한 바와 같이, 이 글래스 기판(3)의 표면에는, 실리콘 질화막이나 산화 실리콘막 등으로써 구성된 도시하지 않은 언더코트층이 적층되어 성막되어 있다. 이 언더코트층 위에는, 스위칭 소자로서의 화소 트랜지스터인 박막 트랜지스터(8)가 1 화소 구성 요소로서 배치되어 있다. 그리고, 이들 박막 트랜지스터(8)는, 언더코트층 위에 형성된 반도체층으로서의 다결정 반도체층인 폴리실리 콘 반도체층(21)을 구비하고 있다.
이 폴리실리콘 반도체층(21)은, 비정질 반도체로서의 비정질 실리콘(a-Si)을 엑시머 레이저 용해 결정화인 어닐링으로써 작성된 폴리실리콘(p-Si) 박막이다. 또한, 이 폴리실리콘 반도체층(21)은, 박막 트랜지스터(8)용 반도체층 패턴이고, 이 폴리실리콘 반도체층(21)의 중앙부에 형성된 활성층으로서의 채널 영역(22)을 갖고 있다. 이 채널 영역(22) 양측에는, 소스 영역(23) 및 드레인 영역(24) 각각이 형성되어 있다.
그리고, 각 박막 트랜지스터(8)의 채널 영역(22), 소스 영역(23) 및 드레인 영역(24) 각각을 포함하는 언더코트층 위에는, 절연성을 갖는 배선 절연층으로서의 실리콘 산화막인 게이트 절연막(31)이 적층되어 성막되어 있다. 이 게이트 절연막(31)은, 플라즈마 화학 증착(Chemical Vapor Deposition: CVD)법에 의한 막 두께 150㎚의 산화 규소막으로써 구성되어 있다. 또한, 이 게이트 절연막(31)은, 폴리실리콘 반도체층(21) 위에 배치되어 있다.
또한, 각 박막 트랜지스터(8)의 채널 영역(22)에 대향한 게이트 절연막(31) 위에는, 한쌍의 가늘고 긴 사각형의 게이트 전극(32)이 적층되어 성막되어 있다. 이들 게이트 전극(32)은, 채널 영역(22)의 길이 방향을 향하여 이격되어 배치되어 있다. 또한, 이들 게이트 전극(32) 각각은, 게이트 절연막(31)을 개재하여 각 박막 트랜지스터(8)의 채널 영역(22)에 대향하고 있다. 또한, 이들 게이트 전극(32)은, 도 1에 도시한 바와 같이, 게이트 전극 배선(11)의 일측 모서리에 일체적으로 접속되어, 이 게이트 전극 배선(11)의 일부를 구성한다. 즉, 이들 게이트 전극 (32)은, 각 게이트 전극 배선(11)의 일측 모서리로부터 수직으로 돌출된 가늘고 긴 사각형 평판 형상으로 형성되어 있다.
여기서, 이들 각 게이트 전극 배선(11) 각각은, 게이트 절연막(31)을 개재하여, 즉 이 게이트 절연막(31)을 사이에 끼고 폴리실리콘 반도체층(21)에 중첩되어 있다. 또한, 이들 각 게이트 전극 배선(11)은, 게이트 절연막(31) 위에 형성되어 있다. 다시 말해서, 이들 각 게이트 전극 배선(11)은 각 박막 트랜지스터(8)의 폴리실리콘 반도체층(21)로부터 게이트 절연막(31)을 개재하여 이격되어 형성되어 있다.
공통 용량 배선(12)은, 도 5에 도시되어 있듯이, 게이트 절연막(31)에 형성되고, 드레인 전극(39)은 층간 절연막(33)을 개재하여 공통 용량 배선(12)에 대향하는 연장부를 갖고 있다. 따라서, 축적 용량(7)은, 공통 용량 배선(12) 및 드레인 전극(39)의 연장부에서 층간 절연막(33)을 사이에 끼고 형성된다. 이 공통 용량 배선(12)은, 박막 트랜지스터(8)의 게이트 전극(32)에 대하여 전기적으로 절연되어 있다. 여기서, 이들 공통 용량 배선(12)은, 게이트 전극 배선(11)과 동일 공정에서 동일 재료로써 형성되어 있다.
그리고, 이 공통 용량 배선(12), 게이트 전극(32) 및 게이트 전극 배선(11) 각각을 포함하는 게이트 절연막(31) 위에는, 층간 절연층으로서의 층간 절연막(33)이 적층되어 성막되어 있다. 이 층간 절연막(33)은, 플라즈마 CVD법에 의한 막 두께 350㎚의 질화 규소와 막 두께 450㎚의 산화 규소와의 적층막으로써 구성되어 있다. 여기서, 이 층간 절연막(33)은, 게이트 전극 배선(11)의 폴리실리콘 반도체층 (21)에 대한 반대측에 형성되어 있다. 또한, 이 층간 절연막(33)은 게이트 전극 배선(11)의 일 주면 상에 형성되어 있다.
또한, 도 1, 도 3 및 도 5에 도시한 바와 같이, 이들 층간 절연막(33) 및 게이트 절연막(31)에는, 이들 층간 절연막(33) 및 게이트 절연막(31) 각각을 관통한 제1 개구부로서의 도통부인 복수의 컨택트 홀(34, 35)이 개구되어 형성되어 있다. 여기서, 이들 컨택트 홀(34, 35)은, 박막 트랜지스터(8)의 게이트 전극(32) 양측에 위치하는, 이 박막 트랜지스터(8)의 소스 영역(23) 및 드레인 영역(24) 위에 형성되어 있다. 그리고, 컨택트 홀(34)은 박막 트랜지스터(8)의 소스 영역(23)에 연통하여 개구하고 있다. 또한, 컨택트 홀(35)은 박막 트랜지스터(8)의 드레인 영역(24)에 연통하여 개구하고 있다.
또한, 도 1 및 도 2에 도시한 바와 같이, 층간 절연막(33)에는, 게이트 전극 배선(11)에 연통하여 개구한 제2 개구부로서의 컨택트 홀인 복수의 더미 홀(36)이 형성되어 있다. 이들 더미 홀(36)은, 반도체 소자 어레이 기판(2)의 글래스 기판(3) 위의 화면부(4)의 각 표시 도트(5a, 5b, 5c)마다 각각 형성되어 있다. 다시 말해서, 이들 더미 홀(36)은, 하나의 표시 도트(5a, 5b, 5c)에 1개씩 형성되어 있다. 또한, 이들 더미 홀(36)은 층간 절연막(33) 위에 형성된 개구 패턴으로써 구성되어 있다.
즉, 이들 더미 홀(36)은 층간 절연막(33)을 개재하여 게이트 전극 배선(11)의 일부를 노출시키고 있고, 이 게이트 전극 배선(11)에 축적되는 전하를 방출시켜, 박막 트랜지스터(8)의 폴리실리콘 반도체층(21)에 축적한 전하를 게이트 전극 배선(11)으로 유출시키고, 이들 폴리실리콘 반도체층(21)과 게이트 전극 배선(11) 사이에 위치하는 게이트 절연막(31)에 걸리는 전압을 억제하여, 박막 트랜지스터의 정전기 파괴를 감소시킨다.
또한, 이들 더미 홀(36)은, 이들 더미 홀(36) 및 컨택트 홀(34, 35) 각각이 형성되고, 화상 신호 배선(13)용 배선 재료가 피착되기 전의 상태에서, 예를 들면 에칭액이나 전해수 등으로 층간 절연막(33)의 표면측을 세정하는 세정 공정 후에, 화상 신호 배선(13)용 배선 재료에 의한 패턴으로써 구성된 도전층으로서의 피복층(37)에 의해서 각각 피복되어 있다. 즉, 이 피복층(37)은 층간 절연막(33) 위에 형성되어 각 더미 홀(36) 내에 충전되어 있고, 이들 각 더미 홀(36) 내에 노출한 게이트 전극 배선(11)을 피복하고 있다. 또한, 이 피복층(37)은 화상 신호 배선(13)과 동일 공정에서 동일 재료로써 형성되어 있다.
여기서, 각 게이트 전극 배선(11)에서의 각 더미 홀(36) 각각이 연통한 부분에는, 이 게이트 전극 배선(11)의 일부를 폭 방향을 향하여 폭을 넓힌 사각형의 확폭부로서의 확폭 배선부(38)가 각각 형성되어 있다. 다시 말해서, 이들 확폭 배선부(38)은, 이들 확폭 배선부(38)의 중앙부에 더미 홀(36)이 연통하도록 구성되어 있다. 또한, 이들 확폭 배선부(38)는 각 화소(5)의 표시 도트(5a, 5b, 5c)마다 형성되고 있고, 각 게이트 전극 배선(11)에 일체적으로 형성된 게이트 전극(32) 사이에 형성되어 있다.
즉, 이들 확폭 배선부(38)는, 이들 확폭 배선부(38)가 형성된 표시 도트(5a, 5b, 5c) 내의 박막 트랜지스터(8)의 드레인 영역(24)과, 이들 확폭 배선부(38)가 형성된 게이트 전극 배선(11)의 길이 방향을 따라 인접하는 표시 도트(5a, 5b, 5c) 내의 박막 트랜지스터(8)의 소스 영역(23) 사이인 대략 중간부에 형성되어 있다. 또한, 이들 확폭 배선부(38)는, 각 게이트 전극 배선(11)으로부터 각 게이트 전극(32)이 돌출하는 방향과는 반대측이다. 이 게이트 전극 배선(11)의 폭 방향을 따른 일측을 향하여 수직으로 돌출하고 있다.
또한, 박막 트랜지스터(8)의 소스 영역(23)에 연통한 컨택트 홀(34)을 포함하는 층간 절연막(33) 위에는, 이 박막 트랜지스터(8)의 소스 전극으로서 기능하는 화상 신호 배선(13)이 적층되어 형성되어 있다. 이 화상 신호 배선(13)은, 컨택트 홀(34)을 통하여 박막 트랜지스터(8)의 소스 영역(23)에 전기적으로 접속되어 도통되어 있다.
또한, 이 박막 트랜지스터(8)의 드레인 영역(24)에 연통한 컨택트 홀(35)을 포함하는 층간 절연막(33) 위에는, 신호선으로서의 드레인 전극(39)이 적층되어 형성되어 있다. 이 드레인 전극(39)은, 축적 용량(7)의 공통 용량 배선(12)에 대향하고 있고, 층간 절연막(33)을 통한 공통 용량 배선(12) 사이에 보조 용량을 축적시킨다. 또한, 이 드레인 전극(39)은, 컨택트 홀(35)을 통하여 박막 트랜지스터(8)의 드레인 영역(24)에 전기적으로 접속되어 도통되어 있다. 또한, 이 드레인 전극(39)은, 화상 신호 배선(13)과 동일한 공정에서 동일 재료로써 형성되어 있다.
여기서, 이들 화상 신호 배선(13), 드레인 전극(39), 폴리실리콘 반도체층(21), 게이트 전극 배선(11), 게이트 절연막(31) 및 층간 절연막(33)에 의해서 각 박막 트랜지스터(8)가 구성되어 있다. 따라서, 이들 각 박막 트랜지스터(8)는, 글 래스 기판(3)의 화면부(4) 위에 매트릭스 형태의 반도체층 패턴으로서 형성되어 있다.
한편, 이들 화상 신호 배선(13) 및 드레인 전극(39)을 포함하는 층간 절연막(33) 위에는, 보호막으로서의 평탄화막(41)이 적층되어 성막되어 있다. 이 평탄화막(41)에는, 이 평탄화막(41)을 관통한 도통부로서의 컨택트 홀(42)이 개구되어 형성되어 있다. 이 컨택트 홀(42)은, 박막 트랜지스터(8)의 드레인 전극(39)에 연통하여 개구하고 있다.
그리고, 이 컨택트 홀(42)을 포함하는 평탄화막(41) 위에는, ITO 박막인 화소 전극(6)이 적층되어 성막되어 있다. 이 화소 전극(6)은, 컨택트 홀(42)을 통하여 드레인 전극(39)에 전기적으로 접속되어 도통되어 있다. 여기서, 이 화소 전극(6)은, 어느 하나의 박막 트랜지스터(8)로써 제어된다. 또한, 이 화소 전극(6)을 포함한 평탄화막(41) 위에는, 배향막(43)이 적층되어 성막되어 있다.
한편, 반도체 소자 어레이 기판(2)의 표면에는, 사각형 평판 형상의 대향 기판(51)이 대향하여 배치되어 있다. 이 대향 기판(51)은, 대략 투명한 사각형 평판 형상의 절연 기판으로서의 투광성 기판인 글래스 기판(52)을 구비하고 있다. 이 글래스 기판(52)에서의 반도체 소자 어레이 기판(2)에 대향한 측의 일주면인 표면에는, 적어도 2색 이상인 1조의 색 단위, 예를 들면 적(Red: R), 녹(Green: G) 및 청(Blue: B)의 3개의 도트가 반복하여 배치되어 구성된 색층인 복수의 컬러 필터(53)가 적층되어 있다. 이들 컬러 필터(53)는, 반도체 소자 어레이 기판(2)에 대향 기판(51)을 대향시켰을 때에, 이 반도체 소자 어레이 기판(2)의 각 화소(5)의 표시 도트(5a, 5b, 5c)에 대응하여 대향하도록 형성되어 있다.
또한, 이들 컬러 필터(53)의 표면에는, 사각형 평판 형상의 대향 전극(54)이 적층되어 형성되어 있다. 이 대향 전극(54)은, 대향 기판(51)의 표면과 반도체 소자 어레이 기판(2)의 표면을 대향시켰을 때에, 이 반도체 소자 어레이 기판(2)의 글래스 기판(3)의 화면부(4) 전체에 걸쳐 대향하는 사각형의 큰 전극이다. 또한, 이 대향 전극(54) 위에는 배향막(55)이 적층되어 성막되어 있다.
그리고, 이 대향 기판(51)은 이 대향 기판(51)의 배향막(55)을 반도체 소자 어레이 기판(2)의 배향막(43)에 대향시킨 상태에서, 이 대향 기판(51)에 반도체 소자 어레이 기판(2)이 부착되어 있다. 즉, 이 반도체 소자 어레이 기판(2)의 화소 전극(6)은, 대향 기판(51)의 대향 전극(54)에 대향하여 배치되어 있다. 또한, 이들 대향 기판(51)의 배향막(55)과 반도체 소자 어레이 기판(2)의 배향막(43) 사이에는, 광 변조층으로서의 액정층으로서 액정(56)이 끼워 넣어져 개삽되어 밀봉되어 있다.
다음으로, 상기 제1 실시예의 반도체 소자 어레이 기판의 제조 방법을 설명한다.
우선, 글래스 기판(3) 위에 언더코트층을 적층시킨 후, 이 언더코트층 위에 플라즈마 CVD법으로써 나타내지 않은 비정질 실리콘막을 성막한다.
이 후, 이 비정질 실리콘막에 엑시머 레이저 빔을 조사하여 레이저 어닐링하여, 이 비정질 실리콘막을 엑시머 레이저 용해 결정화하여 폴리실리콘 박막으로 한다.
계속해서, 이 폴리실리콘 박막을 도핑하고나서 포토리소그래피 공정에 의해 섬 형상으로 하여, 도 1에 도시한 바와 같이, 폴리실리콘 반도체층(21) 패턴을 형성한다.
또한, 플라즈마 CVD법으로써, 각 섬 형상의 폴리실리콘 반도체층(21) 패턴을 포함하는 언더코트층에, 막 두께 150㎚의 산화 규소막을 성막하여 게이트 절연막(31)을 형성한다.
계속해서, 이 게이트 절연막(31) 위에, 몰리브덴(Mo) 합금으로써 구성된 도시하지 않은 도전층을 성막한 후, 이 도전층을 에칭하여 각 박막 트랜지스터(8)의 게이트 전극(32)으로 되는 게이트 전극 배선(11) 및 공통 용량 배선(12) 각각을 형성한다.
이 상태에서, 게이트 전극(32)을 마스크로 하여, 폴리실리콘 반도체층(21)에서의 박막 트랜지스터(8)의 소스 영역(23) 및 드레인 영역(24)으로 되는 부분의 각각을 도핑하여 P형 혹은 N형으로 한다.
이 후, 각 박막 트랜지스터(8)의 게이트 전극 배선(11) 및 축적 용량(7)의 공통 용량 배선(12)을 포함하는 게이트 절연막(31) 위에, 플라즈마 CVD법으로써 막 두께 350㎚의 질화 규소와 막 두께 450㎚의 산화 규소의 적층막을 성막하여 층간 절연막(33)을 형성한다.
계속해서, 포토리소그래피 공정에 의해, 도 3에 도시한 바와 같이, 층간 절연막(33) 및 게이트 절연막(31) 각각을 관통하여 각 박막 트랜지스터(8)의 소스 영역(23) 및 드레인 영역(24) 각각에 연통하는 컨택트 홀(34, 35)을 형성한다.
또한, 포토리소그래피 공정에 의해, 도 2에 도시한 바와 같이, 층간 절연막(33)을 관통하여 각 게이트 전극 배선(11)의 확폭 배선부(38) 각각에 연통하는 더미 홀(36)을 각 화소(5)의 표시 도트(5a, 5b, 5c)마다 형성한다.
이 상태에서, 세정 공정으로서, 예를 들면 에칭액이나, 이산화탄소(CO2)를 버블링한 순수인 전해수 등의 유체에 의해, 반도체 소자 어레이 기판(2)에서의 층간 절연막(33)의 표면측을 세정한다. 또, 이 세정 공정으로서는, 반도체 소자 어레이 기판(2)에서의 층간 절연막(33)의 표면측을 에칭하여 세정해도 된다.
계속해서, 더미 홀(36) 및 컨택트 홀(34, 35) 각각을 포함하는 층간 절연막(33) 위에, 알루미늄(Al)과 고융점 금속의 적층막을 성막하여(적층 구조는 도시하지 않음) 도전층을 형성한 후, 이 도전층을 포토리소그래피 공정에 의해 에칭하여, 각 더미 홀(36)을 피복하는 피복층(37)과, 각 박막 트랜지스터(8)의 소스 전극으로서 기능하는 화상 신호 배선(13)과, 드레인 전극(39)과 각각을 동일한 공정에 의한 동일 재료로써 형성한다.
또한, 이들 화상 신호 배선(13) 및 드레인 전극(39)을 포함하는 층간 절연막(33) 위의 전면에 평탄화막(41)을 성막한다.
계속해서, 포토리소그래피 공정에 의해, 이 평탄화막(41)을 에칭하여, 이 평탄화막(41)에 드레인 전극(39)에 도통하는 컨택트 홀(42)을 형성한다.
이 후, 이 컨택트 홀(42)을 포함하는 평탄화막(41) 위에 투명 도전막을 스퍼터하여 화소 전극(6)을 형성한 후, 포토리소 공정 및 에칭 공정을 하여, 이 화소 전극(6)을 화소 형상으로 패터닝한다.
계속해서, 이 각 화소 전극(6)을 포함하는 평탄화막(41) 위에 배향막(43)을 형성하여 반도체 소자 어레이 기판(2)을 제조한 후, 이 반도체 소자 어레이 기판(2)의 글래스 기판(3) 위인 화면부(4)의 주연부에 게이트 드라이버 회로(14), 화상 신호 회로(15) 및 드라이버 회로(16)를 제작한다.
이 후, 이 반도체 소자 어레이 기판(2)의 배향막(43)측에 대향 기판(51)의 배향막(55)측을 대향시켜서, 이 반도체 소자 어레이 기판(2)을 대향 기판(51)에 부착한 후, 이들 반도체 소자 어레이 기판(2)과 대향 기판(51) 사이에 액정(56)을 개삽시켜 밀봉한다.
또한, 이들 반도체 소자 어레이 기판(2) 및 대향 기판(51)에 도시하지 않은 시스템 회로나 편광판, 백 라이트 등의 여러가지 부재를 조합하여 액정 표시 장치(1)로 한다.
상술한 바와 같이, 상기 제1 실시예에 따르면, 글래스 기판(3) 위에 층간 절연막(33)이 적층되어 컨택트 홀(34, 35)이 형성된 상태이고, 이 층간 절연막(33) 위에 화상 신호 배선(13)용 배선 재료가 피착되기 전의 상태에서, 이 글래스 기판(3)의 층간 절연막(33)측을, 에칭액이나 전해수 등의 유체로 세정한 경우에는, 이들 유체를 제전(除電) 처리한 후에 이용해도, 이들 유체에 실린 전하나, 이들 유체와 층간 절연막(33) 등 간의 마찰 접촉 등에 의해 발생한 전하가 각 컨택트 홀(34, 35)로부터 박막 트랜지스터(8)의 폴리실리콘 반도체층(21)에 축적된다.
그리고, 이 폴리실리콘 반도체층(21)에 축적한 전하에 의해서, 이 폴리실리 콘 반도체층(21)과 게이트 전극 배선(11)의 게이트 전극(32) 간에 전압차가 발생하고, 이 전압차에 의해서 폴리실리콘 반도체층(21)과 게이트 전극(32) 사이에 위치하는 게이트 절연막(31)이 정전기 파괴될 우려가 있다.
그래서, 층간 절연막(33) 및 컨택트 홀(34, 35)이 형성된 글래스 기판(3)의 층간 절연막(33)측을, 에칭액이나 전해수 등의 유체로 세정하기 전에, 층간 절연막(33)을 관통하여 게이트 전극 배선(11)의 확폭 배선부(38)에 연통한 더미 홀(36)을 각 화소(5)의 표시 도트(5a, 5b, 5c)마다 형성한다.
그 결과, 이들 더미 홀(36)이 형성된 상태에서, 글래스 기판(3)의 층간 절연막(33)측을 에칭액이나 전해수 등의 유체로 세정했을 때에, 각 박막 트랜지스터(8)의 폴리실리콘 반도체층(21)에 축적하는 전하와 마찬가지의 전하가, 각 더미 홀(36)로부터 게이트 전극 배선(11)으로 유입하여 축적되어, 이들 게이트 전극 배선(11)과 폴리실리콘 반도체층(21)이 대략 동일한 전위로 된다.
따라서, 이 폴리실리콘 반도체층(21)과 게이트 전극 배선(11) 간에서의 전압차의 발생을 억제할 수 있으므로, 이들 폴리실리콘 반도체층(21)과 게이트 전극(32) 사이에 위치하는 게이트 절연막(31)에 걸리는 전압을 억제할 수 있다. 이 때문에, 이 게이트 절연막(31)의 정전기 파괴를 억제할 수 있으므로, 이 게이트 절연막(31)을 구비한 각 박막 트랜지스터(8)의 특성 이상을 방지할 수 있다.
따라서, 제품으로서 필요한 반도체 소자 어레이 기판(2) 위의 각 화소(5)의 표시 도트(5a, 5b, 5c)에 형성된 박막 트랜지스터(8)가 더미 홀(36)에 의해서 보호될 확률이 높아지게 된다. 따라서, 층간 절연막(33)을 형성한 후에, 화상 신호 배 선(13)용 배선 재료를 피착하기 전의 세정 공정에서 발생하였던 정전기에 기인하는 반도체 소자 어레이 기판(2)의 각 화소(5)의 표시 도트(5a, 5b, 5c)에서의 점 결함의 발생, 즉 트랜지스터 손상을, 반도체 소자 어레이 기판(2)의 화면부(4)의 게이트 전극 배선(11) 위의 층간 절연막(33)에 더미 홀(36)을 형성한다는 공정 증가가 없는 간단한 구성으로 감소할 수 있다.
따라서, 이 반도체 소자 어레이 기판(2)을 구비한 액정 표시 장치(1)의 제조 수율을 대폭 향상할 수 있다. 여기서, 폴리실리콘 반도체층(21)을 이용한 박막 트랜지스터(8)가 각 화소(5)의 표시 도트(5a, 5b, 5c)마다 형성된 액정 표시 장치(1)나, 화면 사이즈가 커서 게이트 전극 배선(11)이 긴 액정 표시 장치(1) 등에, 특히 유효하다.
또한, 화상 신호 배선(13)용 배선 재료로 구성된 피복층(37)으로 각 더미 홀(36)을 피복하고나서, 이들 피복층(37) 및 화상 신호 배선(13)을 포함하는 층간 절연막(33) 위에 평탄화막(41)을 적층시켰기 때문에, 이들 각 더미 홀(36)을 형성한 것에 기인하는 각 박막 트랜지스터(8)의 오작동이나 손상 등이 발생하는 것은 없다.
또, 상기 제1 실시예에서는, 반도체 소자 어레이 기판(2)의 각 화소(5)의 표시 도트(5a, 5b, 5c)마다 더미 홀(36)을 각각 형성했지만, 도 6에 도시한 제2 실시예와 같이, 1조의 색 단위, 즉 RGB의 각 표시 도트(5a, 5b, 5c)를 구비한 각 화소(5)중 B(청)의 표시 도트(5c)의 영역마다, 확폭 배선부(38) 및 더미 홀(36)의 개구 패턴 각각을 형성하여, 이들 각 화소(5)를 하나의 단위로서 적응시킬 수도 있다. 이 경우, 이들 확폭 배선부(38) 및 더미 홀(36) 각각은, 하나의 화소(5)에 대하여 1개씩 형성되어 있다.
또한, 도 1 및 도 6에 도시한 바와 같이, 더미 홀(36)은 RGB의 표시 도트(5a, 5b, 5c)마다 혹은 B의 각 표시 도트(5c)마다 하나의 비율로 배치했지만, 각 표시 도트(5a, 5b, 5c)에 더미 홀(36)을 반드시 1개씩 형성하지 않아도 되기 때문에, 이들 더미 홀(36)을 각 표시 도트(5a, 5b, 5c)에 복수개 배치해도 된다.
즉, 하나의 표시 도트(5a, 5b, 5c)에 2개 이상의 더미 홀(36)을 형성하는 경우도 가능하고, 또한 하나의 화소(5)에 2개 이상의 더미 홀(36)을 형성하는 경우도 가능하다.
또한, 상기 각 실시예에서는, 반도체 소자 어레이 기판(2)과 대향 기판(51) 간에 광 변조층으로서 액정(56)을 밀봉시킨 액정 표시 장치(1)에 대하여 설명했지만, 예를 들면 광 변조층을 액정 재료 대신에 유기 발광 재료로서의 일렉트로 루미네센스(Electro Luminescence: EL) 재료로 한 유기 자기 발광형 표시 장치, 즉 일렉트로 루미네센스 표시 장치 등의 평면 표시 장치에도 대응시켜 이용할 수 있다.
또한, 반도체 소자 어레이 기판(2)의 글래스 기판(3)의 화면부(4)의 주연부에 게이트 드라이버 회로(14), 화상 신호 회로(15) 및 드라이버 회로(16) 등의 주변 구동 회로를 제작하였지만, 이들 게이트 드라이버 회로(14), 화상 신호 회로(15) 및 드라이버 회로(16) 등의 주변 구동 회로를 반도체 소자 어레이 기판(2)과 별개로 형성하여, 이 반도체 소자 어레이 기판(2)에 접속시켜도 된다.
본 발명에 따르면, 층간 절연층을 형성한 후의 공정에서 발생할 수 있는 정전기에 의해서 제1 개구부를 통하여 반도체층에 축적한 전하와 마찬가지로 전하가 제2 개구부를 통하여 배선층에도 축적되므로, 이들 반도체층과 배선층 간에 걸리는 전압을 억제할 수 있고, 이 반도체층의 정전기 파괴를 억제할 수 있기 때문에, 수율을 향상시킬 수 있다.
Claims (8)
- 삭제
- 투광성 기판 상에 형성된 반도체층과, 상기 반도체층 상에 게이트 절연막을 개재하여 형성된 게이트 전극 배선층과, 상기 게이트 전극 배선층 상에 형성된 층간 절연층과, 상기 층간 절연층 및 상기 게이트 절연막의 각각에 형성되고 상기 반도체층에 연통하여 개구하는 제1 개구부와, 상기 층간 절연층에 형성되고 상기 게이트 전극 배선층에 연통하여 개구하는 제2 개구부를 포함하고,상기 층간 절연층, 상기 제1 개구부 및 상기 제2 개구부는 세정되어 있는 것을 특징으로 하는 반도체 소자 어레이 기판.
- 제2항에 있어서,투광성 기판은 복수의 표시 도트를 갖고,제2 개구부는 상기 복수의 표시 도트를 구비한 표시부에 형성되어 있는 것을 특징으로 하는 반도체 소자 어레이 기판.
- 제2항에 있어서,투광성 기판은 복수의 표시 도트를 갖고,제2 개구부는 하나의 상기 표시 도트마다 형성되어 있는 것을 특징으로 하는 반도체 소자 어레이 기판.
- 제3항에 있어서,투광성 기판은 적어도 2 이상의 색 단위의 표시 도트를 갖는 복수의 화소를 구비하고,제2 개구부는 상기 화소 단위로 형성되어 있는 것을 특징으로 한 반도체 소자 어레이 기판.
- 제2항 내지 제5항 중 어느 한 항에 있어서,층간 절연층에 형성된 제2 개구부를 피복하는 피복층을 포함하는 것을 특징으로 하는 반도체 소자 어레이 기판.
- 제6항에 있어서,반도체층에 전기적으로 접속되는 신호 배선층을 포함하고,상기 피복층은 상기 신호 배선층과 동일 공정에서 형성되어 있는 것을 특징으로 하는 반도체 소자 어레이 기판.
- 투광성 기판 상에 반도체층이 형성되고, 상기 반도체층 상에 게이트 절연막을 개재하여 게이트 전극 배선층이 형성되고, 상기 게이트 전극 배선층 상에 층간 절연층이 형성된 반도체 소자 어레이 기판의 제조 방법으로서,상기 반도체 소자 어레이 기판의 상기 층간 절연층 및 상기 게이트 절연막의 각각에 상기 반도체층에 연통하여 개구하는 제1 개구부를 형성함과 함께, 상기 반도체 소자 어레이 기판의 층간 절연층에 상기 게이트 전극 배선층에 연통하여 개구하는 제2 개구부를 형성하고 나서, 상기 반도체 소자 어레이 기판의 층간 절연층 측을 세정하는 것을 특징으로 하는 반도체 소자 어레이 기판의 제조 방법.
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