KR20130007003A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents
표시 장치 및 표시 장치의 제조 방법 Download PDFInfo
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Abstract
표시 장치는 화소 영역과 주변 회로 영역을 갖는 기판, 기판의 주변 회로 영역에 배치되는 주변 회로들, 주변 회로들을 커버하며 기판 상에 배치되는 절연층, 화소 영역의 절연층 상에 배치되는 제1 전극, 주변 회로 영역의 절연층 상에 배치되는 적어도 하나의 보호 구조물, 제1 전극 상에 배치되는 발광 구조물 또는 액정층 등을 포함할 수 있다. 표시 장치의 제조 과정에서 발생되는 정전기들에 의해 주변 회로들이 손상을 입는 것을 방지하여, 표시 장치의 불량을 감소시킬 수 있고, 신뢰성을 향상시킬 수 있다.
Description
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 보호 구조물을 포함하는 표시 장치 및 보호 구조물을 구비하는 표시 장치의 제조 방법에 관한 것이다.
통상적으로 액정 표시(LCD) 장치는 액정 패널 상에 매트릭스 형태로 배열된 액정층이 인가되는 신호에 따라 광 투과율을 조절함으로써 화상을 표시한다. 이러한 액정층에 신호를 제공하기 위한 스위칭 소자로서 박막 트랜지스터(TFT)가 주로 사용되고 있다. 또한, 유기 발광 표시 장치는 일반적으로 양 전극들 사이에 배치되는 유기 발광층으로부터 발생되는 광을 이용하여 영상을 표시한다. 이러한 유기 발광 표시 장치에도 양 전극에 전계를 생성하기 위한 스위칭 소자로서 박막 트랜지스터들이 주로 사용되고 있다.
종래의 액정 표시 장치 또는 유기 발광 표시 장치를 제조하는 과정에서 정전기들이 발생하게 되며, 이와 같은 정전기들에 의해 유리 기판의 주변 회로 영역에 위치하는 주변 회로들이 쉽게 손상을 입게 되며, 이에 따라 표시 장치의 불량을 빈번히 야기하고 신뢰성을 저하시키는 문제점이 발생한다. 특히, 제조 과정 중에 발생되는 정전기에 의하여 게이트 드라이버와 같은 회로가 쉽게 손상을 받으며, 이에 따라 표시 장치의 라인 결함(line defect)이 자주 발생하게 된다.
본 발명의 일 목적은 보호 구조물을 구비하여 정전기에 의한 주변 회로들의 손상을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 보호 구조물을 구비하여 정전기에 기인하는 주변 회로들의 손상을 방지할 수 있는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는, 화소 영역과 주변 회로 영역을 갖는 기판, 상기 기판 상에 배치되는 복수의 트랜지스터들, 상기 복수의 트랜지스터들을 커버하는 절연층, 상기 화소 영역의 상기 절연층 상에 배치되는 제1 전극, 상기 주변 회로 영역의 상기 절연층 상에 배치되는 적어도 하나의 보호 구조물, 상기 제1 전극을 노출시키며 상기 화소 영역 및 상기 주변 회로 영역에 배치되는 화소 정의막, 상기 노출된 제1 전극 상에 배치되는 발광 구조물, 그리고 상기 발광 구조물 및 상기 화소 정의막 상에 배치되는 제2 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 주변 회로 영역의 상기 트랜지스터들은 실질적으로 서로 상이한 도전형을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 제1 전극과 상기 보호 구조물은 실질적으로 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제1 전극과 상기 보호 구조물은 투명 도전성 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극과 상기 보호 구조물은 실질적으로 상이한 물질을 포함할 수 있다. 예를 들면, 상기 제1 전극과 상기 보호 구조물은 금속, 합금, 금속 질화물 및 도전성 금속 산화물 중에서 서로 상이한 물질들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 주변 회로 영역에서 상기 보호 구조물과 상기 제2 전극은 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 상기 주변 회로 영역의 기판 상에는 게이트 드라이버, 데이터 드라이버, 타이밍 컨트롤러 등을 구비하는 주변 회로들이 배치될 수 있다. 이 경우, 상기 보호 구조물은 상기 주변 회로들을 전체적으로 커버할 수 있다. 다른 예시적인 실시예들에 있어서, 복수의 보호 구조물들이 상기 주변 회로들을 각기 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 절연층은, 상기 화소 영역 및 상기 주변 회로 영역의 트랜지스터들을 커버하는 제1 절연막, 그리고 상기 제1 절연막 상에 배치되는 제2 절연막을 포함할 수 있다. 여기서, 상기 보호 구조물은 상기 주변 회로 영역의 상기 제1 절연막 상에 배치될 수 있으며, 상기 제1 전극은 상기 화소 영역의 상기 제2 절연막 상에 배치될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 예시적인 실시예들에 따른 액정 표시 장치는, 화소 영역과 주변 회로 영역을 갖는 제1 기판, 상기 제1 기판 상에 배치되는 복수의 트랜지스터들, 상기 복수의 트랜지스터들을 커버하는 절연층, 상기 화소 영역의 상기 절연층 상에 배치되는 제1 전극, 상기 주변 회로 영역의 상기 절연층 상에 배치되는 적어도 하나의 보호 구조물, 상기 제1 전극 상에 배치되는 액정층, 상기 액정층 및 상기 보호 구조물 상에 배치되는 제2 전극, 상기 제2 전극 상에 배치되는 제2 기판 등을 포함할 수 있다. 이 경우 상기 보호 구조물은 상기 제2 전극에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 주변 회로 영역의 상기 제1 기판 상에는 상기 트랜지스터들을 포함하는 게이트 드라이버, 데이터 드라이버, 타이밍 컨트롤러를 구비하는 주변 회로들이 배치될 수 있다. 여기서, 상기 보호 구조물은 상기 주변 회로들을 전체적으로 커버할 수 있다. 다른 예시적인 실시예들에 따르면, 상기 주변 회로들을 각기 커버하는 복수의 보호 구조물들이 상기 주변 회로 영역의 상기 절연층 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극과 상기 보호 구조물은 실질적으로 동일한 레벨에 위치하거나 또는 상이한 레벨에 배치될 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치의 제조 방법에 있어서, 화소 영역과 주변 회로 영역을 갖는 기판의 주변 회로 영역에 주변 회로들을 형성한 후, 상기 기판 상에 상기 주변 회로들을 커버하는 절연층을 형성할 수 있다. 상기 화소 영역의 상기 절연층 상에 제1 전극을 형성한 다음, 상기 주변 회로 영역의 상기 절연층 상에 적어도 하나의 보호 구조물을 형성할 수 있다. 상기 제1 전극 및 상기 보호 구조물 상에 상기 제1 전극의 일부를 노출시키는 화소 정의막을 형성한 다음, 상기 노출된 제1 전극 상에 발광 구조물을 형성하고, 상기 발광 구조물 및 상기 화소 정의막 상에 제2 전극을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 절연층 상에 도전막을 형성한 후, 상기 도전막을 패터닝하여 상기 화소 영역 및 상기 주변 회로 영역에 각기 상기 제1 전극 및 상기 보호 구조물을 형성할 수 있다.
다른 예시적인 실시예들에 있어서, 상기 기판 상에 상기 주변 회로들을 커버하는 제1 절연막을 형성한 다음, 상기 주변 회로 영역의 상기 제1 절연막 상에 상기 보호 구조물을 형성할 수 있다. 상기 제1 절연막 및 상기 보호 구조물 상에 제2 절연막을 형성한 후, 상기 화소 영역의 상기 제2 절연막 상에 상기 제1 전극을 형성할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 예시적인 실시예들에 따른 액정 표시 장치의 제조 방법에 있어서, 화소 영역과 주변 회로 영역을 갖는 제1 기판의 주변 회로 영역에 주변 회로들을 형성한 다음, 상기 제1 기판 상에 상기 주변 회로들을 커버하는 절연층을 형성할 수 있다. 상기 화소 영역의 상기 절연층 상에 제1 전극을 형성한 후, 상기 주변 회로 영역의 상기 절연층 상에 적어도 하나의 보호 구조물을 형성할 수 있다. 상기 제1 전극 상에 액정층을 형성하고, 상기 액정층 및 상기 보호 구조물 상에 제2 전극을 형성한 후, 상기 제2 전극 상에 제2 기판을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 절연층 상에 도전막을 형성한 다음, 상기 도전막을 패터닝하여 상기 주변 회로들을 전체적으로 커버하는 하나의 보호 구조물 또는 상기 주변 회로들을 각기 커버하는 복수의 보호 구조물들을 형성할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 유기 발광 표시 장치 또는 액정 표시가 주변 회로들을 커버하는 하나 이상의 보호 구조물을 구비하기 때문에 상기 표시 장치의 제조 과정에서 발생되는 정전기들에 의해 상기 주변 회로들이 손상을 입는 것을 효과적으로 방지할 수 있다. 따라서 상기 표시 장치의 불량을 감소시키고 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 효과가 상술한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 6은 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 예시적인 실시예들에 따른 표시 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다.
도 7은 본 발명의 다른 예시적인 실시예들에 따른 표시 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다.
이하, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되는 것은 아니다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들이 이와 같은 용어들에 의해 한정되어서는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소(들)로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소가 제2 또는 제3 구성 요소로 호칭될 수 있고, 유사하게 제2 구성 요소도 제1 또는 제3 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다", "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 6은 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 6에 예시적으로 도시한 방법에 따르면 유기 발광 표시 장치가 수득될 수 있다.
도 1을 참조하면, 화소 영역(I)과 주변 회로 영역(II)을 구비하는 제1 기판(100)을 마련한다. 제1 기판(100)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 제1 기판(100)은 유리 기판, 석영 기판, 투명 플라스틱 기판, 투명 세라믹 기판 등으로 이루어질 수 있다. 설명의 편의를 위하여 주변 회로 영역(II)이 화소 영역(I)에 인접하게 도시되어 있으나, 실질적으로 화소 영역(I)과 주변 회로 영역(II)은 소정의 간격으로 이격된다. 제1 기판(100)의 중앙부에는 복수의 화소 영역(I)들이 배치될 수 있으며, 주변 회로 영역(II)은 이러한 화소 영역(I)들을 둘러싸도록 제1 기판(100)의 주변부에 위치할 수 있다. 예를 들면, 화소 영역(I)에는 구동 트랜지스터들이 배치될 수 있으며, 주변 회로 영역(II)에는 스위칭 트랜지스터들이 위치할 수 있다.
제1 기판(100) 상에 버퍼층(103)을 형성한다. 버퍼층(103)은 화소 영역(I)으로부터 주변 회로 영역(II)까지 연장된다. 버퍼층(103)은 실리콘 화합물을 사용하여 형성될 수 있다. 예를 들면, 버퍼층(103)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 버퍼층(103)은 화학 기상 증착 공정, 열 산화 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정, 스핀 코팅 공정 등을 이용하여 제1 기판(100) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 버퍼층(103)은 상기 실리콘 화합물로 이루어진 단층 구조 또는 다층 구조를 가질 수 있다. 버퍼층(103)은 후속하는 공정들 동안 제1 기판(100)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있다. 제1 기판(100) 상에 버퍼층(103)이 제공될 경우에는, 후속하는 결정화 공정 동안 열의 전달 속도를 조절할 수 있다. 또한, 버퍼층(103)은 제1 기판(100)이 표면이 균일하지 않을 경우에는 제1 기판(100)의 표면의 평탄도를 향상시키는 역할을 수행할 수도 있다. 다른 예시적인 실시예들에 따르면, 제1 기판(100)의 구성 물질 및/또는 표면 상태에 따라 제1 기판(100) 상에 버퍼층(103)이 형성되지 않을 수도 있다.
버퍼층(103) 상에 제1 반도체 패턴(106), 스토리지 캐패시터의 하부 전극(109), 제2 반도체 패턴(112) 및 제3 반도체 패턴(115)을 형성한다. 제1 반도체 패턴(106)과 하부 전극(109)은 화소 영역(I)에 위치하며, 제2 및 제3 반도체 패턴(112, 115)은 주변 회로 영역(II)에 배치된다.
예시적인 실시예들에 있어서, 버퍼층(103) 상에 반도체층(도시되지 않음)을 형성한 후, 상기 반도체층을 패터닝하여 화소 영역(I)에 예비 제1 반도체 패턴(도시되지 않음)과 예비 하부 전극(도시되지 않음)을 형성하고, 주변 회로 영역(II)에 예비 제2 반도체 패턴(도시되지 않음)과 예비 제3 반도체 패턴(도시되지 않음)을 형성할 수 있다. 상기 예비 제1 내지 제3 반도체 패턴과 상기 예비 하부 전극에 대해 결정화 공정을 수행하여 제1 내지 제3 반도체 패턴(106, 112, 115)과 하부 전극(109)을 수득할 수 있다. 상기 반도체층은 아몰퍼스 실리콘, 불순물을 포함하는 아몰퍼스 실리콘 등을 사용하여 형성될 수 있다. 또한, 상기 반도체층은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 스퍼터링 공정 등을 이용하여 형성될 수 있다. 제1 내지 제3 반도체 패턴(106, 112, 115)과 하부 전극(109)은 각기 폴리실리콘, 불순물을 포함하는 폴리실리콘, 부분 결정화 실리콘, 미세 결정들을 포함하는 실리콘 등으로 이루어질 수 있다. 또한, 제1 내지 제3 반도체 패턴(106, 112, 115)과 하부 전극(109)은 레이저 조사 공정, 열처리 공정, 촉매를 이용하는 열처리 공정 등을 이용하여 수득될 수 있다.
다른 예시적인 실시예들에 따르면, 상기 반도체층 및/또는 상기 예비 제1 내지 제3 반도체 패턴과 상기 하부 전극을 형성한 후, 상기 반도체층 및/또는 상기 예비 제1 내지 제3 반도체 패턴과 상기 하부 전극에 대해 탈수소 공정을 수행할 수 있다. 이에 따라, 상기 반도체층 및/또는 상기 예비 제1 내지 제3 반도체 패턴 내의 수소 원자들의 농도를 감소시켜, 제1 내지 제3 반도체 패턴(106, 112, 115)과 상기 스토리지 캐패시터의 전기적인 특성을 향상시킬 수 있다.
도 2를 참조하면, 버퍼층(103) 상에 제1 내지 제3 반도체 패턴(106, 112, 115)과 하부 전극(109)을 커버하는 게이트 절연막(118)을 형성한다. 게이트 절연막(118)은 실리콘 산화물, 금속 산화물 등을 사용하여 형성될 수 있다. 이 경우, 게이트 절연막(118)을 형성하기 위한 금속 산화물은 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 탄탈륨 산화물(TaOx) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 게이트 절연막(118)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정, 프린팅 공정 등을 이용하여 버퍼층(103) 상에 형성될 수 있다.
게이트 절연막(118) 상에는 제1 게이트 전극(121), 상기 스토리지 캐패시터의 상부 전극(124), 제2 게이트 전극(127) 및 제3 게이트 전극(130)이 형성된다. 제1 내지 제3 게이트 전극(121, 127, 130)과 상부 전극(124)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 제1 내지 제3 게이트 전극(121, 127, 130)과 상부 전극(124)은 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은(Ag), 은을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리를 함유하는 합금, 니켈(Ni), 크롬(Cr), 크롬 질화물(CrNx), 몰리브덴(Mo), 몰리브덴을 함유하는 합금, 티타늄(Ti), 티타늄 질화물(TiNx), 백금(Pt), 탄탈륨(Ta), 탄탈륨 질화물(TaNx), 네오디뮴(Nd), 스칸듐(Sc), 스트론튬 루테늄 산화물(SRO), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(118) 상에 제1 도전막(도시되지 않음)을 형성한 후, 사진 식각 공정 또는 추가적인 마스크를 이용하는 식각 공정을 통해 상기 제1 도전막을 패터닝함으로써, 제1 내지 제3 게이트 전극(121, 127, 130)과 상부 전극(124)을 형성할 수 있다. 이 경우, 상기 제1 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정, 진공 증착 공정, 원자층 적층 공정 등을 이용하여 형성될 수 있다. 제1 게이트 전극(121)과 상부 전극(124)은 화소 영역(I)에 위치하며, 제2 및 제3 게이트 전극(127, 130)은 주변 회로 영역(II)에 배치된다. 또한, 화소 영역(I)에 위치하는 상기 스토리지 캐패시터는 하부 전극(109), 게이트 절연막(118)의 일부 및 상부 전극(124)으로 구성된다.
도시되지는 않았으나, 화소 영역(I)에 위치하는 게이트 절연막(118)의 일측 상에는 제1 게이트 전극(121)에 인접하는 게이트 라인이 형성된다. 제1 게이트 전극(121)은 상기 게이트 라인에 연결되며, 상기 게이트 라인은 게이트 절연막(118) 상에서 제1 방향을 따라 연장된다.
도 3을 참조하면, 제1 내지 제3 게이트 전극(121, 127, 130)을 마스크들로 이용하여 제1 내지 제3 반도체 패턴(106, 112, 115)에 불순물들을 주입한다. 이에 따라, 제1 반도체 패턴(106)에 제1 소스 영역(133)과 제1 드레인 영역(139)을 형성하고, 제2 반도체 패턴(112)에 제2 소스 영역(142)과 제2 드레인 영역(148)을 형성한다. 또한, 제3 반도체 패턴(115)에는 제3 소스 영역(151)과 제3 드레인 영역(157)이 형성된다. 이와 같은 제1 내지 제3 소스 영역(133, 142, 151)과 제1 내지 제3 드레인 영역(139, 148, 157)의 형성에 따라 제1 내지 제3 반도체 패턴(106, 112, 115)에는 각기 제1 내지 제3 채널 영역(136, 145, 154)이 정의된다. 예를 들면, 제1 내지 제3 반도체 패턴(106, 112, 115)의 중앙부들에 각기 제1 내지 제3 채널 영역(136, 145, 154)이 형성된다.
예시적인 실시예들에 있어서, 화소 영역(I)과 주변 회로 영역(II)에 형성되는 트랜지스터들의 도전형에 따라 제1 내지 제3 반도체 패턴(106, 112, 115)에 주입되는 불순물들의 종류가 달라질 수 있다. 예를 들면, 화소 영역(I)에 N형 트랜지스터가 형성되는 경우, 제1 반도체 패턴(106)에는 N형 불순물들이 주입되어 제1 소스 영역(133) 및 제1 드레인 영역(139)이 형성될 수 있다. 한편, 주변 회로 영역(II)에 N형 트랜지스터 및 P형 트랜지스터와 같이 서로 상이한 도전형을 갖는 제2 트랜지스터 및 제3 트랜지스터가 형성되는 경우, 제2 반도체 패턴(112)과 제3 반도체 패턴(115)에는 각기 N형 불순물들과 P형 불순물들이 주입되어, 제2 소스 및 드레인 영역(142, 148)과 제3 소스 및 드레인 영역(151, 157)이 형성될 수 있다.
게이트 절연막(118) 상에 제1 내지 제3 게이트 전극(121, 127, 130)과 상부 전극(124)을 덮는 층간 절연막(160)을 형성한다. 층간 절연막(160)은 제1 내지 제3 게이트 전극(121, 127, 130)과 상부 전극(124)의 프로파일들을 따라 게이트 절연막(118) 상에 실질적으로 균일한 두께로 형성될 수 있다. 이에 따라, 층간 절연막(160)에는 제1 내지 제3 게이트 전극(121, 127, 130)과 상부 전극(124)에 인접하는 단차부들이 형성될 수 있다. 층간 절연막(160)은 실리콘 화합물을 사용하여 형성될 수 있다. 예를 들면, 층간 절연막(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 층간 절연막(160)은 전술한 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물 등을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다. 여기서, 층간 절연막(160)은 스핀 코팅 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
도 4를 참조하면, 층간 절연막(160) 상에 제1 내지 제3 소스 전극(163, 169, 175)과 제1 내지 제3 드레인 전극(166, 172, 178)을 형성한다. 제1 소스 전극(163)과 제1 드레인 전극(166)은 제1 게이트 전극(121)을 중심으로 소정의 간격으로 이격되며, 제2 소스 전극(169)과 제2 드레인 전극(172)은 제2 게이트 전극(127)을 중심으로 층간 절연막(160) 상에서 서로 이격된다. 또한, 제3 소스 전극(175)과 제3 드레인 전극(178)은 제3 게이트 전극(130)을 중심으로 하여 층간 절연막(160) 상에서 소정의 간격으로 이격된다. 제1 내지 제3 소스 전극(163, 169, 175)은 각기 층간 절연막(160)을 관통하여 제1 내지 제3 소스 영역(133, 142, 151)에 접속되고, 제1 내지 제3 드레인 전극(166, 172, 178)은 각기 층간 절연막(160)을 관통하여 제1 내지 제3 드레인 영역(139, 148, 157)에 연결된다.
예시적인 실시예들에 있어서, 층간 절연막(160)을 부분적으로 식각하여 제1 내지 제3 소스 영역(133, 142, 151)과 제1 내지 제3 드레인 영역(139, 148, 157)을 각기 부분적으로 노출시키는 콘택 홀들을 형성한 다음, 이러한 콘택 홀들을 채우면서 층간 절연막(160) 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막을 패터닝하여 제1 내지 제3 소스 전극(163, 169, 175)과 제1 내지 제3 드레인 전극(166, 172, 178)을 수득한다. 상기 제2 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정, 진공 증착 공정, 원자층 적층 공정, 프린팅 공정 등을 이용하여 형성될 수 있다. 제1 내지 제3 소스 전극(163, 169, 175)과 제1 내지 제3 드레인 전극(166, 172, 178)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 제1 내지 제3 소스 전극(163, 169, 175)과 제1 내지 제3 드레인 전극(166, 172, 178)은 각기 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브데늄, 몰리브데늄을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 내지 제3 소스 전극(163, 169, 175)과 제1 내지 제3 드레인 전극(166, 172, 178)은 각기 상술한 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
도시하지는 않았으나, 화소 영역(I)의 층간 절연막(160)의 일측 상에는 데이터 라인이 형성된다. 상기 데이터 라인은 상기 게이트 라인이 연장되는 제1 방향과 실질적으로 직교하는 제2 반향을 따라 연장된다. 상기 데이터 라인은 제1 소스 전극(163)에 연결된다.
예시적인 실시예들에 있어서, 제1 내지 제3 소스 전극(163, 169, 175)과 제1 내지 제3 드레인 전극(166, 172, 178)이 형성됨에 따라, 제1 기판(100) 상에는 제1 내지 제3 트랜지스터가 형성된다. 상기 제1 트랜지스터는 화소 영역(I)에 위치하며, 상기 제2 및 제3 트랜지스터는 주변 회로 영역(II)에 배치된다. 여기서, 상기 제1 트랜지스터는 구동 소자의 역할을 할 수 있으며, 상기 제2 및 제3 트랜지스터는 스위칭 소자들의 기능을 수행할 수 있다. 상기 제1 트랜지스터는 제1 반도체 패턴(106), 제1 게이트 전극(121), 제1 소스 전극(163) 및 제1 드레인 전극(166)을 포함하며, 상기 제2 트랜지스터는 제2 반도체 패턴(112), 제2 게이트 전극(127), 제2 소스 전극(169) 및 제2 드레인 전극(172)을 구비한다. 또한, 상기 제3 트랜지스터는 제3 반도체 패턴(115), 제3 게이트 전극(130), 제3 소스 전극(175) 및 제3 드레인 전극(178)으로 구성된다.
예시적인 실시예들에 따르면, 상기 유기 발광 표시 장치의 화소 영역(I)에는 복수의 화소들이 배치되며, 이러한 화소들을 위해 복수의 제1 트랜지스터들이 화소 영역(I)에 형성된다. 상기 유기 발광 표시 장치의 주변 회로 영역(II)에는 상기 제2 트랜지스터, 상기 제3 트랜지스터, 쉬프트 레지스터(shift resistor) 등을 포함하는 게이트 드라이버(gate driver)가 형성된다. 또한, 도시하지는 않았지만 주변 회로 영역(II)에는 데이터 드라이버(data driver), 타이밍 컨트롤러(timing controller) 등의 주변 회로들이 배치된다.
다시 도 4를 참조하면, 층간 절연막(160) 상에 제1 내지 제3 소스 전극(163, 169, 175)과 제1 내지 제3 드레인 전극(166, 172, 178)을 커버하는 절연층(181)을 형성한다. 절연층(181)은 제1 내지 제3 소스 전극(163, 169, 175)과 제1 내지 제3 드레인 전극(166, 172, 178)을 완전히 커버하면서 실질적으로 평탄한 상부 표면을 가질 수 있다. 절연층(181)은 투명 절연 물질, 금속 화합물 등을 사용하여 형성될 수 있다. 예를 들면, 절연층(181)은 포토레지스트, 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 벤조사이클로부텐(BCB), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 아연 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 절연층(181)은 스핀 코팅 공정, 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 진공 증착 공정 등을 이용하여 형성될 수 있다.
도 5를 참조하면, 절연층(181)을 부분적으로 식각하여 제1 드레인 전극(166)을 노출시키는 개구(184)를 형성한 후, 절연층(181) 상에 제1 전극(187)과 보호 구조물(190)을 형성한다. 제1 전극(187)은 화소 영역(I)에 위치하며, 보호 구조물(190)은 주변 회로 영역(II)에 위치한다.
예시적인 실시예들에 있어서, 절연층(181)의 개구(184)를 채우면서 절연층(181) 상에 제3 도전막(도시되지 않음)을 형성한다. 상기 제3 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 프린팅 공, 진공 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 여기서 상기 제3 도전막은 화소 영역(I)으로부터 주변 회로 영역(II)까지 연장된다. 사진 식각 공정 또는 하드 마스크를 이용하는 식각 공정을 통해 상기 제3 도전막을 패터닝하여 화소 영역(I)에 제1 전극(187)을 형성하고 주변 회로 영역(II)에 보호 구조물(190)을 형성한다. 제1 전극(187)은 노출된 제1 드레인 전극(166)과 화소 영역(I)에 위치하는 절연층(181) 상에 형성된다.
보호 구조물(190)은 제1 전극(187)로부터 소정의 간격으로 이격되며, 아래에 위치하는 상기 게이트 드라이버, 상기 데이터 드라이버, 상기 타이밍 컨트롤러 등과 같은 주변 회로 영역(II)에 위치하는 주변 회로들을 제1 기판(100)으로부터 발생되거나 후속하는 공정 동안 발생되는 정전기로부터 보호할 수 있다. 예를 들면, 보호 구조물(190)은 후술하는 바와 같이 각 화소들이 공통되는 제2 전극(199)(도 6 참조)에 전기적으로 연결될 수 있으므로, 상기 유기 발광 표시 장치의 제조 과정에서 발생되는 정전기들을 효과적으로 분산시킬 수 있다. 따라서 보호 구조물(190)은 상기 게이트 드라이버, 상기 데이터 드라이버, 상기 타이밍 컨트롤러 등을 전체적으로 커버하는 형상을 가질 수 있다. 다른 예시적인 실시예들에 따르면, 상기 게이트 드라이버, 상기 데이터 드라이버, 상기 타이밍 컨트롤러 등을 각기 커버하는 복수의 보호 구조물(190)들이 주변 회로 영역(II)에 형성될 수도 있다. 즉, 주변 회로 영역(II)에 위치하는 상기 제3 도전막을 패터닝하는 공정 동안 주변 회로 영역(II)의 각 회로들의 형상과 실질적으로 동일하거나 실질적으로 유사한 평면 형상들을 갖는 복수의 보호 구조물(190)들이 주변 회로 영역(II)의 절연층(181) 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 전극(187)과 보호 구조물(190)은 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 예를 들면, 제1 전극(187)과 보호 구조물(190)은 투명 도전성 물질, 금속, 합금, 금속 질화물, 도전성 금속 산화물 등을 사용하여 형성될 수 있다. 제1 전극(187)과 보호 구조물(190)에 포함되는 투명 도전성 물질로는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO), 아연 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물 등을 들 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 제1 전극(187)과 보호 구조물(190)이 동시에 형성되는 경우, 제1 전극(187)과 보호 구조물(190)은 상기 투명 도전성 물질을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
다른 예시적인 실시예들에 있어서, 제1 전극(187)과 보호 구조물(190)은 서로 상이한 물질로 이루어질 수도 있다. 예를 들면, 제1 전극(187)과 보호 구조물(190)은 투명 도전성 물질, 금속, 합금, 금속 질화물 및 도전성 금속 산화물 중에서 서로 상이한 물질들을 포함할 수도 있다. 이 경우, 화소 영역(I)의 절연층(181) 상에 제1 전극(187)을 형성한 후, 주변 회로 영역(II)의 절연층(181) 상에 보호 구조물(190)이 형성될 수 있다. 이와는 달리, 주변 회로 영역(II)의 절연층(181) 상에 보호 구조물(190)을 형성한 다음, 화소 영역(I)의 절연층(181) 상에 제1 전극(187)을 형성할 수도 있다.
도 6을 참조하면, 절연층(181), 제1 전극(187) 및 보호 구조물(190) 상에 화소 정의막(193)을 형성한다. 화소 정의막(193)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 화소 정의막(193)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다.
화소 정의막(193)을 부분적으로 식각하여 화소 영역(I)의 제1 전극(187)을 노출시키는 개구(195)를 형성한다. 화소 정의막(193)의 개구(195)에 의해 상기 유기 발광 표시 장치의 화소 영역(I)에 발광 영역이 정의된다. 즉, 화소 영역(I) 중에서 화소 정의막(193)의 개구(195)가 형성되는 위치하는 부분이 상기 발광 영역에 해당되며, 나머지 부분의 화소 영역(I)이 상기 비발광 영역에 해당된다. 화소 정의막(193)의 개구(195)는 상부 폭에 비하여 실질적으로 작은 하부 폭을 가질 수 있다. 다시 말하면, 화소 정의막(193)의 개구(195)는 소정의 각도로 실질적으로 경사진 측벽을 가질 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(193)에는 각 화소 영역(I) 별로 하나의 개구(195)가 형성될 수도 있지만, 제1 전극(187)의 부분들을 각기 노출시키는 복수의 개구(195)들이 형성될 수도 있다.
화소 정의막(193)의 개구(195)를 통해 노출되는 제1 전극(187) 상에 발광 구조물(196)을 형성한다. 발광 구조물(196)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 발광 구조물(196)의 유기 발광층은 상기 유기 발광 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 다른 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 발광 구조물(196)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발생시키는 다층 구조를 가질 수도 있다. 발광 구조물(196)은 제1 전극(187)과 화소 정의막(193)에 접촉된다. 즉, 발광 구조물(196)의 저면은 제1 전극(187)에 접속되고, 발광 구조물(196)의 측부는 화소 정의막(193)에 접촉된다. 이에 따라 발광 구조물(196)의 측부도 개구(195)의 측벽 경사 각도와 실질적으로 동일하거나 실질적으로 유사한 경사 각도를 가질 수 있다. 화소 정의막(193)에 하나의 개구(195)가 형성되는 경우에는 제1 전극(187) 상에 하나의 발광 구조물(196)이 형성될 수 있다. 이와는 달리, 화소 정의막(193)에 복수의 개구(195)들이 형성되는 경우에는, 복수의 발광 구조물(196)들이 제1 전극(187) 상에 형성될 수도 있다.
다시 도 6을 참조하면, 화소 정의막(193)과 발광 구조물(196) 상에 화소들이 공유하는 공통 전극에 해당되는 제2 전극(199)을 형성한다. 제2 전극(199)은 화소 영역(I)으로부터 주변 회로 영역(II)까지 연장된다. 또한, 주변 회로 영역(II)에서 제2 전극(199)은 보호 구조물(190)에 전기적으로 연결된다. 이에 따라, 상기 유기 발광 표시 장치의 제조 과정에서 발생되는 정전기들에 의해 주변 회로 영역(II)의 다양한 회로들이 손상을 입는 것을 방지할 수 있다.
제2 전극(199)은 금속, 합금, 금속 질화물, 투명 도전성 물질, 도전성 금속 산화물 등을 사용하여 형성될 수 있다. 또한, 제2 전극(199)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 프린팅 공정, 진공 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 전극(199)은 보호 구조물(190)과 실질적으로 동일하거나 실질적으로 유사한 물질을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 제2 전극(199)은 보호 구조물(190)과 상이한 물질을 포함할 수도 있다. 또한, 화소 정의막(193)의 개구(195)의 측벽의 경사 각도에 따라 제2 전극(199)도 상기 발광 영역에서 소정의 경사 각도를 가질 수 있다.
제2 전극(199) 상에는 보호막(202)이 형성된다. 보호막(202)은 화소 영역(I)으로부터 주변 회로 영역(II)까지 형성된다. 보호막(202)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 보호막(202)은 포토레지스트, 아크릴계 폴리머, 폴리이미드계 폴리머, 폴리아미드계 폴리머, 실록산계 폴리머, 감광성 아크릴 카르복실기를 포함하는 폴리머, 노볼락 수지, 알칼리 가용성 수지, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 아연 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 보호막(202)은 스핀 코팅 공정, 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 진공 증착 공정 등을 이용하여 수득될 수 있다.
보호막(202) 상에 제2 기판(205)을 배치하여 상기 유가 발광 표시 장치를 제조한다. 제2 기판(205)은 유리, 석영, 투명 플라스틱, 투명 세라믹 등으로 이루어진 투명 절연 기판을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 발광 영역의 보호막(202)과 제2 기판(205) 사이 또는 보호막(202)과 제2 전극(199) 사이에는 소정의 공간이 형성될 수 있다. 이러한 공간에는 공기, 질소 등의 불활성 기체 또는 광 투과성과 흡습성을 갖는 수지가 채워질 수 있다.
도 7은 본 발명의 다른 예시적인 실시예들에 표시 장치를 나타내는 단면도이다. 도 7에 예시적으로 도시한 유기 발광 표시 장치에 있어서, 도 6에 도시한 유기 발광 표시 장치의 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해서는 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 상세한 설명은 생략한다. 도 7을 참조하면, 상기 유기 발광 표시 장치는 화소 영역(I)과 주변 회로 영역(II)을 갖는 제1 기판(100) 상부에 형성되는 제1 절연막(182) 및 제2 절연막(211)을 포함하는 절연층을 구비한다.
제1 절연막(182)은 제1 기판(100) 상에 배치되는 제1 내지 제3 트랜지스터를 커버한다. 여기서, 제1 절연막(182)은 도 4를 참조하여 설명한 절연층(181)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 또한, 제1 절연막(182)은 도 4에 도시한 절연층(181)과 실질적으로 동일하거나 유사한 공정을 이용하여 수득될 수 있다.
상기 유기 발광 표시 장치의 주변 회로 영역(II)에 위치하는 제1 절연막(182) 상에 보호 구조물(208)이 배치된다. 보호 구조물(208)은 투명 도전성 물질, 금속, 합금, 금속 질화물, 도전성 금속 산화물 등을 포함할 수 있다. 예를 들면, 보호 구조물(208)은 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 아연 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브덴, 몰리브덴을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 보호 구조물(208)은 상기 투명 도전성 물질, 금속, 합금, 금속 질화물 및/또는 도전성 금속 산화물을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다. 예시적인 실시예들에 있어서, 보호 구조물(208)은 제1 절연막(182) 상에 도전막(도시되지 않음)을 형성한 후, 상기 도전막을 패터닝하여 주변 회로 영역(II)에 형성될 수 있다.
보호 구조물(208)은 주변 회로 영역(II)에 위치하는 상기 제2 및 제3 트랜지스터를 포함하는 주변 회로들을 정전기로부터 보호하는 역할을 수행할 수 있다. 예를 들면, 주변 회로 영역(II)에는 상기 제2 및 제3 트랜지스터를 포함하는 게이트 드라이버, 데이터 드라이버, 타이밍 컨트롤러 등의 주변 회로들이 배치될 수 있으며, 보호 구조물(208)은 상기 주변 회로들을 전체적으로 커버하는 형상을 가질 수 있다. 다른 예시적인 실시예들에 따르면, 상기 주변 회로들을 각기 커버하는 복수의 보호 구조물(208)들이 제1 절연막(182) 상에 배치될 수 있다.
제2 절연막(211)은 화소 영역(I)에서 제1 절연막(182) 상에 배치되며, 주변 회로 영역(II)에서는 보호 구조물(208) 상에 위치한다. 제2 절연막(211)은 제1 절연막(182)과 실질적으로 동일하거나 실질적으로 유사한 물질을 포함할 수 있다. 또한, 제2 절연막(211)은 제1 절연막(182)을 형성하는 공정과 실질적으로 동일하거나 유사한 공정을 통해 수득될 수 있다.
화소 영역(I)의 제2 절연막(211) 상에는 제1 전극(215)이 배치된다. 제1 전극(215)은 제2 절연막(211)과 제1 절연막(182)을 관통하여 제1 드레인 전극(166)에 접속된다. 예시적인 실시예들에 있어서, 제1 전극(215)과 보호 구조물(208)은 서로 상이한 레벨들에 위치한다. 즉, 제1 기판(100)으로부터 제1 전극(215) 사이의 거리가 제1 기판(100)과 보호 구조물(208) 사이의 거리보다 실질적으로 클 수 있다. 제1 전극(215)은 투명 도전성 물질, 금속, 합금, 금속 질화물, 도전성 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 전극(215)은 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 아연 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은, 은을 함유하는 합금, 텅스텐, 텅스텐 질화물, 구리, 구리를 함유하는 합금, 니켈, 크롬, 크롬 질화물, 몰리브덴, 몰리브덴을 함유하는 합금, 티타늄, 티타늄 질화물, 백금, 탄탈륨, 탄탈륨 질화물, 네오디뮴, 스칸듐, 스트론튬 루테늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 제1 전극(215)은 상기 투명 도전성 물질을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 제1 전극(215)은 보호 구조물(208)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다, 다른 예시적인 실시예들에 있어서, 제1 전극(215)과 보호 구조물(208)은 서로 상이한 물질들을 사용하여 형성될 수도 있다.
화소 정의막(218)은 화소 영역(I)에서는 제1 전극(215)을 커버하며, 주변 회로 영역(II)에서는 제2 절연막(211)을 덮는다. 화소 정의막(218)에는 제1 전극(215)의 일부를 노출시키는 개구(221)가 형성되어, 상기 유기 발광 표시 장치의 발광 영역을 정의한다.
도시하지는 않았으나, 상기 발광 영역의 제1 전극(215) 상에는 발광 구조물이 배치되며, 상기 발광 구조물과 화소 정의막(218) 상에는 제2 전극, 보호막 및 제2 기판이 순차적으로 배치된다. 이러한 구성 요소들은 도 7을 참조하여 설명한 대응되는 구성 요소들과 실질적으로 동일하거나 유사한 구성들을 가질 수 있다.
도 8은 본 발명의 또 다른 예시적인 실시예들에 따른 표시 장치를 설명하기 위한 단면도이다. 도 8에 예시적으로 있어서 도시한 액정 표시 장치에 있어서, 도 7에 도시한 유기 발광 표시 장치와 실질적으로 동일하거나 실질적으로 유사한 구성 요소들에 대해서는 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 상세한 설명은 생략한다. 또한, 도 8에 도시한 액정 표시 장치는, 액정층(225), 실런트(233) 등을 형성하는 공정들을 제외하면 도 1 내지 도 6을 참조하여 설명한 유기 발광 표시 장치의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 통해 수득될 수 있다.
도 8을 참조하면, 상기 액정 표시 장치는, 제1 기판(100), 제1 전극(187), 보호 구조물(190), 액정층(225), 제2 전극(236), 제2 기판(239) 등을 포함한다.
제1 기판(100)의 화소 영역(I)에는 하나 이상의 제1 트랜지스터들이 배치되며, 주변 회로 영역(II)에는 제2 및 제3 트랜지스터를 포함하는 게이트 드라이버, 데이터 드라이버, 타이밍 컨트롤러 등의 주변 회로들이 배치된다. 절연층(181)은 이러한 하부 구조물들을 커버하면서 제1 기판(100) 상에 배치된다.
도시하지는 않았으나, 제1 기판(100)의 저면 상에는 제1 편광판이 배치될 수 있다. 상기 제1 편광판은 액정층(225)에 대해 실질적으로 수직하거나 실질적으로 평행한 광축을 가질 수 있다. 또한, 제2 기판(239)의 상면 상에는 상기 제1 편광판에 실질적으로 대응하는 제2 편광판이 배치될 수 있다. 이러한 제2 편광판도 액정층(225)에 대해 실질적으로 수직하거나 실질적으로 평행한 광축을 가질 수 있다. 또한, 화소 영역(I)의 제2 기판(239)과 제2 전극(236) 사이에는 컬러 필터가 위치할 수 있으며, 주변 회로 영역(II)의 제2 기판(239)과 제2 전극(236) 사이에는 차광막이 배치될 수 있다. 한편, 화소 영역(I)의 제1 전극(187)과 액정층(225) 사이에는 제1 배향막이 배치될 수 있으며, 액정층(225)과 제2 전극(236) 사이에는 제2 배향막이 위치할 수 있다.
예시적인 실시예들에 있어서, 제1 전극(187)과 제2 전극(236)은 투명 도전성 물질을 포함할 수 있으며, 보호 구조물(190)은 투명 도전성 물질, 금속, 합금, 금속 질화물, 도전성 금속 산화물 등을 포함할 수 있다. 예를 들면, 보호 구조물(190)은 제1 전극(187) 및/또는 제2 전극(236)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있지만, 보호 구조물(190)이 제1 전극(187) 및/또는 제2 전극(236)과 상이한 물질로 이루어질 수도 있다.
제1 전극(187)은 화소 영역(I)의 절연층(181) 상에 위치하며, 상기 주변 회로들을 보호하는 보호 구조물(190)은 주변 회로 영역(II)의 절연층(181) 상에 위치한다. 즉, 제1 전극(187)과 보호 구조물(190)은 실질적으로 동일한 레벨에 형성될 수 있다. 다른 예시적인 실시예들에 있어서, 도 7을 참조하여 설명한 바와 같이 제1 및 제2 절연막(182, 211)을 포함하는 절연층과 실질적으로 동일하거나 유사한 구성을 가지는 절연층이 제1 기판(100) 상에 형성될 수 있다. 이 경우, 보호 구조물(190)은 주변 회로 영역(II)에서 상기 절연층의 제1 절연막 상에 형성할 수 있으며, 제1 전극(187)은 화소 영역(I)에서 상기 절연층의 제2 절연막 상에 형성될 수 있다.
화소 영역(I)의 제1 전극(187) 상에는 복수의 액정 분자들을 포함하는 액정층(225)이 형성되며, 주변 회로 영역(II)에서 보호 구조물(190) 상에는 실런트(233) 또는 절연막이 배치될 수 있다. 액정층(187)은 스페이서(도시되지 않음) 등에 의해 제공되는 제1 기판(100)과 제2 기판(239) 사이의 공간에 주입될 수 있다. 액정층(225)의 액정 분자들의 종류에 따라 상기 제1 배향막 및/또는 상기 제2 배향막에 대해 러빙(rubbing) 공정이 수행될 수 있다. 예를 들면, 액정층(225)이 TN(Twisted Nematic) 액정 분자들을 포함하는 경우, 상기 제1 배향막 및/또는 상기 제2 배향막에 대해 러빙 공정을 수행하여 상기 액정 분자들의 초기 배향을 결정할 수 있다. 이러한 러빙 공정 동안 실질적으로 다량의 정전기들이 발생하여 상기 주변 회로 구조물들이 손상을 입을 수 있다.
액정층(225)과 실런트(233) 상에는 제2 전극(236)과 제2 기판(239)이 순차적으로 형성된다. 제2 전극(236)은 화소 영역(I)으로부터 주변 회로 영역(II)까지 연장된다. 보호 구조물(190)은 주변 회로 영역(II)에서 제2 전극(236)에 전기적으로 연결될 수 있으며, 이에 따라 정전기에 기인하여 상기 주변 회로들에 발생되는 손상을 방지할 수 있다. 예를 들면, 상기 제1 배향막 및/또는 상기 제2 배향막에 대해 러빙 공정을 수행하는 동안 다량의 정전기들이 발생되어 상기 주변 회로들에 심각한 손상을 발생시킬 수 있다. 이 경우, 보호 구조물(190)이 이러한 정전기들을 효과적으로 분산시킬 수 있기 때문에 상기 액정 표시 장치의 제조 과정에서 발생되는 상기 주변 회로들의 손상을 방지하여, 상기 액정 표시 장치의 불량을 감소시킬 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 주변 회로들을 커버하는 하나 이상의 보호 구조물을 구비하기 때문에 상기 표시 장치의 제조 과정에서 발생되는 정전기들에 의해 상기 주변 회로들이 손상을 입는 것을 방지할 수 있다. 이에 따라, 상기 표시 장치의 불량을 감소시킬 수 있으며, 신뢰성을 향상시킬 수 있다.
100: 제1 기판 103: 버퍼층
106: 제1 반도체 패턴 109: 하부 전극
112: 제2 반도체 패턴 115: 제3 반도체 패턴
118: 게이트 절연막 121: 제1 게이트 전극
124: 상부 전극 127: 제2 게이트 전극
130: 제3 게이트 전극 133: 제1 소스 영역
136: 제1 채널 영역 139: 제1 드레인 영역
142: 제2 소스 영역 145: 제2 채널 영역
148: 제2 드레인 영역 151: 제3 소스 영역
154: 제3 채널 영역 157: 제3 드레인 영역
160: 층간 절연막 163: 제1 소스 전극
166: 제1 드레인 전극 169: 제2 소스 전극
172: 제2 드레인 전극 175: 제3 소스 전극
178: 제3 드레인 전극 181: 절연층
182: 제1 절연막 187, 215: 제1 전극
190, 208: 보호 구조물 193, 218: 화소 정의막
196: 발광 구조물 199, 236: 제2 전극
202: 보호막 205, 239: 제2 기판
211: 제2 절연막 225: 액정층
233: 실런트
106: 제1 반도체 패턴 109: 하부 전극
112: 제2 반도체 패턴 115: 제3 반도체 패턴
118: 게이트 절연막 121: 제1 게이트 전극
124: 상부 전극 127: 제2 게이트 전극
130: 제3 게이트 전극 133: 제1 소스 영역
136: 제1 채널 영역 139: 제1 드레인 영역
142: 제2 소스 영역 145: 제2 채널 영역
148: 제2 드레인 영역 151: 제3 소스 영역
154: 제3 채널 영역 157: 제3 드레인 영역
160: 층간 절연막 163: 제1 소스 전극
166: 제1 드레인 전극 169: 제2 소스 전극
172: 제2 드레인 전극 175: 제3 소스 전극
178: 제3 드레인 전극 181: 절연층
182: 제1 절연막 187, 215: 제1 전극
190, 208: 보호 구조물 193, 218: 화소 정의막
196: 발광 구조물 199, 236: 제2 전극
202: 보호막 205, 239: 제2 기판
211: 제2 절연막 225: 액정층
233: 실런트
Claims (23)
- 화소 영역과 주변 회로 영역을 갖는 기판;
상기 기판 상에 배치되는 복수의 트랜지스터들;
상기 복수의 트랜지스터들을 커버하는 절연층;
상기 화소 영역의 상기 절연층 상에 배치되는 제1 전극;
상기 주변 회로 영역의 상기 절연층 상에 배치되는 적어도 하나의 보호 구조물;
상기 제1 전극을 노출시키며 상기 화소 영역 및 상기 주변 회로 영역에 배치되는 화소 정의막;
상기 노출된 제1 전극 상에 배치되는 발광 구조물; 및
상기 발광 구조물 및 상기 화소 정의막 상에 배치되는 제2 전극을 포함하는 표시 장치. - 제1항에 있어서, 상기 주변 회로 영역의 상기 트랜지스터들은 서로 상이한 도전형을 가지는 것을 특징으로 하는 표시 장치.
- 제1항에 있어서, 상기 제1 전극과 상기 보호 구조물은 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
- 제3항에 있어서, 상기 제1 전극과 상기 보호 구조물은 투명 도전성 물질을 포함하는 것을 특징으로 하는 표시 장치.
- 제1항에 있어서, 상기 제1 전극과 상기 보호 구조물은 상이한 물질을 포함하는 것을 특징으로 하는 표시 장치.
- 제1항에 있어서, 상기 제1 전극과 상기 보호 구조물은 금속, 합금, 금속 질화물 및 도전성 금속 산화물로 이루어진 그룹으로부터 선택되는 서로 상이한 물질들을 포함하는 것을 특징으로 하는 표시 장치.
- 제1항에 있어서, 상기 주변 회로 영역에서 상기 보호 구조물과 상기 제2 전극은 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
- 제1항에 있어서, 상기 주변 회로 영역의 기판 상에 배치되는 게이트 드라이버, 데이터 드라이버 및 타이밍 컨트롤러를 구비하는 주변 회로들을 더 포함하는 것을 특징으로 하는 표시 장치.
- 제8항에 있어서, 상기 보호 구조물은 상기 주변 회로들을 전체적으로 커버하는 것을 특징으로 하는 표시 장치.
- 제8항에 있어서, 상기 주변 회로들을 각기 커버하는 복수의 보호 구조물들을 포함하는 것을 특징으로 하는 표시 장치.
- 제1항에 있어서, 상기 절연층은,
상기 화소 영역 및 상기 주변 회로 영역의 트랜지스터들을 커버하는 제1 절연막; 및
상기 제1 절연막 상에 배치되는 제2 절연막을 포함하는 것을 특징으로 하는 표시 장치. - 제11항에 있어서, 상기 보호 구조물은 상기 주변 회로 영역의 상기 제1 절연막 상에 배치되며, 상기 제1 전극은 상기 화소 영역의 상기 제2 절연막 상에 배치되는 것을 특징으로 하는 표시 장치.
- 화소 영역과 주변 회로 영역을 갖는 제1 기판;
상기 제1 기판 상에 배치되는 복수의 트랜지스터들;
상기 복수의 트랜지스터들을 커버하는 절연층;
상기 화소 영역의 상기 절연층 상에 배치되는 제1 전극;
상기 주변 회로 영역의 상기 절연층 상에 배치되는 적어도 하나의 보호 구조물;
상기 제1 전극 상에 배치되는 액정층;
상기 액정층 및 상기 보호 구조물 상에 배치되는 제2 전극; 및
상기 제2 전극 상에 배치되는 제2 기판을 포함하는 표시 장치. - 제13항에 있어서, 상기 보호 구조물은 상기 제2 전극에 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
- 제13항에 있어서, 상기 주변 회로 영역의 상기 제1 기판 상에는 상기 트랜지스터들을 포함하는 게이트 드라이버, 데이터 드라이버, 타이밍 컨트롤러를 구비하는 주변 회로들이 배치되는 것을 특징으로 하는 표시 장치.
- 제15항에 있어서, 상기 보호 구조물은 상기 주변 회로들을 전체적으로 커버하는 것을 특징으로 하는 표시 장치.
- 제15항에 있어서, 상기 주변 회로들을 각기 커버하는 복수의 보호 구조물들이 상기 주변 회로 영역의 상기 절연층 상에 배치되는 것을 특징으로 하는 표시 장치.
- 제13항에 있어서, 상기 제1 전극과 상기 보호 구조물은 동일한 레벨 또는 상이한 레벨에 위치하는 것을 특징으로 하는 표시 장치.
- 화소 영역과 주변 회로 영역을 갖는 기판의 주변 회로 영역에 주변 회로들을 형성하는 단계;
상기 기판 상에 상기 주변 회로들을 커버하는 절연층을 형성하는 단계;
상기 화소 영역의 상기 절연층 상에 제1 전극을 형성하는 단계;
상기 주변 회로 영역의 상기 절연층 상에 적어도 하나의 보호 구조물을 형성하는 단계;
상기 제1 전극 및 상기 보호 구조물 상에 상기 제1 전극의 일부를 노출시키는 화소 정의막을 형성하는 단계;
상기 노출된 제1 전극 상에 발광 구조물을 형성하는 단계; 및
상기 발광 구조물 및 상기 화소 정의막 상에 제2 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법. - 제19항에 있어서, 상기 제1 전극을 형성하는 단계 및 상기 보호 구조물을 형성하는 단계는,
상기 절연층 상에 도전막을 형성하는 단계; 및
상기 도전막을 패터닝하여 상기 화소 영역 및 상기 주변 회로 영역에 각기 상기 제1 전극 및 상기 보호 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법. - 제19항에 있어서, 상기 절연층을 형성하는 단계, 상기 제1 전극을 형성하는 단계 및 상기 보호 구조물을 형성하는 단계는,
상기 기판 상에 상기 주변 회로들을 커버하는 제1 절연막을 형성하는 단계;
상기 주변 회로 영역의 상기 제1 절연막 상에 상기 보호 구조물을 형성하는 단계;
상기 제1 절연막 및 상기 보호 구조물 상에 제2 절연막을 형성하는 단계; 및
상기 화소 영역의 상기 제2 절연막 상에 상기 제1 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법. - 화소 영역과 주변 회로 영역을 갖는 제1 기판의 주변 회로 영역에 주변 회로들을 형성하는 단계;
상기 제1 기판 상에 상기 주변 회로들을 커버하는 절연층을 형성하는 단계;
상기 화소 영역의 상기 절연층 상에 제1 전극을 형성하는 단계;
상기 주변 회로 영역의 상기 절연층 상에 적어도 하나의 보호 구조물을 형성하는 단계;
상기 제1 전극 상에 액정층을 형성하는 단계;
상기 액정층 및 상기 보호 구조물 상에 제2 전극을 형성하는 단계; 및
상기 제2 전극 상에 제2 기판을 형성하는 단계를 포함하는 표시 장치의 제조 방법. - 제22항에 있어서, 상기 적어도 하나의 보호 구조물을 형성하는 단계는,
상기 절연층 상에 도전막을 형성하는 단계; 및
상기 도전막을 패터닝하여 상기 주변 회로들을 전체적으로 커버하는 하나의 보호 구조물 또는 상기 주변 회로들을 각기 커버하는 복수의 보호 구조물들을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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