KR20080040886A - 표시 기판 및 이의 제조방법 - Google Patents

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KR20080040886A
KR20080040886A KR1020060108822A KR20060108822A KR20080040886A KR 20080040886 A KR20080040886 A KR 20080040886A KR 1020060108822 A KR1020060108822 A KR 1020060108822A KR 20060108822 A KR20060108822 A KR 20060108822A KR 20080040886 A KR20080040886 A KR 20080040886A
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Abstract

제조시 정전기에 의한 불량을 개선하기 위한 표시 기판 및 이의 제조방법이 개시된다. 표시 기판의 제조방법은 절단선으로 정의되는 모기판의 셀 영역에 다결정 패턴을 형성하는 단계, 셀 영역에 게이트 전극을 포함하는 게이트 배선과 스토리지 배선을 형성하고, 셀 영역을 둘러싸는 더미 영역에 정전기 방전을 위한 제1 분산 배선을 형성하며, 게이트 배선과 스토리지 배선 및 제1 분산 배선을 전기적으로 연결하는 제1 연결 배선을 형성하는 단계, 다결정 패턴에 불순물을 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계, 셀 영역에 소스 영역 및 드레인 영역에 접촉하는 소스 전극 및 드레인 전극, 데이터 배선 및 스토리지 배선에 접촉하는 쇼팅 배선을 형성하고, 더미 영역에 정전기 방전을 위한 제2 분산 배선을 형성하며, 쇼팅 배선과 제2 분산 배선을 연결하는 제2 연결배선을 형성하는 단계, 제1 연결배선을 식각하는 단계, 드레인 전극에 접촉하고, 스토리지 배선을 커버하는 화소 전극을 형성하는 단계, 및 절단선을 따라 상기 모기판을 절단하여 표시 기판을 형성하는 단계를 포함한다. 이에 따라, 유입되는 정전기를 분산 배선으로 유도하여 방전시킴으로써, 불량을 개선한다.
Figure P1020060108822
정전기, 다결정 실리콘 박막트랜지스터, 게이트 배선

Description

표시 기판 및 이의 제조방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 표시 기판을 포함하는 모기판을 설명하기 위하여 개략적으로 도시한 평면도이다.
도 2는 도 1에서 A 부분을 확대한 평면도이다.
도 3은 도 2에 도시된 평면도에서 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 4는 다결정 채널부 형성 공정을 설명하기 위한 평면도이다.
도 5는 도 4에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 6은 게이트 배선층 형성 공정을 설명하기 위한 평면도이다.
도 7은 도 6에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 8은 다결정 채널부 형성공정을 설명하기 위한 도면으로, 도 6에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 9는 층간 절연층 형성공정을 설명하기 위한 평면도이다.
도 10은 도 9에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 11은 데이트 배선층 형성공정을 설명하기 위한 평면도이다.
도 12는 도 11에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
210: 제1 돌출부 220: 제2 돌출부
230: 패드부 300: 쇼팅 배선
310: 제2 연결배선 GL: 게이트 배선
DL: 데이터 배선 STL: 스토리지 배선
PE:화소 전극 TFT:다결정 실리콘 박막트랜지스터
DA: 표시 영역 PA: 주변 영역
본 발명은 표시 장치용 모기판 및 이의 제조방법에 관한 것으로, 보다 상세하게는 표시 장치용 모기판의 제조시 정전기에 의한 불량을 개선하기 위한 표시 장치용 모기판 및 이의 제조방법에 관한 것이다.
일반적으로 액정 표시 패널은 마주보는 어레이 기판 및 대향 기판과, 어레이 기판과 대향 기판 사이에 개재된 액정층으로 이루어진다. 액정표시장치의 어레이 기판은 스위칭 소자인 박막트랜지스터를 포함하는데, 일반적으로 박막트랜지스터에 사용되는 액티브층은 비정질 실리콘이 주류를 이루고 있다. 그러나 액정표시장치가 고밀도 대면적화 되고, 구동회로 부분을 동일 기판위에 제작하기 위해서는 스위칭 소자인 박막트랜지스터의 이동도 증가가 절실히 요구되고 있지만, 비정질 실리콘 박막트랜지스터로는 이점을 만족하기가 어렵다.
최근에 이런 문제점을 효과적으로 해결할 수 있는 방법으로 다결정 실리콘 박막트랜지스터가 많은 주목을 받고 있다. 이러한 다결정 실리콘 박막트랜지스터는 특성 향상을 위하여 비정질 실리콘 박막트랜지스터 대비 게이트 절연층의 두께가 상대적으로 얇게 형성한다.
이로 인해서, 어레이 기판의 제조시에 기판으로 유입되는 정전기에 취약한 단점이 있다. 특히, 스토리지 커패시터를 게이트 절연층을 이용하여 형성하므로 정전기에 의한 스토리지 커패시터의 불량 발생율이 증가하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 제조시 유입되는 정전기에 의한 불량을 개선하기 위한 표시 장치용 모기판 및 이의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 게이트 배선들, 스토리지 배선들, 데이터 배선들, 다결정 실리콘 박막트랜지스터 및 화소 전극을 포함한다. 상기 게이트 배선들은 베이스 기판 상에 일방향으로 연장 형성되고, 제1 돌출부를 갖는다. 상기 스토리지 배선들은 상기 게이트 배선들과 교번하여 나란하게 형성되고, 상기 제1 돌출부에 대향하는 제2 돌출부는 갖는다. 상기 데이터 배선들은 상기 게이트 배선들 및 스토리지 배선들과 교차하는 방향으로 형성된다. 상기 다결정 실리콘 박막트랜지스터는 상기 게이트 배선들과 데이터 배선들의 교차부마다 형성된다. 상기 화소 전극은 상기 다결정 실리콘 박막트랜지스터에 전 기적으로 연결되고, 상기 스토리지 배선을 커버한다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조방법은 절단선으로 정의되는 모기판의 셀 영역에 다결정 패턴을 형성하는 단계, 상기 셀 영역에 게이트 전극을 포함하는 게이트 배선과 스토리지 배선을 형성하고, 상기 셀 영역을 둘러싸는 더미 영역에 정전기 방전을 위한 제1 분산 배선을 형성하며, 상기 게이트 배선과 스토리지 배선 및 제1 분산 배선을 전기적으로 연결하는 제1 연결 배선을 형성하는 단계, 상기 셀 영역의 상기 다결정 패턴에 불순물을 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계, 상기 소스 영역 및 드레인 영역에 접촉하는 소스 전극 및 드레인 전극, 상기 소스 전극을 포함하는 데이터 배선 및 상기 스토리지 배선에 접촉하는 쇼팅 배선을 형성하고, 상기 더미 영역에 정전기 방전을 위한 제2 분산 배선을 형성하며, 상기 쇼팅 배선과 제2 분산 배선을 연결하는 제2 연결배선을 형성하는 단계, 상기 제1 연결배선을 식각하여, 상기 게이트 배선과 스토리지 배선 및 제1 분산 배선을 상호 전기적으로 오픈시키는 단계, 상기 드레인 전극에 접촉하고, 상기 스토리지 배선을 커버하는 화소 전극을 형성하는 단계 및 상기 절단선을 따라 상기 모기판을 절단하여 셀 단위의 표시 기판을 형성하는 단계를 포함한다.
이러한 표시 장치용 모기판 및 이의 제조방법에 의하면, 모기판의 제조 공정시 유입되는 정전기를 제1 부산 배선 및 제2 분산 배선을 통해 방전함으로써, 정전기에 의한 불량을 개선할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한 다.
도 1은 본 발명의 실시예에 표시 기판을 포함하는 모기판을 설명하기 위하여 개략적으로 도시한 평면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 기판(예컨대 어레이 기판)을 포함하는 모기판(100)은 절단선(CL)에 의해 정의되는 셀 영역(CEL)과, 셀 영역(CEL)을 둘러싸는 더미(dummy) 영역(DUM)으로 이루어진다. 여기서, 셀 영역(CEL)은 모기판(100)에 적어도 하나 이상 정의된다. 일 예로, 도 1의 도면에서는 다수의 셀 영역(CEL)이 정의된 경우의 모기판(100)을 도시하였다.
셀 영역(CEL) 및 더미 영역(DUM)으로 구분되는 모기판(100) 상에는 다결정 실리콘 박막트랜지스터, 화소 전극, 게이트 배선들, 데이터 배선들 및 스토리지 배선들을 포함하는 어레이 층이 형성된다.
이러한, 모기판(100)은 절단선(CL)을 따라 절단되고, 셀 영역(CEL)별로 분리되어 본 발명의 실시예에 따른 표시 기판을 형성한다. 즉, 모기판(100)에 정의된 각각의 셀 영역(CEL)은 표시 기판에 대응된다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 표시 기판을 포함하는 모기판(100)에 형성되는 어레이층에 대하여 설명한다.
도 2는 도 1에서 A 부분을 확대한 평면도이고, 도 3은 도 2에 도시된 평면도에서 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 1 내지 도 3을 참조하면, 절단선(CL)에 의해 정의되는 모기판(100)의 셀 영역(CEL) 상에는 일방향으로 게이트 배선(GL)들이 형성되고, 게이트 배선(GL)들과 교번하여 동일 방향으로 스토리지 배선(STL)들이 형성되며, 게이트 배선(GL)들 및 스토리지 배선(STL)들과 교차하는 방향으로 데이터 배선(DL)들이 형성된다. 게이트 배선(GL)들 및 데이터 배선(DL)들에 의해 복수의 화소부가 정의되며, 셀 영역(CEL)은 정의된 복수의 화소부에 대응하는 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 구분된다.
게이트 배선(GL)들 및 데이터 배선(DL)들의 교차부마다(예컨대 화소부마다) 스위칭 소자인 다결정 실리콘 박막트랜지스터(TFT)가 형성되고, 다결정 실리콘 박막트랜지스터(TFT)에 전기적으로 연결되어 액정 커패시터의 제1 전극인 화소 전극(PE)과 스토리지 커패시터(CST)가 형성된다. 스토리지 커패시터(CST)는 절연층을 사이에 두고 스토리지 배선(STL)과 중첩되는 화소 전극(PE) 영역으로 정의할 수 있다.
다결정 실리콘 박막트랜지스터(TFT)는 베이스 기판 상에 형성된 다결정 채널부(112), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 다결정 채널부(112)는 중앙부의 채널 영역(112a)과, 채널 영역(112a) 양측의 소스 영역(112b) 및 드레인 영역(112c)으로 이루어진다. 게이트 전극(GE)은 게이트 배선(GL)으로부터 연장되어 다결정 채널부(112)를 커버하는 게이트 절연층(120) 상에 채널 영역(110a)에 중첩되게 형성된다. 소스 전극(SE)은 다결정 채널부(112)에 중첩되는 데이터 배선(DL) 영역으로 정의할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 적층된 게이트 절연층(120)과 층간 절연층(130)에 형성된 컨택홀을 통해 각각 소스 영역(112b) 및 드레인 영역(112c)에 연결되며, 드레인 전극(DE)에는 보 호층(140)에 형성된 컨택홀을 통해 화소 전극(PE)이 연결된다.
게이트 배선(GL)들과 스토리지 배선(STL)들은 게이트 절연층(120) 상에 동시에 형성되며, 게이트 배선(GL)들은 인접한 스토리지 배선(STL) 방향으로 연장된 제1 돌출부(210)를 갖고, 스토리지 배선(STL)들은 인접한 게이트 배선(GL) 방향으로 연장된 제2 돌출부(220)를 갖는다. 즉, 제1 돌출부(210) 및 제2 돌출부(220)는 게이트 배선(GL)들 및 스토리지 배선(STL)들과 교차하는 방향으로 연장되며, 대향한다. 제1 돌출부(210) 및 제2 돌출부(220)는 표시 영역(DA)에 형성할 수도 있으나, 화소부에 영향을 줄 수 있으므로 표시 영역(PA)을 둘러싸는 비표시 영역(PA) 상에 형성하는 것이 바람직하다. 도 1의 도면에서는 제1 돌출부(210) 및 제2 돌출부(220)가 게이트 배선(GL)들 및 스토리지 배선(STL)들의 양측 단부에 각각 형성된 경우를 도시하였으나, 경우에 따라서 일측 단부에만 형성할 수도 있다.
한편, 도시하진 않았지만 게이트 배선(GL)들의 일측 단부 또는 양측 단부에는 게이트 신호의 인가수단이 구비된다. 예컨대, 게이트 배선(GL)들의 단부에 패드부가 형성되어 칩(chip) 형태의 게이트 구동부가 실장되거나, 게이트 구동부를 집적회로 형태로 베이스 기판 상에 집적할 수도 있다. 최근에는 게이트 구동부를 베이스 기판 상에 집적하는 방식이 일반적이다.
또한, 스토리지 배선(STL)들의 일측 단부 또는 양측 단부에는 패드부(230)가 형성되고, 스토리지 배선(STL)들의 패드부(230)에 중첩하여 쇼팅 배선(300)이 형성된다. 스토리지 배선(STL)들은 패드부(230)의 일부가 노출되는 컨택홀을 통해 쇼팅 배선(300)과 전기적으로 연결된다. 즉, 쇼팅 배선(300)은 스토리지 배선(STL)들을 전기적으로 하나로 연결한다.
셀 영역(CEL)을 둘러싸는 더미 영역(DUM) 상에는 유입되는 정전기를 분산시켜 방전하기 위한 분산 배선(400)이 형성되며, 분산 배선(400)은 셀 영역(CEL) 및 더미 영역(DUM)에 걸쳐서 형성되는 연결 배선(310)을 통해 쇼팅 배선(300)과 전기적으로 연결된다.
여기서, 분산 배선(400)은 게이트 배선(GL) 형성시에 형성될 수도 있고, 소스 전극(SE) 및 드레인 전극(DE) 형성시에 형성될 수도 있다. 쇼팅 배선(300)은 소스 전극(SE) 및 드레인 전극(DE)의 형성시에 함께 형성된다.
이와 같은, 모기판(100)은 공정 진행중에 유입되는 정전기가 스토리지 배선(STL)에 인가되는 경우에, 유입된 정전기를 스토리지 배선(STL)들의 단부에 형성된 쇼팅 배선(300) 및 연결 배선(310)을 통해 분산 배선(400)으로 유도하여 방전시킴으로써, 정전기에 의한 불량을 개선할 수 있다.
도 4 내지 도 12는 본 발명의 실시예에 따른 표시 기판의 공정도로 도 1에 도시된 A 부분의 확대도 및 단면도이다. 이를 참조하여 표시 기판의 제조방법을 상세히 설명하기로 한다.
도 4는 다결정 채널부 형성 공정을 설명하기 위한 평면도이고, 도 5는 도 4에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 4 및 도 5를 참조하면, 모기판(100)의 전면에 화학기상증착 공정을 수행하여 비정질 실리콘층을 약 500 내지 1000Å의 두께를 갖도록 형성한다. 비정질 실리콘층을 형성하기 위한 화학기상증착 공정의 예를 들면, 저압플라즈마 화학기상증 착(low-pressure chemical vapor deposition: :LPCVD), 강화 플라즈마 화학기상증착(Plasma-enhanced chemical vapor deposition: PECVD) 공정 등이 있다.
모기판(100)에 형성된 비정질 실리콘층은 식각 마스크를 사용하여 패터닝하고, 패터닝 된 비정질 실리콘층을 결정화시키는 공정을 수행하여 다결정 패턴(110)을 형성한다. 일 예로, 비정질 실리콘 패턴의 결정화는 고에너지 레이저빔을 조사하여 수행한다.
다음으로, 플라즈마 화학기상증착 공정으로 다결정 패턴(110)이 형성된 모기판(100)의 전면에 약 500 내지 1000Å의 두께를 갖도록 게이트 절연층(120)을 형성하며, 게이트 절연층(120)은 산화 실리콘(SiO2)의 단일층 또는 산화 실리콘(SiO2)과 질화 실리콘(SiNX)의 이중층이다.
한편, 도시하진 않았지만 모기판(100)으로부터 반도체 물질에 영향을 미치는 나트륨 이온(Na+) 등이 다결정 채널부(112)에 미치는 영향을 차단하기 위하여 다결정 패턴(110)을 형성하기 전에 모기판(100)의 전면에 화학기상증착 공정으로 블로킹막을 형성하기도 한다.
도 6은 게이트 배선층 형성 공정을 설명하기 위한 평면도이고, 도 7은 도 6에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 6 및 도 7을 참조하면, 게이트 절연층(120)이 형성된 모기판(100)의 전면에 스퍼터링 증착 공정으로 약 3000Å의 두께를 갖도록 제1 금속층을 형성하며, 일 예로, 제1 금속층은 알루미늄 합금, 알루미늄-네오디뮴 합금 등으로 형성한다. 이 렇게 형성된 제1 금속층을 패터닝하여 게이트 전극(GE)을 포함하는 게이트 배선(GL) 및 스토리지 배선(DL)을 형성하며, 동시에 제1 분산 배선(400a) 및 제1 연결배선(200)을 형성한다.
구체적으로, 게이트 배선(GL) 및 스토리지 배선(STL)은 셀 영역(CEL)에 일방향으로 나란하게 형성되며, 교번하여 배치된다. 게이트 전극(GE)은 게이트 배선(GL)으로부터 연장되어 다결정 패턴(110)에 중첩되며, 스토리지 배선(STL)의 일측 단부 또는 양측 단부에는 패드부(230)가 형성된다.
제1 분산 배선(400a)은 셀 영역(CEL)을 둘러싸는 더미 영역(DUM)에 형성되며, 도면에서는 게이트 배선(GL)들에 나란하게 위치하는 더미 영역(DUM)에 형성된 경우를 도시하였으나 게이트 배선(GL)들의 단부에 위치하는 더미 영역(DUM)에 형성할 수도 있다.
제1 연결배선(200)은 셀 영역(CEL)에 형성되어 게이트 배선(GL)들과 스토리지 배선(STL)들을 전기적으로 하나로 연결하는 제1 서브 연결배선(202)과, 셀 영역(CEL) 및 더미 영역(DUM)에 형성되어 제1 서브 연결배선(202)에 의해 하나로 연결된 게이트 배선(GL)들 및 스토리지 배선(STL)들을 제1 분산 배선(400a)과 전기적으로 연결하는 제2 서브 연결배선(204)으로 구분된다. 즉, 제1 연결배선(200)은 게이트 배선(GL)들 및 스토리지 배선(STL)들을 전기적으로 하나로 묶어, 제1 분산 배선(400a)에 연결한다. 제1 서브 연결배선(202)은 스토리지 배선(STL)들의 일측 단부에 인접한 영역, 예컨대 주변 영역(PA) 상에 형성하는 것이 바람직하며, 일측 단부에만 형성되거나 양측 단부에 각각 형성될 수 있다. 도면에선, 제1 서브 연결배 선(202)은 양측 단부에 형성되고, 제2 서브 연결배선(204)은 일측 단부에만 형성된 경우이다.
이와 같이, 제1 연결배선(200)을 통해 게이트 배선(GL)들 및 스토리지 배선(STL)들이 전기적으로 하나로 묶여, 제1 분산배선(400a)에 연결됨으로써, 이 후의 공정에서 정전기가 유입되더라도 제1 분산배선(400a)으로 유도되어 방전됨으로써, 화소부 불량을 개선한다.
도 8은 다결정 채널부 형성공정을 설명하기 위한 도면으로, 도 6에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 8에 도시된 바와 같이, 제1 금속층을 증착 및 패터닝하여 게이트 전극(GE)을 형성한 후, 게이트 전극(GE)을 이온주입 마스크로 이용하여 게이트 전극(GE)에 의해 노출되는 다결정 패턴(110) 영역에 불순물(P+)을 이온 주입한다. 이러한 이온주입 공정으로 다결정 패턴(110)은 게이트 전극(GE)에 대응하는 중앙부의 채널 영역(112a)과 채널 영역(112a) 양측의 소스 영역(112b) 및 드레인 영역(112b)으로 이루어진 다결정 채널부(112)로 정의된다.
도 9는 층간 절연층 형성공정을 설명하기 위한 평면도이고, 도 10은 도 9에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 9 및 도 10을 참조하면, 게이트 배선(GL)들, 스토리지 배선(STL)들, 제1 연결배선(200) 및 제1 분산 배선(400a)이 형성된 모기판(100)의 전면에 층간 절연층(130)을 형성한다. 층간 절연층(130)은 일 예로, 약 4500Å의 두께를 갖는 산화 실리콘(SiO2)층과, 약 1500Å의 두께를 갖는 질화 실리콘(SiNX)층의 이중층으로 형성한다.
다음으로, 식각 마스크(포도레지스트, 미도시)를 이용한 식각 공정으로 층간 졀연층(130) 및 게이트 절연층(120)을 식각하여 다결정 채널부(112)의 소스 영역(112b) 및 드레인 영역(112c)을 각각 노출시키는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성한다. 또한, 층간 절연층(130)을 식각하여 제1 연결배선(200)을 노출시키는 제3 컨택홀(CNT3)과, 스토리지 배선(STL)들의 패드부(230)를 노출시키는 제4 컨택홀(CNT4)을 형성한다.
도 11은 데이트 배선층 형성공정을 설명하기 위한 평면도이고, 도 12는 도 11에 도시된 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 11 및 도 12를 참조하면, 층간 절연층(130)이 형성된 모기판(100)의 전면에 스퍼터링 증착 공정으로 제2 금속층을 형성하며, 제2 금속층은 일 예로 알루미늄 합금물질을 들 수 있다. 다음으로 식각 마스크를 이용한 식각 공정으로 제2 금속층을 패터닝하여 소스 전극(SE)을 포함하는 데이터 배선(DL)들과 드레인 전극(DE)을 형성하며, 이와 함께 쇼팅 배선(300), 제2 연결배선(310) 및 제2 분산 배선(400b)을 형성한다.
구체적으로, 데이터 배선(DL)들은 셀 영역(CEL)에 형성되며, 게이트 배선(GL)들 및 스토리지 배선(STL)들과 교차하는 방향으로 형성된다. 데이터 배선(DL)들은 다결정 채널부(112)의 소스 영역(112b)에 중첩되고, 제1 컨택홀(CNT1) 을 통해 소스 영역(112b)에 접촉된다. 이처럼, 제1 컨택홀(CNT1)을 통해 소스 영역(112b)에 접촉하고, 소스 영역(112b)에 중첩하는 데이터 배선(DL) 영역은 소스 전극(SE)으로 정의된다. 드레인 전극(DE)은 셀 영역(CEL)에 형성되고, 제2 컨택홀(CNT2)을 통해 다결정 채널부(112)의 드레인 영역(112c)에 접촉한다. 도면에선 드레인 전극(DE)이 스토리지 배선(STL) 상부까지 연장되어 중첩되게 도시하였으나, 경우에 따라서 드레인 전극(DE)은 스토리지 배선(STL)에 중첩되지 않을 수도 있다.
쇼팅 배선(300)은 스토리지 배선(STL)들과 교차하는 방향으로 스토리지 배선(STL)들의 패드부(230)에 중첩되게 형성되며, 제4 컨택홀(CNT4)을 통해 패드부(230)에 접촉한다. 즉, 스토리지 배선(STL)들의 패드부(230)는 쇼팅 배선(300)에 의해 하나로 연결된다. 쇼팅 배선(300)은 도시된 바와 같이 스토리지 배선(STL)들의 양측 단부에 형성되며, 경우에 따라서 일측 단부에만 형성될 수 있다.
제2 분산 배선(400b)은 셀 영역(CEL)을 둘러싸는 더미 영역(DUM) 상에 형성되며, 제1 분산 배선(400a)과 중첩될 수 있다. 도면에서 제2 분산 배선(400b)을 데이터 배선(DL)들의 단부에 위치하는 더미 영역(DUM) 상에 형성하였으나, 데이터 배선(DL)들과 평행한 방향에 위치하는 더미 영역(DUM)상에 형성할 수도 있다.
제2 연결 배선(310)은 쇼팅 배선(300)으로부터 연장되어 제2 분산 배선(400b)과 연결된다. 즉, 제2 연결배선(310)은 셀 영역(CEL) 상에 형성된 쇼팅 배선(300)과 더미 영역(DUM) 상에 형성된 제2 분산 배선(400b)을 전기적으로 연결하는 기능을 수행한다.
여기서, 제2 분산 배선(400b)은 제1 분산 배선(400a)과 동일하게 기능하므 로, 경우에 따라서 제2 분산 배선(400b)은 생략 가능하다. 제2 분산 배선(400b)을 생략하는 경우에는 층간 절연층(130)에 제1 분산 배선(400a)을 노출시키는 영역을 형성하고, 제2 연결 배선(310)을 통해 노출된 제1 분산 배선(400a) 영역에 접촉하게 형성해야 한다.
한편, 제2 금속층을 패터닝하기 위한 식각 마스크를 이용하여 제3 컨택홀(CNT3)에 의해 노출되는 제1 연결배선(200)을 식각한다. 이로 인해서, 게이트 배선(GL)들과 스토리지 배선(STL)들 및 제1 분산 배선(400a)은 상호 전기적으로 오픈(단선)된다.
이처럼, 소스 전극(SE) 및 드레인 전극(DE)의 형성 공정이 완료되면 다결정 실리콘 박막트랜지스터(TFT)가 완성된다.
다결정 실리콘 박막트랜지스터(TFT)가 완성된 후의 공정은 도 2 및 도 3을 참조하여 설명한다.
다음 공정으로, 다결정 실리콘 박막트랜지스터(TFT)가 완성된 모기판(100)의 전면에 플라즈마 화학기상증착 공정을 수행하여 산화 실리콘(SiO2) 또는 질화 실리콘(SiNX)으로 된 보호층(140)을 형성한 후, 보호층(140)을 식각하여 드레인 전극(DE)을 노출시키는 컨택홀을 형성한다.
드레인 전극(DE)을 노출시키는 보호층(140)이 형성된 모기판(100)의 전면에 인듐-틴-옥사이드(indium tin oxide:ITO)와 인듐-징크-옥사이드(indium zinc oxide:IZO)를 포함하는 비저항이 큰 투명 도전성 금속층을 형성하고, 패터닝하여 화소 전극(PE)을 형성한다. 이러한, 화소 전극(PE)은 드레인 전극(DE)을 노출시키는 컨택홀에 의해 드레인 전극(DE)에 접촉하며, 스토리지 배선(STL)을 커버한다.
화소 전극(PE)의 형성으로 어레이 층 형성 공정이 완료되며, 이 후에 절단선(CL)을 따라 모기판(100)을 절단하여 각각의 셀 영역(DEL) 단위로 표시 기판을 형성하게 된다.
이와 같이, 본원 발명은 게이트 배선(GL)들 및 스토리지 배선(STL)들을 형성하기 위한 제1 금속층의 형성 및 패터닝 공정시에 더미 영역(DUM) 상에 제1 분산 배선(400a)을 형성하고, 제1 분산배선(400a)과 게이트 배선(GL)들 및 스토리지 배선(STL)들을 제1 연결배선(200)을 이용하여 전기적으로 연결한다. 이로 인해 게이트 배선(GL)들 및 스토리지 배선(STL)들이 형성된 이후에 기판으로 유입되는 정전기를 제1 연결배선(200)을 통해 제1 분산 배선(400a)으로 유도하여 방전시킴으로써, 정전기에 의한 불량을 개선한다.
또한, 게이트 배선(GL)들 및 스토리지 배선(STL)들이 연결된 경우 다결정 실리콘 박막트랜지스터(TFT)가 정상동작 하지 못하므로, 데이터 배선(DL)들을 형성하기 위한 제2 금속층의 형성 및 패터닝 공정시에 제1 연결배선(200)을 전기적으로 오픈시키고, 쇼팅 배선(300) 및 제2 연결배선(310)으로 스토리지 배선(STL)들만 제2 분산배선(400b)과 연결함으로써, 정전기의 유입으로 인한 스토리지 커패시터(CST)의 불량을 개선할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 게이트 배선들 및 스토리지 배선들 형성시에 함께 형성하는 제1 분산 배선과, 데이터 배선들 형성시에 함께 형성하는 제2 분산 배선이 유입되는 정전기를 방전시킴으로써, 정전기에 의한 불량을 개선할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 베이스 기판 상에 일방향으로 연장 형성되고, 제1 돌출부를 갖는 게이트 배선들;
    상기 게이트 배선들과 교번하여 나란하게 형성되고, 상기 제1 돌출부에 대향하는 제2 돌출부는 갖는 스토리지 배선들;
    상기 게이트 배선들 및 스토리지 배선들과 교차하는 방향으로 형성되는 데이터 배선들;
    상기 게이트 배선들과 데이터 배선들의 교차부마다 형성된 다결정 실리콘 박막트랜지스터; 및
    상기 다결정 실리콘 박막트랜지스터에 전기적으로 연결되고, 상기 스토리지 배선을 커버하는 화소 전극을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 제1 돌출부 및 제2 돌출부는 상기 게이트 배선들 및 스토리지 배선들의 일측 단부 또는 양측 단부에 각각 형성된 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 스토리지 배선들의 단부에 형성되어 상기 스토리지 배선들을 전기적으로 하나로 연결하는 쇼팅 배선을 더 포함하는 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 쇼팅 배선은 상기 스토리지 배선들의 일측 단부에 형성되거나, 양측 단부에 각각 형성되는 것을 특징으로 하는 표시 기판.
  5. 제3항에 있어서, 상기 다결정 실리콘 박막트랜지스터는
    채널 영역과 상기 채널 영역 양측의 소스 영역 및 드레인 영역으로 이루어진 다결정 채널부;
    게이트 절연층에 의해 상기 다결정 채널부와 절연되며, 상기 게이트 배선으로부터 연장되어 상기 채널 영역에 중첩되는 게이트 전극;
    층간 절연층에 의해 상기 게이트 전극과 절연되며, 각각 상기 소스 영역 및 드레인 영역에 접촉하는 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 표시 기판.
  6. 절단선으로 정의되는 모기판의 셀 영역에 다결정 패턴을 형성하는 단계:
    상기 셀 영역에 게이트 전극을 포함하는 게이트 배선과 스토리지 배선을 형성하고, 상기 셀 영역을 둘러싸는 더미 영역에 정전기 방전을 위한 제1 분산 배선을 형성하며, 상기 게이트 배선과 스토리지 배선 및 제1 분산 배선을 전기적으로 연결하는 제1 연결 배선을 형성하는 단계;
    상기 셀 영역의 상기 다결정 패턴에 불순물을 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 소스 영역 및 드레인 영역에 접촉하는 소스 전극 및 드레인 전극, 상기 소스 전극을 포함하는 데이터 배선 및 상기 스토리지 배선에 접촉하는 쇼팅 배선을 형성하고, 상기 더미 영역에 정전기 방전을 위한 제2 분산 배선을 형성하며, 상기 쇼팅 배선과 제2 분산 배선을 연결하는 제2 연결배선을 형성하는 단계:
    상기 제1 연결배선을 식각하여, 상기 게이트 배선과 스토리지 배선 및 제1 분산 배선을 상호 전기적으로 오픈시키는 단계;
    상기 드레인 전극에 접촉하고, 상기 스토리지 배선을 커버하는 화소 전극을 형성하는 단계; 및
    상기 절단선을 따라 상기 모기판을 절단하여 셀 단위의 표시 기판을 형성하는 단계를 포함하는 표시 기판의 제조방법.
  7. 제6항에 있어서, 상기 제1 연결배선은
    상기 게이트 배선과 스토리지 배선을 전기적으로 연결하는 제1 서브 연결배선; 및
    상기 제1 서브 연결배선에 의해 연결된 상기 게이트 배선 및 스토리지 배선을 상기 제1 분산 배선과 연결하는 제2 서브 연결배선을 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  8. 제7항에 있어서, 상기 제1 서브 연결배선은 상기 게이트 배선 및 스토리지 배선의 일측 단부 또는 양측 단부에 각각 형성하는 것을 특징으로 하는 표시 기판 의 제조방법.
  9. 제8항에 있어서, 상기 제2 분산 배선은 상기 제1 분산 배선에 중첩하는 것을 특징으로 하는 표시 기판의 제조방법.
  10. 제9항에 있어서, 상기 셀 영역은 상기 모기판에 적어도 하나 이상의 정의되는 것을 특징으로 하는 표시 기판의 제조방법.
  11. 제6항에 있어서, 상기 다결정 패턴이 형성된 모기판의 전면에 게이트 절연층을 형성하는 단계;
    상기 게이트 배선 및 스토리지 배선이 형성된 모기판의 전면에 층간 절연층을 형성하고, 상기 소스 영역 및 드레인 영역을 노출시키는 제1 컨택홀 및 제2 컨택홀, 상기 제1 연결배선을 노출시키는 제3 컨택홀 및 상기 스토리지 배선을 노출시키는 제4 컨택홀을 형성하는 단계; 및
    상기 게이트 전극 및 소스 전극이 형성된 모기판의 전면에 상기 드레인 전극을 노출시키는 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  12. 제11항에 있어서, 상기 다결정 패턴을 형성하는 단계는
    상기 모기판의 셀 영역에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 패터닝하여 비정질 실리콘 패턴을 형성하는 단계; 및
    상기 비정질 실리콘 패턴을 결정화시키는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097440A (zh) * 2009-10-30 2011-06-15 乐金显示有限公司 液晶显示器的母基板及其制造方法
CN102097440B (zh) * 2009-10-30 2014-04-02 乐金显示有限公司 液晶显示器的母基板及其制造方法
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US8860295B2 (en) 2011-06-28 2014-10-14 Samsung Display Co., Ltd. Display devices and methods of manufacturing display devices

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