CN112582342B - 阵列基板的制作方法 - Google Patents

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Abstract

本公开实施例提供一种阵列基板的制作方法。该阵列基板包括薄膜晶体管，该制作方法包括：在衬底基板上依次形成第一绝缘层和半导体层，该半导体层包括该薄膜晶体管的半导体沟道区和该半导体沟道区以外的第一半导体区，对该半导体层进行导体化处理使得该第一半导体区被导体化，之后对该第一绝缘层进行第一刻蚀工艺以在该第一绝缘层中形成第一过孔，并对该半导体层进行第二刻蚀工艺以去除该第一半导体区的第一部分以及保留该第一半导体区的第二部分。该制作方法可以有效降低该阵列基板的静电放电风险。

Description

阵列基板的制作方法
技术领域
本公开实施例涉及一种阵列基板的制作方法。
背景技术
阵列基板是实现有源显示技术的重要部件，通常包括薄膜晶体管阵列。在阵列基板的制作过程中，由于制作工艺或工艺设备的原因，电荷容易在阵列基板聚集形成静电，引起静电放电(Electro Static Discharge，简称为ESD)。ESD会破坏在阵列基板中已经形成的膜层或结构，造成不同膜层之间的短路，形成缺陷。ESD造成的短路会导致所制备的显示面板产生分屏和全屏横纹，影响产品的品质。
发明内容
本公开至少一实施例提供一种阵列基板的制作方法，所述阵列基板包括薄膜晶体管，所述制作方法包括：在衬底基板上依次形成第一绝缘层和半导体层，所述半导体层包括所述薄膜晶体管的半导体沟道区和所述半导体沟道区以外的第一半导体区；对所述半导体层进行导体化处理使得所述第一半导体区被导体化，之后对所述第一绝缘层进行第一刻蚀工艺以在所述第一绝缘层中形成第一过孔，并对所述半导体层进行第二刻蚀工艺以去除所述第一半导体区的第一部分以及保留所述第一半导体区的第二部分，所述第二部分包括分别位于所述沟道区两侧的第一接触区和第二接触区，所述第一接触区和所述第二接触区分别用于形成所述薄膜晶体管的第一极和第二极与有源层连接的接触区。
在一些示例中，对所述半导体层进行导体化处理使得所述第一半导体区被导体化包括：在所述半导体层上形成第一刻蚀掩模，所述第一刻蚀掩模与所述半导体沟道区在所述衬底基板上的正投影彼此重合；利用所述第一刻蚀掩模对所述半导体层进行导体化处理。
在一些示例中，采用半色调掩模板在一次构图工艺中完成所述第一刻蚀工艺和第二刻蚀工艺，包括：采用所述半色调掩模板在所述半导体层上形成第二刻蚀掩模。所述第二刻蚀掩模的最大厚度区对应所述半导体沟道区和所述第一接触区、所述第二接触区，所述第二刻蚀掩模的开口区与所述第一导电图案在所述衬底基板上的正投影至少部分重叠。
在一些示例中，所述制作方法还包括：在形成所述第一绝缘层之前形成第一导电层，并对所述第一导电层进行构图工艺形成所述薄膜晶体管的栅极和与所述栅极绝缘的第一导电图案，所述第一过孔暴露出所述第一导电图案的至少部分。
在一些示例中，所述制作方法还包括在所述半导体层上形成第二导电层，并对所述第二导电层进行构图工艺形成所述薄膜晶体管的第一极和第二极，所述第一极和所述第二极分别与所述第一接触区和所述第二接触区电连接。
在一些示例中，所述制作方法还包括：在所述第二导电层上形成第三导电层，并对所述第三导电层进行构图工艺形成第一电极，所述第一电极通过所述第一过孔与所述第一导电图案电连接。
在一些示例中，对所述第三导电层进行构图工艺还形成第一连接电极，所述第一连接电极与所述薄膜晶体管的第一极电连接。
在一些示例中，所述制作方法还包括：在所述半导体层上形成第四导电层，并对所述第四电层进行构图工艺形成第二电极，所述第二电极与所述薄膜晶体管的第二极电连接。
在一些示例中，对所述第四导电层进行构图工艺还形成第二连接电极，所述第二连接电极通过所述第一过孔与所述第一导电图案电连接。
在一些示例中，所述制作方法还包括：在形成所述第一绝缘层之前形成第一导电层，并对所述第一导电层进行构图工艺形成所述薄膜晶体管的栅极和与所述栅极绝缘的公共电极线，所述第一过孔暴露出所述公共电极线的至少部分；在所述半导体层上形成第二导电层，并对所述第二导电层进行构图工艺形成所述薄膜晶体管的第一极和第二极，所述第一极和所述第二极分别与所述第一接触区和所述第二接触区电连接；在所述第二导电层上形成第二绝缘层，并对所述第二绝缘层进行构图工艺形成第二过孔和第三过孔，所述第二过孔暴露所述薄膜晶体管的第一极的至少部分，所述第三过孔与所述第一过孔贯通；在所述第二绝缘层上形成第三导电层，并对所述第三导电层进行构图工艺形成彼此绝缘的公共电极和第一连接电极，所述公共电极通过所述第一过孔和所述第三过孔与所述公共电极线电连接，所述第一连接电极通过所述第二过孔与所述薄膜晶体管的第二极电连接；在所述第三导电层上形成第三绝缘层，并对所述第三绝缘层进行构图工艺形成第四过孔和第五过孔，所述第四过孔暴露所述第一连接电极的至少部分，所述第五过孔暴露所述公共电极的至少部分；在所述第三绝缘层上形成第四导电层，并对所述第四导电层进行构图工艺形成彼此绝缘的像素电极和第二连接电极，所述像素电极通过所述第四过孔与所述第一连接电极电连接，所述第二连接电极通过所述第五过孔与所述公共电极电连接。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。
图1为一种阵列基板的平面示意图；
图2为图1所示阵列基板沿剖面线A-A’的剖视图；
图3A-3B为一种阵列基板的制作方法的示意图；
图4A-4H为本公开实施例提供的阵列基板的制作方法的步骤图。
具体实施方式
下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。
除非另外特别定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。
在液晶显示面板中，通过公共电极和像素电极之间形成电场控制液晶分子的偏转从而实现显示操作。为了降低公共电极的电阻以及电压降，通常会将公共电极与公共电极线连接。
高级超维场开关(ADS，Advanced Super Dimension Switch)型液晶显示面板因具有宽视角、高开口率、高透过率等优点而被广泛应用。ADS型显示面板的公共电极和像素电极都设置在阵列基板上，通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。超高级超维场开关(HADS，High Advanced Super Dimension Switch)是ADS技术的一种重要实现形式，具有更高的开口率。
图1是一种HADS型液晶显示面板的阵列基板的平面示意图。该阵列基板20包括多条栅线102和多条数据线103，该栅线和数据线交叉布置定义出成阵列分布的多个子像素，图1中仅示出了一个子像素的结构，每个子像素包括一个薄膜晶体管110和用于控制液晶的排列的像素电极132。薄膜晶体管110作为开关元件，控制着数据线103与像素电极132之间的信号传输。像素电极132包括狭缝结构，公共电极为板状结构，为了清楚起见，图1中并未示出公共电极，例如该公共电极覆盖图1所示虚线框以外的子像素区域。例如，该公共电极与数据线103在衬底基板上的正投影至少部分重叠。通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。
图2是图1沿剖面线A-A’的剖视图，薄膜晶体管110为底栅结构，包括依次层叠设置在衬底基板101上的栅极111、栅极绝缘层(也即第一绝缘层)112、有源层113、第一极114和第二极115。薄膜晶体管110与像素电极132之间设置有第二绝缘层116，该第二绝缘层116例如可以是平坦化层，用于为像素电极132提供平坦的生长界面，该平坦化层的材料例如可以是有机材料，如有机树脂等。像素电极132和公共电极131之间设置有第三绝缘层117，用于将像素电极132与公共电极131绝缘。薄膜晶体管110与第二绝缘层116之间还可以进一步设置第四绝缘层118以对薄膜晶体管110进行保护。该第四绝缘层118例如为钝化层，该钝化层的材料例如为无机绝缘材料，例如为硅的氮化物或氧化物等。
薄膜晶体管110的栅极111与栅线102电连接以接收来自栅极驱动电路(未示出)的栅极信号。薄膜晶体管110的第一极114与数据线103电连接以接收来自数据驱动电路(未示出)的数据信号。薄膜晶体管110的第二极115与像素电极132电连接。在栅极信号的控制下，薄膜晶体管110可以将该数据信号传输至该像素电极132，从而该像素电极132与施加公共电压信号的公共电极131与之间形成电场，液晶分子在该电场的作用下偏转，从而实现显示操作。
需要说明的是，本公开实施例中采用的薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分薄膜晶体管除栅极之外的两极，例如，可直接描述了其中一极为第一极，另一极为第二极。
阵列基板20还包括公共电极线120，公共电极线120可以与薄膜晶体管110中的任一导电层同层设置且材料相同。如图2所示，公共电极线120与薄膜晶体管110的栅极111同层绝缘设置且材料相同。公共电极131通过过孔140与该公共电极线120电连接，从而可以降低该公共电极的电阻，并降低该公共电极上的电压降，使得公共电压信号可以均匀地被提供至整个显示面板。
需要说的是，本公开实施例中的“同层设置”是指多个结构由同一材料膜经相同或不同的构图工艺形成。
例如，该阵列基板20还可以包括第一连接电极121，该第一连接电极121用于与像素电极132电连接(并联)以降低像素电极132的电阻。例如，如图2所示，该第一连接电极121与公共电极131同层绝缘设置且材料相同。
例如，该阵列基板20还可以包括第二连接电极122，该第二连接电极122用于与公共电极131电连接(并联)以进一步降低公共电极131的电阻。例如，如图2所示，该第二连接电极122与像素电极132同层绝缘设置且材料相同。
在一些工艺中，该过孔140是在第三绝缘层117形成之后进行刻蚀工艺(例如干刻工艺)一次性去除第一绝缘层112、第二绝缘层116和第三绝缘层117等绝缘层，以暴露出公共电极线120的至少部分，从而使得公共电极131可以通过该过孔140与该公共电极线120电连接。
然而，这种工艺的刻蚀时间较长，工艺或者设备所产生的静电容易在阵列基板上积累，造成短路风险。例如GOA(gate on array)结构的阵列基板在GOA区的连接过孔较多，这种不良率会增加。
在另一些工艺中，如图3A-3B所示，在形成薄膜晶体管110的有源层113之后，也即在半导体层的构图工艺完成之后，对第一绝缘层112进行构图工艺形成过孔140以暴露该公共电极线120的至少部分。
然而，在对该第一绝缘层112进行该构图工艺的时候静电容易在有源层113上积累产生静电放电(ESD)，造成栅极111与有源层113之间的电容击穿，导致薄膜晶体管110失效。例如，在有源层113的材料为金属氧化物半导体(如IGZO，ZnO，AZO，IZTO等)的情形，该有源层113包括金属元素，进一步提高了静电放电导致的短路风险。
本公开实施例提供一种阵列基板的制作方法，包括：在衬底基板上依次形成第一绝缘层和半导体层，该半导体层包括第一半导体区和所述薄膜晶体管的半导体沟道区，对该半导体层进行导体化处理使得该第一半导体区被导体化，之后对该第一绝缘层进行第一刻蚀工艺以在该第一绝缘层中形成第一过孔，并对该半导体层进行第二刻蚀工艺以去除该第一半导体区的第一部分以及保留该第一半导体区的第二部分，所述第二部分包括分别位于所述沟道区两侧的第一接触区和第二接触区，所述第一接触区和所述第二接触区分别用于形成所述薄膜晶体管的第一极和第二极与有源层连接的接触区。
在本公开实施例提供的阵列基板的制作方法中，由于在对第一绝缘层进行构图工艺之前，对半导体层的第一半导体区进行了导体化工艺，导体化的第一半导体区可以对半导体层上的静电进行有效分担和疏散，从而降低半导体沟道区上的静电积累及静电放电风险，提高了产品的良率。
图4A-4H为本公开至少一实施例提供的阵列基板的制作方法的步骤图。以下将结合图4A-4H对本公开至少一实施例提供的阵列基板的制作方法进行示例性说明。该制作方法至少包括如下步骤S41-S47。
步骤S41：如图4A所示，在衬底基板101上形成第一导电层，并对该第一导电层进行构图工艺形成该薄膜晶体管110的栅极111和与该栅极111绝缘的第一导电图案；在该第一导电层上依次形成第一绝缘层112以及半导体层104。
例如，如图4A所示，该第一导电图案可以为位于该阵列基板显示区的公共电极线120。在另一些示例中，该第一导电图案也可以是位于该阵列基板的非显示区的绑定电极(bonding pad)，该绑定电极通过该第一过孔暴露以与外部电路(例如FPC)绑定连接。本公开实施例对于该第一导电图案的具体位置和具体用途不作限定。
该半导体层包括半导体沟道区152和位于半导体区152以外的第一半导体区151。该半导体沟道区152与栅极111对应，用于形成薄膜晶体管110的有源层113。
例如该阵列基板包括多个薄膜晶体管110，因此半导体层104包括多个薄膜晶体管110的半导体沟道区152，该第一半导体区151位于所有半导体沟道区151之外。
例如，半导体沟道区152在衬底基板101上的正投影与栅极111在衬底基板101上的正投影至少部分重叠。例如，半导体沟道区152在衬底基板101上的正投影落入栅极111的正投影内。在一些示例中，该半导体沟道区152即为该薄膜晶体管110的有源层113。
例如，在对该第一导电层进行构图工艺的同时还形成于该栅极111电连接的栅线102。
例如，该衬底基板101可以为刚性基板，例如玻璃基板、不锈钢基板等。该衬底基板101也可以是可弯曲的柔性基板，例如，各种塑料膜，如聚对苯二甲酸乙二醇酯(PET)、聚醚砜(polyether sulfone，PES)、聚碳酸酯(Polycarbonate，PC)或聚酰亚胺(PI)及其衍生物等制成的基板。
例如，该第一导电层的材料可以包括金(Au)、银(Ag)、铜(Cu)、铝(Al)、钼(Mo)、镁(Mg)、钨(W)以及以上金属组合而成的合金材料；或者导电金属氧化物材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化锌铝(AZO)等。
例如，该第一绝缘层112可以包括无机绝缘材料，例如氧化硅、氮化硅、氮氧化硅等硅的氧化物、硅的氮化物或硅的氮氧化物，或者氧化铝、氮化钛等包括金属氮氧化物绝缘材料。该绝缘层还可以包括聚酰亚胺(PI)、丙烯酸酯、环氧树脂、聚甲基丙烯酸甲酯(PMMA)等有机绝缘材料。例如，该绝缘层可以是单层结构也可以是多层结构，例如可以是氧化硅和氮化硅交替堆叠的多层结构。
例如，该半导体层104的材料包括但不限于硅基材料(非晶硅a-Si，多晶硅p-Si等)、金属氧化物半导体(如IGZO，ZnO，AZO，IZTO等)以及有机物材料(如六噻吩，聚噻吩等)。
步骤S42：对该半导体层进行导体化处理使得该第一半导体区被导体化。
例如，该第一半导体区151为该半导体层104除薄膜晶体管的导体沟道区之外的所有部分或者仅仅一部分。本公开实施例对于该第一半导体区151的范围不作限定。
例如，该第一半导体区151包括第一接触区153和第二接触区154，该第一接触区153和第二接触区154分别用于形成该薄膜晶体管的第一极和第二极与有源层连接的接触区。如图4B所示，该第一接触区153和第二接触区154分别沿沟道方向位于该半导体沟道区152的两侧并与该半导体沟道区152直接连接。该半导体沟道区152、第一接触区153和第二接触区154构成该薄膜晶体管110的有源层113。
例如，可以采用激光退火、离子掺杂、等离子体处理等工艺对该半导体层进行导体化处理。
如图4B所示，可以采用掩模板在该半导体层104的表面对应该半导体沟道区152形成第一刻蚀掩模161，该第一刻蚀掩模161与半导体沟道区152在衬底基板101上的正投影重合，然后利用该第一刻蚀掩模161对该半导体层104进行导体化处理。例如，对该半导体层104进行等离子体处理。这样，等离子体仅仅作用于未被该第一刻蚀掩模161遮挡的第一半导体区151，而半导体沟道区152由于被该第一刻蚀掩模161而不受影响，保留其半导体特性。
例如，在该半导体层的材料为金属氧化物半导体的情形，可以通过以下两种方式对该半导体层104进行等离子体处理以对第一半导体区151进行导体化：增加第一半导体区151中氢元素的浓度，或者降低第一半导体区151的氧元素的浓度。
例如，形成等离子体的气体包括含氢元素的气体，如氢气(H2)、氨气(NH3)、硅烷(SiH4)。这些气体在等离子化的过程中被电离形成氢离子进入第一半导体区151，从而增大第一半导体区151中氢元素的浓度，提高了有源层的导电性。
例如，形成等离子体的气体包括原子半径小于氧离子半径的惰性气体，如氦气。通过氦原子轰击第一半导体区151中的氧离子降低有源层中氧元素的浓度从而提高第一半导体区151的导电性。
步骤S43：对该第一绝缘层进行第一刻蚀工艺以在该第一绝缘层中形成第一过孔。
例如，该第一刻蚀工艺可以为干法刻蚀工艺。
如图4C所示，通过光刻工艺在该半导体层104上形成第二刻蚀掩模162，该第二刻蚀掩模162的开口区对应公共电极线120，该第二刻蚀掩模162的开口区与公共电极线120在衬底基板101上的正投影至少部分重叠。然后对该第一绝缘层112和半导体层104进行第一刻蚀工艺从而形成第一过孔141，该第一过孔141贯穿第一绝缘层112和半导体层104并暴露公共电极线120的至少部分。
由于导体化的第一半导体区151的存在，可以分担和疏散该第一刻蚀工艺引起并在该半导体层104上聚集的静电，从而降低该半导体沟道区152上的静电积累及静电放电风险，提高了产品的良率。
步骤S44：对该半导体层进行第二刻蚀工艺以去除该第一半导体区的第一部分以及保留该第一半导体区的第二部分。
例如，如图4D所示，该第二部分包括该第一接触区153和第二接触区154，从而形成该薄膜晶体管的有源层113。
例如，该第一部分围绕该有源层113，从而去除该第一部分可以使得该有源层113形成为岛状而将该有源层113与半导体层的其它部分隔离，有助于降低该薄膜晶体管的漏电。
例如，该第二刻蚀工艺可以刻蚀掉该半导体层除该有源层113以外的所有部分，也即该第二部分仅包括该第一接触区153和第二接触区154。如图4D所示，通过光刻工艺在该半导体层104上形成第三刻蚀掩模163，该第三刻蚀掩模163对应有源层113，也即该第三刻蚀掩模163与该有源层113在衬底基板101上的正投影基本重合。然后对该半导体层进行第二刻蚀工艺去除该第一半导体区的第一部分并保留该第一半导体区的第二部分。
在另一些示例中，该第二刻蚀工艺可以仅刻蚀掉该半导体层除该有源层113以外的一部分区域，也即该第二部分还包括除该第一接触区153和第二接触区154以外的导电区，该导电区与该第一接触区153和第二接触区154均间隔。例如，该导电区可以用于形成阵列基板的信号线(如检测线)、转接电极等。
在另一些示例中，上述第一刻蚀工艺和第二刻蚀工艺可以通过采用半色调掩模板在同一构图工艺中完成。在该半导体层104上形成光刻胶层并采用半色调掩模板对该光刻胶层进行曝光、显影等处理形成如图4E所示的第四刻蚀掩模164，该第四刻蚀掩模164的最大厚度区对应半导体沟道区152、第一接触区153和第二接触区154，该第四刻蚀掩模164的开口区与该公共电极线在衬底基板101上的正投影至少部分重叠。然后对该第一绝缘层112和半导体层104进行第一刻蚀工艺从而形成第一过孔141。接着对该第四刻蚀掩模164进行处理以形成如图4D中所示的第三刻蚀掩模163的形状，并进行第二刻蚀工艺以去除该第一半导体区的第一部分以及保留该第一半导体区的第二部分。
例如，在形成该第四刻蚀掩模164的光刻胶层为正性光刻胶的情形下，该半色调掩模板的透光区对应该第一过孔141，该半色调掩模板的不透光区对应该薄膜晶体管110的有源层113。在该光刻胶层为负性光刻胶的情形下，该半色调掩模板的透光区对应该薄膜晶体管110的有源层113，该半色调掩模板的不透光区对应该第一过孔141。
步骤S45：如图4F所示，在该半导体层上形成第二导电层，并对该第二导电层进行构图工艺形成该薄膜晶体管的第一极114和第二极115，该第一极114和该第二极115分别与该第一接触区153和该第二接触区154直接接触形成电连接。
步骤S46：如图4G所示，在该第二导电层上形成第二绝缘层116，并对该第二绝缘层进行构图工艺形成第二过孔142和第三过孔143，该第二过孔142暴露薄膜晶体管110的第一极114的至少部分，第三过孔143与第一过孔142贯通。然后在该第二绝缘层上形成第三导电层，并对该第三导电层进行构图工艺形成彼此绝缘的第一电极和第一连接电极121，该第一电极通过第一过孔141和第三过孔143与该第一导电图案电连接，第一连接电极121通过第二过孔142与薄膜晶体管的第二极115电连接。
例如，如图4G所示，该第一电极为公共电极131，该公共电极131通过第一过孔141和第三过孔143与公共电极线120电连接。
步骤S47：如图4H所示，在该第三导电层上形成第三绝缘层，并对该第三绝缘层进行构图工艺形成第四过孔144和第五过孔145，第四过孔144暴露第一连接电极121的至少部分，第五过孔145暴露公共电极的131至少部分。然后在该第三绝缘层上形成第四导电层，并对该第四导电层进行构图工艺形成彼此绝缘的第二电极和第二连接电极122，该第二电极通过第四过孔144与第一连接电极121电连接，第二连接电极122通过第五过孔145与该第一电极电连接。
例如，如图4H所示，该第二电极为像素电极132。
形成第一连接电极121至少有以下三方面优点：一、第一连接电极121与该第二电极并联可以降低第二电极的电阻；二、在对第三导电层进行构图工艺时，对该第三导电层的刻蚀工艺容易对薄膜晶体管110的第二极115被第二过孔142暴露的部分造成腐蚀从而引起接触不良，形成该第一连接电极121可以避免该第二极115被腐蚀从而提高产品良率；三、第一连接电极121作为第二电极与第二极115之间的转接电极，可以避免因第二电极直接与第二极115连接所经的过孔过深而造成导电材料发生断裂引起的接触不良。
形成第二连接电极122与该第一电极并联有助于降低该第一电极的电阻。
如图4G和4H所示，还可以在薄膜晶体管110与第二绝缘层116之间形成第四绝缘层118以对薄膜晶体管110进行保护。该第四绝缘层118例如为钝化层，该钝化层的材料例如为无机绝缘材料，例如为硅的氮化物或氧化物等。例如，该第二绝缘层116例如可以是平坦化层，用于为像素电极132提供平坦的生长界面，该平坦化层的材料例如可以是有机材料，如有机树脂等。第二过孔142和第三过孔143均贯穿第四绝缘层118和第二绝缘层116。在进行刻蚀工艺时，由于有机材料的刻蚀率比无机材料的刻蚀率大，因此第四绝缘层118中的最大孔径小于第二绝缘层116中的最小孔径，从而在第四绝缘层118与第二绝缘层116之间形成台阶，从而使得第二过孔142和第三过孔143的侧壁变得平缓，防止导电材料在该过孔中发生断裂。
例如，第三导电层和第四导电层均为透明导电层，例如为透明金属氧化物导电材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化锌铝(AZO)等。
例如，该第一电极为板状，第二电极为梳状，包括多个狭缝；或者，该第一电极为板状，第二电极为梳状。通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。
在另一些实施例中，第一电极和第二电极所在层可以互换，也即对该第三导电层进行构图工艺形成与薄膜晶体管电连接的第二电极以及与第一导电图案电连接的第二连接电极；对该第四导电层进行构图工艺形成于该第二电极电连接的第一连接电极和与该第二连接电极电连接的第一电极。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (10)

1.一种阵列基板的制作方法，所述阵列基板包括薄膜晶体管，其中，所述制作方法包括：
在衬底基板上依次形成第一绝缘层和半导体层，所述半导体层包括所述薄膜晶体管的半导体沟道区和所述半导体沟道区以外的第一半导体区，
对所述半导体层进行导体化处理使得所述第一半导体区被导体化，之后对所述第一绝缘层进行第一刻蚀工艺以在所述第一绝缘层中形成第一过孔，并对所述半导体层进行第二刻蚀工艺以去除所述第一半导体区的第一部分以及保留所述第一半导体区的第二部分，所述第二部分包括分别位于所述沟道区两侧的第一接触区和第二接触区，所述第一接触区和所述第二接触区分别用于形成所述薄膜晶体管的第一极和第二极与有源层连接的接触区。
2.如权利要求1所述的制作方法，其中，对所述半导体层进行导体化处理使得所述第一半导体区被导体化包括：
在所述半导体层上形成第一刻蚀掩模，所述第一刻蚀掩模与所述半导体沟道区在所述衬底基板上的正投影彼此重合；
利用所述第一刻蚀掩模对所述半导体层进行导体化处理。
3.如权利要求1所述的制作方法，其中，采用半色调掩模板在一次构图工艺中完成所述第一刻蚀工艺和第二刻蚀工艺，包括：
采用所述半色调掩模板在所述半导体层上形成第二刻蚀掩模，其中，所述第二刻蚀掩模的最大厚度区对应所述半导体沟道区和所述第一接触区、所述第二接触区，所述第二刻蚀掩模的开口区用于形成所述第一过孔。
4.如权利要求1所述的制作方法，还包括：在形成所述第一绝缘层之前形成第一导电层，并对所述第一导电层进行构图工艺形成所述薄膜晶体管的栅极和与所述栅极绝缘的第一导电图案，所述第一过孔暴露出所述第一导电图案的至少部分。
5.如权利要求4所述的制作方法，还包括：在所述半导体层上形成第二导电层，并对所述第二导电层进行构图工艺形成所述薄膜晶体管的第一极和第二极，所述第一极和所述第二极分别与所述第一接触区和所述第二接触区电连接。
6.如权利要求5所述的制作方法，还包括：在所述第二导电层上形成第三导电层，并对所述第三导电层进行构图工艺形成第一电极，所述第一电极通过所述第一过孔与所述第一导电图案电连接。
7.如权利要求6所述的制作方法，其中，对所述第三导电层进行构图工艺还形成第一连接电极，所述第一连接电极与所述薄膜晶体管的第一极电连接。
8.如权利要求6所述的制作方法，还包括：在所述半导体层上形成第四导电层，并对所述第四导电层进行构图工艺形成第二电极，所述第二电极与所述薄膜晶体管的第二极电连接。
9.如权利要求8所述的制作方法，其中，对所述第四导电层进行构图工艺还形成第二连接电极，所述第二连接电极通过所述第一过孔与所述第一导电图案电连接。
10.如权利要求1-3任一所述的制作方法，还包括：
在形成所述第一绝缘层之前形成第一导电层，并对所述第一导电层进行构图工艺形成所述薄膜晶体管的栅极和与所述栅极绝缘的公共电极线，所述第一过孔暴露出所述公共电极线的至少部分，
在所述半导体层上形成第二导电层，并对所述第二导电层进行构图工艺形成所述薄膜晶体管的第一极和第二极，所述第一极和所述第二极分别与所述第一接触区和所述第二接触区电连接；
在所述第二导电层上形成第二绝缘层，并对所述第二绝缘层进行构图工艺形成第二过孔和第三过孔，所述第二过孔暴露所述薄膜晶体管的第一极的至少部分，所述第三过孔与所述第一过孔贯通；
在所述第二绝缘层上形成第三导电层，并对所述第三导电层进行构图工艺形成彼此绝缘的公共电极和第一连接电极，所述公共电极通过所述第一过孔和所述第三过孔与所述公共电极线电连接，所述第一连接电极通过所述第二过孔与所述薄膜晶体管的第二极电连接；
在所述第三导电层上形成第三绝缘层，并对所述第三绝缘层进行构图工艺形成第四过孔和第五过孔，所述第四过孔暴露所述第一连接电极的至少部分，所述第五过孔暴露所述公共电极的至少部分；
在所述第三绝缘层上形成第四导电层，并对所述第四导电层进行构图工艺形成彼此绝缘的像素电极和第二连接电极，所述像素电极通过所述第四过孔与所述第一连接电极电连接，所述第二连接电极通过所述第五过孔与所述公共电极电连接。
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