KR20070023269A - 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20070023269A
KR20070023269A KR1020050077658A KR20050077658A KR20070023269A KR 20070023269 A KR20070023269 A KR 20070023269A KR 1020050077658 A KR1020050077658 A KR 1020050077658A KR 20050077658 A KR20050077658 A KR 20050077658A KR 20070023269 A KR20070023269 A KR 20070023269A
Authority
KR
South Korea
Prior art keywords
line
display area
common voltage
thin film
short
Prior art date
Application number
KR1020050077658A
Other languages
English (en)
Inventor
유춘기
김성호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050077658A priority Critical patent/KR20070023269A/ko
Publication of KR20070023269A publication Critical patent/KR20070023269A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Liquid Crystal (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

본 발명은 제1 공통 전압 공급 라인을 통해 유입되는 정전기를 분산시켜 정전기로부터 보호될 수 있는 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명은 표시 영역과, 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판과; 상기 비표시 영역에 분리되어 형성되어 제1 공통 전압을 공급하는 적어도 한 쌍의 제1 공통 전압 라인과; 상기 비표시 영역에 분리되어 형성되어 상기 표시 영역에 형성된 스토리지 라인으로 제2 공통 전압을 공급하는 제2 공통 전압 라인과; 상기 제1 공통 전압 라인과 다른 기판에 형성된 공통 전극을 접속시키기 위한 쇼트 포인트와; 상기 비표시 영역에 형성되어 상기 적어도 한 쌍의 제1 공통 전압 라인과 접속된 쇼트 라인을 구비하는 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법을 개시한다.
폴리 실리콘, 공통 전압 라인, 정전기, 쇼트 라인

Description

폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법{POLY SILICON THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래의 폴리 실리콘 박막 트랜지스터 기판에 형성된 공통 전압 라인 및 스토리지 라인 구조를 개략적으로 도시한 도면.
도 2는 본 발명의 제1 실시 예에 따른 폴리 실리콘 박막 트랜지스터 기판을 도시한 평면도.
도 3은 도 2에 도시된 한 서브 화소 영역을 확대 도시한 평면도.
도 4는 도 3에 도시된 서브 화소 영역을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 5는 본 발명의 제2 실시 에에 따른 폴리 실리콘 박막 트랜지스터 기판을 도시한 평면도.
< 도면의 주요부분에 대한 설명>
2, 10 : 박막 트랜지스터 기판 4, 20 : 제1 공통 전압 라인
6, 16 : 스토리지 라인 8, 22: 제2 공통 전압 라인
5, 40 : 표시 영역 9, 24 : 쇼트 포인트
12 : 게이트 라인 14 : 데이터 라인
18 : 화소 전극 26 : 구동 회로
32, 72 : 쇼트 라인 4A, 8A, 20A, 22A : 공통 전압 패드
42 : 액정 주입구 52 : 게이트 전극
54 : 소스 전극 56 : 드레인 전극
58 : 제1 액티브층 60 : 제2 액티브층
61 : 절연 기판 62S : 소스 컨택홀
62D : 드레인 컨택홀 64 : 화소 컨택홀
62 : 버퍼막 64 : 게이트 절연막
66 : 층간 절연막 68 : 보호막
70 : 연장 라인
본 발명은 폴리 실리콘을 이용한 액정 표시 장치에 관한 것으로, 특히 공통 라인을 통해 유입된 정전기로부터 보호될 수 있는 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
통상, 액정 표시 장치는 액정 패널에 매트릭스 형태로 배열된 액정셀들(서브 화소) 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위치 소자로 박막 트랜지스터가 이용된다. 박막 트랜지스터의 액티브층으로는 아몰퍼스-실리콘(Amorphous-Si) 또는 폴리-실리콘(Poly-Si)이 이용된다. 여기서, 아몰퍼스-실리콘 보다 전하 이동도가 약 100배 이상 빠른 폴리-실리콘을 이용하는 경우 높은 응답 속도를 필요로 하는 구동 회로를 액정 표시 패널에 내장할 수 있게 된다.
이러한 폴리형 액정 표시 패널은 화상 표시부의 박막 트랜지스터와 함께 구동 회로가 형성된 박막 트랜지스터 기판과, 칼러 필터가 형성된 칼라 필터 기판이 액정을 사이에 두고 접합되어 형성된다. 칼라 필터 기판은 블랙 매트릭스로 구분된 서브 화소 영역마다 형성된 칼라 필터와, 그 위에 형성된 공통 전극을 구비한다. 박막 트랜지스터 기판은 게이트 라인 및 데이터 라인의 교차로 구분된 서브 화소 영역마다 형성된 화소 전극과, 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 구비한다. 화소 전극은 액정을 사이에 두고 공통 전극과 중첩되어 서브 화소 단위의 액정셀, 즉 액정 캐패시터를 형성한다. 액정 캐패시터는 턴-온된 박막 트랜지스터를 통해 화소 전극으로 공급된 데이터 신호와 공통 전극에 공급된 공통 전압과의 차전압인 화소 전압을 충전하여 액정을 구동하게 된다.
그리고, 박막 트랜지스터 기판은 액정 캐패시터에 충전된 화소 전압이 박막 트랜지스터의 턴-오프 기간에서도 안정적으로 유지되게 하기 위하여 액정 캐패시터와 병렬 접속된 스토리지 캐패시터를 더 구비한다. 스토리지 캐패시터는 박막 트랜지스터로부터 신장된 액티브층이 스토리지 라인과 절연막을 사이에 두고 중첩되 어 형성된다. 이러한 액티브층을 갖는 스토리지 캐패시터를 위하여 스토리지 라인에는 칼라 필터의 공통 전극에 공급되는 공통 전압과는 다른 제2 공통 전압, 즉 스토리지 전압이 공급되어야 한다. 이를 위하여, 박막 트랜지스터 기판에는 칼라 필터 기판의 공통 전극으로 공급되어질 제1 공통 전압과, 박막 트랜지스터 기판의 스토리지 라인에 공급되어질 제2 공통 전압이 분리되어 공급된다.
도 1을 참조하면, 종래의 폴리 박막 트랜지스터 기판(2)은 칼라 필터의 공통 전극으로 제1 공통 전압을 공급하기 위한 제1 공통 전압 라인(4)과, 화상 표시 영역(5)에 형성된 다수의 스토리지 라인(6)으로 제2 공통 전압을 공급하기 위한 제2 공통 전압 라인(8)을 구비한다.
제1 공통 전압 라인(4)은 표시 영역(5)을 둘러싸는 비표시 영역의 양측에 분리되어 형성되고, 그의 끝단에 형성된 쇼트 포인트(9)를 통해 칼라 필터의 공통 전극과 접속된다. 이러한 제1 공통 전압 라인(4)은 제1 공통 전압 패드(4A)를 통해 제1 공통 전압을 입력하여 쇼트 포인트(9)를 통해 칼라 필터 기판의 공통 전극으로 공급한다.
제2 공통 전압 라인(8)은 비표시 영역의 양측에 분리되어 형성되고, 표시 영역(5)에 형성된 다수의 스토리지 라인(6)과 접속된다. 이러한 제2 공통 전압 라인(8)은 제2 공통 전압 패드(8A)를 통해 제2 공통 전압을 입력하여 다수의 스토리지 라인(6)으로 공급한다.
이러한 종래의 박막 트랜지스터 기판에서 제2 공통 전압 라인(8)은 다수의 스토리지 라인(6)과 접속되어 정전기가 유입되더라도 정전기를 분산시킬 수 있는 구조를 갖고 있다. 그러나, 제1 공통 전압 라인(9)은 플로팅 구조로 형성되고, 쇼트 포인트(9)는 정전기를 유입하는 안테나 역할을 함으로써 정전기에 매우 취약한 구조를 갖고 있다. 이로 인하여, 제1 공통 전압 라인(9)은 박막 트랜지스터 기판에 도포된 배향막의 러빙(Rubbing) 공정에서 발생하는 큰 용량의 정전기를 유입하는 경로로 이용되어 절연 파괴 등과 같이 박막 트랜지스터 기판에 손상을 입히게 된다.
따라서, 본 발명의 목적은 제1 공통 전압 공급 라인을 통해 유입되는 정전기를 분산시켜 정전기로부터 보호될 수 있는 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘 박막 트랜지스터 기판은 표시 영역과, 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판과; 상기 비표시 영역에 분리되어 형성되어 제1 공통 전압을 공급하는 적어도 한 쌍의 제1 공통 전압 라인과; 상기 비표시 영역에 분리되어 형성되어 상기 표시 영역에 형성된 스토리지 라인으로 제2 공통 전압을 공급하는 제2 공통 전압 라인과; 상기 제1 공통 전압 라인과 다른 기판에 형성된 공통 전극을 접속시키기 위한 쇼트 포인트와; 상기 비표시 영역에 형성되어 상기 적어도 한 쌍의 제1 공통 전압 라인과 접 속된 쇼트 라인을 구비한다.
본 발명에 따른 폴리 실리콘 박막 트랜지스터 기판의 제조 방법은 표시 영역과, 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 박막 트랜지스터 기판의 제조 방법에서, 상기 비표시 영역에 제1 공통 전압을 공급하는 적어도 한 쌍의 제1 공통 전압 라인을 형성하는 단계와; 상기 표시 영역에 스토리지 라인을 형성하고, 그 스토리지 라인으로 제2 공통 전압을 공급하는 제2 공통 전압 라인을 상기 비표시 영역에 형성하는 단계와; 상기 제1 공통 전압 라인과 다른 기판에 형성된 공통 전극을 접속시키기 위한 쇼트 포인트를 형성하는 단계와; 상기 비표시 영역에 형성되어 상기 적어도 한 쌍의 제1 공통 전압 라인과 접속된 쇼트 라인을 형성하는 단계를 포함한다.
그리고, 본 발명의 박막 트랜지스터 기판은 상기 표시 영역에 형성된 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 박막 트랜지스터의 액티브층으로 신장된 제2 액티브층이 상기 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성된 스토리지 캐패시터를 추가로 구비한다.
상기 쇼트 라인은 상기 비표시 영역에 위치하는 액정 주입 봉지재의 침투 경로를 우회하여 형성된다.
상기 쇼트 라인은 상기 쇼트 포인트를 경유하여 상기 제1 공통 전압 라인과 접속된다.
상기 쇼트 라인은 상기 기판의 절단 라인 밖에 형성된다.
그리고, 본 발명의 박막 트랜지스터 기판은 상기 제1 공통 전압 라인으로부터 상기 절단 라인 밖으로 신장되어 상기 쇼트 라인과 접속된 연장 라인을 추가로 구비한다.
또한, 본 발명의 박막 트랜지스터 기판은 상기 표시 영역 및 비표시 영역을 갖는 다수의 기판 유닛을 포함하고, 상기 쇼트 라인은 상기 다수의 기판 유닛에 형성된 제1 공통 전압 라인과 공통 접속된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 5를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 폴리 실리콘 박막 트랜지스터 기판을 도시한 평면도이고, 도 3은 도 2에 도시된 한 서브 화소 영역을 확대 도시한 평면도이며, 도 4는 도 3에 도시된 한 서브 화소 영역을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면이다.
도 2에 도시된 박막 트랜지스터 기판(10)은 화소 전극(18)이 매트릭스 형태로 배열된 표시 영역(40)과, 그 표시 영역(40)을 둘러싸는 비표시 영역으로 구분된다.
표시 영역(40)에는 게이트 라인(12) 및 데이터 라인(14)의 교차로 구분된 서브 화소 영역마다 화소 전극(18)이 형성되고, 게이트 라인(12) 및 데이터 라인(14)과 화소 전극(18) 사이에 접속된 박막 트랜지스터(TFT)가 형성된다. 또한, 표시 영역(40)에는 게이트 라인(12)과 나란한 스토리지 라인(16)과, 박막 트랜지스터(TFT)와 스토리지 라인(16) 사이에 접속된 스토리지 캐패시터(Cst)가 더 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(12)으로부터의 스캔 신호에 응답하여 데이터 라인(14)으로부터의 데이터 신호를 화소 전극(18)에 공급한다. 구체적으로, 박막 트랜지스터(TFT)는 도 3 및 도 4에 도시된 바와 같이 게이트 라인(12)과 접속된 게이트 전극(52), 데이터 라인(14)과 접속된 소스 전극(54), 화소 전극(18)과 접속된 드레인 전극(56), 소스 전극(54) 및 드레인 전극(56) 사이에 채널을 형성하는 제1 액티브층(58)을 구비한다.
제1 액티브층(58)은 버퍼막(62)을 사이에 두고 절연 기판(61) 상에 형성된다. 제1 액티브층(58)은 게이트 절연막(64) 위에 형성된 게이트 전극(52)과 중첩된 채널 영역과, 채널 영역을 사이에 두고 이온 도핑된 소스 영역 및 드레인 영역을 구비한다.
층간 절연막(66) 위에 형성된 소스 전극(54) 및 드레인 전극(56)은 층간 절연막(66) 및 게이트 절연막(64)을 관통하는 소스 콘택홀(62S) 및 드레인 콘택홀(62D) 각각을 통해 제1 액티브층(58)의 소스 영역 및 드레인 영역과 각각 접속된다. 그리고, 드레인 전극(56)은 그 위에 형성된 보호막(68)을 관통하는 화소홀(64)을 통해 화소 전극(18)과 접속된다.
화소 전극(18)은 액정을 사이에 두고 칼라 필터 기판의 공통 전극과 중첩되어 서브 화소 단위의 액정셀, 즉 액정 캐패시터를 형성한다. 액정 캐패시터는 턴-온된 박막 트랜지스터(TFT)를 통해 화소 전극(18)으로 공급된 데이터 신호와 공통 전극에 공급된 공통 전압과의 차전압인 화소 전압을 충전하여 액정을 구동한다.
스토리지 캐패시터(Cst)는 액정 캐패시터에 충전된 화소 전압이 박막 트랜지스터의 턴-오프 기간에서도 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터(Cst)는 스토리지 캐패시터(Cst)는 제1 액티브층(58)으로부터 신장되고 이온 도핑된 제2 액티브층(60)이 게이트 절연막(64)을 사이에 두고 스토리지 라인(16)과 중첩되어 형성된다.
비표시 영역에는 게이트 라인(12) 및 데이터 라인(14)과 접속된 구동 회로(26)가 내장된다. 구동 회로(26)는 입력 패드(34)를 통해 전원 신호 및 제어 신호와 데이터 신호를 입력하여 게이트 라인(12) 및 데이터 라인(14)을 구동하게 된다.
또한, 비표시 영역에는 칼라 필터의 공통 전극으로 제1 공통 전압을 공급하기 위한 제1 공통 전압 라인(20)과, 표시 영역(40)에 형성된 다수의 스토리지 라인(16)으로 제2 공통 전압을 공급하기 위한 제2 공통 전압 라인(22)이 형성된다.
제1 공통 전압 라인(20)은 표시 영역(40)을 사이에 두고 비표시 영역의 양측에 분리되어 형성되고, 그의 끝단에 형성된 쇼트 포인트(24)를 통해 칼라 필터의 공통 전극과 접속된다. 이러한 한 쌍의 제1 공통 전압 라인(20)은 제1 공통 전압 패드(20A)를 통해 제1 공통 전압을 입력하여 한 쌍의 쇼트 포인트(24)를 통해 칼라 필터 기판의 공통 전극으로 공급한다.
그리고, 한 쌍의 제1 공통 전압 라인(20)을 쇼트시키기 위한 쇼트(Short) 라인(32)이 비표시 영역의 상측에 형성된다. 쇼트 라인(32)은 상측 비표시 영역에 형성되어 한 쌍의 쇼트 포인트(24)와 접속됨으로써 한 쌍의 제1 공통 전압 라인 (20)을 쇼트시키게 된다. 다시 말하여, 비표시 영역의 양측으로 분리된 2개의 제1 공통 전압 라인(20)이 쇼트 라인(32)을 통해 쇼트됨으로써 라인 로드가 증가하게 된다. 이에 따라, 러빙 공정시 쇼트 포인트(24)를 통해 정전기가 유입되더라도 쇼트 라인(32)을 통해 경로가 증가된 제1 공통 전압 라인(20)을 통해 분산됨으로써 박막 트랜지스터 기판(10)을 정전기로부터 보호할 수 있게 된다.
여기서, 쇼트 라인(32)은 액정 주입구를 봉지하는 봉지재의 침투 영역(42)을 가리지 않도록 봉지재의 침투 영역(42)을 우회하여 형성된다. 이는 박막 트랜지스터 기판(10) 및 칼라 필터 기판을 합착하고 액정을 주입한 후, 액정 주입구에 봉지재를 주입할 때 액정 오염을 방지하기 위하여 봉지재의 침투 거리를 확인하면서 봉지재의 주입량을 조절해야 하기 때문이다.
이러한 쇼트 라인(32)은 제1 공통 전압 라인(20)과 동일한 금속층으로 형성되거나, 다른 금속층으로 형성된다. 예를 들면, 쇼트 라인(32)은 게이트 라인(12), 게이트 전극(52), 스토리지 라인(16) 및 제1 공통 전압 라인(20)과 함께 게이트 금속층으로 형성된다. 이와 달리, 쇼트 라인(32)은 데이터 라인(14), 소스 전극(54) 및 드레인 전극(56)과 함께 소스/드레인 금속층으로 형성되고, 층간 절연막(66)을 관통하는 컨택홀을 통해 게이트 금속층으로 형성된 제1 공통 전압 라인(20)과 접속되기도 한다. 또한, 쇼트 라인(32)은 화소 전극(18)과 함께 투명 도전층으로 형성되고, 보호막(68) 및 층간 절연막(66)을 관통하는 컨택홀을 통해 게이트 금속층으로 형성된 제1 공통 전압 라인(20)과 접속되기도 한다.
제2 공통 전압 라인(22)은 비표시 영역의 양측에 분리되어 형성되고, 표시 영역(40)에 형성된 다수의 스토리지 라인(16)과 접속된다. 이러한 한 쌍의 제2 공통 전압 라인(22)은 한 쌍의 제2 공통 전압 패드(22A)를 통해 제2 공통 전압을 입력하여 다수의 스토리지 라인(16)으로 공급한다.
그리고, 한 쌍의 제1 공통 전압 패드(20A)는 패드 영역에 형성된 정전기 방지 회로(미도시)를 통해 접속되기도 한다. 또한, 한 쌍의 제2 공통 전압 패드(22A)도 패드 영역에 형성된 다른 정전기 방지 회로(미도시)를 통해 접속되기도 한다. 이 경우, 제1 및 제2 공통 전압 패드(20A, 22A)와 접속된 정전기 방지 회로는 검사 공정 후 레이저 트리밍(Laser Triming) 공정을 통해 절단된다.
이와 같이, 본 발명의 제1 실시 예에 따른 폴리 실리콘 박막 트랜지스터 기판은 쇼트 라인(32)을 통해 양측으로 분리된 한 쌍의 제1 공통 전압 라인(20)을 쇼트시킴으로써 쇼트 포인트(24)를 통해 유입된 정전기를 분산시킬 수 있게 된다. 이 결과, 정전기로부터 박막 트랜지스터 기판(10)을 보호할 수 있게 된다.
도 5는 본 발명의 제2 실시 예에 따른 폴리 실리콘 박막 트랜지스터 기판을 도시한 평면도이다.
도 5에 도시된 박막 트랜지스터 기판(10)은 도 2에 도시된 박막 트랜지스터 기판과 대비하여 쇼트 라인(72)이 컷팅 라인(CL) 밖에 형성되어 제1 공통 전압 라인(20)과 접속된 것을 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
도 5에 도시된 쇼트 라인(72)은 박막 트랜지스터 기판(10)의 컷팅 라인(CL) 밖에 형성되어 제1 공통 전압 라인(20)과 접속된다. 이때, 제1 공통 전압 라인 (20)은 쇼트 포인트(24)와 접속되고 컷팅 라인(CL) 밖으로 신장된 연장 라인(70)을 경유하여 쇼트 라인(72)과 접속된다.
이에 따라, 비표시 영역의 양측으로 분리된 2개의 제1 공통 전압 라인(20)이 연장 라인(70) 및 쇼트 라인(72)을 통해 쇼트됨으로써 라인 로드가 증가하게 된다. 따라서, 러빙 공정시 쇼트 포인트(24)를 통해 정전기가 유입되더라도 연장 라인(70) 및 쇼트 라인(32)을 통해 경로가 증가된 제1 공통 전압 라인(20)을 통해 분산됨으로써 박막 트랜지스터 기판(10)을 정전기로부터 보호할 수 있게 된다.
또한, 쇼트 라인(70)은 마더 글래스 상에 형성된 인접한 다른 박막 트랜지스터 기판 유닛의 제1 공통 전압 라인(20)과 공통 접속된다. 다시 말하여, 다수의 박막 트랜지스터 기판 유닛에 형성된 제1 공통 전압 라인(20)이 컷팅 라인(CL) 밖에 형성된 쇼트 라인(70)을 통해 공통 접속된다. 이에 따라, 제1 공통 전압 라인(20) 및 쇼트 라인(70)을 경유하는 라인 경로가 현저히 증가하여 쇼트 포인트(24)를 통해 유입된 정전기를 효과적으로 분산시킴으로써 박막 트랜지스터 기판(10)을 정전기로부터 보호할 수 있게 된다.
예를 들면, 다수의 박막 트랜지스터 기판 유닛을 포함하는 하부 마더 글래스에 배향막을 도포한 다음 러빙 공정으로 배향 방향을 결정한다. 이때, 러빙 공정시 마찰로 큰 용량의 정전기가 발생되어 쇼트 포인트(24)를 통해 유입되더라도 쇼트 라인(72)을 통해 접속된 다수의 박막 트랜지스터 기판 유닛의 제1 공통 전압 라인(20)을 통해 분산됨으로써 박막 트랜지스터 기판(10)을 정전기로부터 보호할 수 있게 된다.
그리고, 다수의 박막 트랜지스터 기판 유닛을 포함하는 하부 마더 글래스는 다수의 칼라 필터 기판을 포함하는 상부 마더 글래스와 합착된 다음, 컷팅 라인(CL)을 따라 절단됨으로써 다수개의 액정 패널로 분리된다. 이때, 박막 트랜지스터 기판(10)의 제1 공통 전압 라인(20)과 접속되어 컷팅 라인(CL) 밖에 형성된 쇼트 라인(70)이 제거된다.
상술한 바와 같이, 본 발명에 따른 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법은 칼라 필터 기판의 공통 전극으로 제1 공통 전압을 공급하는 제1 공통전압 라인을 쇼트시키는 쇼트 라인을 구비하여 쇼트 포인트를 통해 유입된 정전기를 분산시킴으로써 정전기로부터 박막 트랜지스터 기판을 보호할 수 있게 된다.
또한, 본 발명에 따른 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법은 다수의 박막 트랜지스터 기판에 형성된 제1 공통 전압 라인을 쇼트 라인과 공통 접속시킴으로써 쇼트 포인트를 통해 유입된 정전기를 효과적으로 분산시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 표시 영역과, 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판과;
    상기 비표시 영역에 분리되어 형성되어 제1 공통 전압을 공급하는 적어도 한 쌍의 제1 공통 전압 라인과;
    상기 비표시 영역에 분리되어 형성되어 상기 표시 영역에 형성된 스토리지 라인으로 제2 공통 전압을 공급하는 제2 공통 전압 라인과;
    상기 제1 공통 전압 라인과 다른 기판에 형성된 공통 전극을 접속시키기 위한 쇼트 포인트와;
    상기 비표시 영역에 형성되어 상기 적어도 한 쌍의 제1 공통 전압 라인과 접속된 쇼트 라인을 구비하는 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 표시 영역에 형성된 게이트 라인 및 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 박막 트랜지스터와 접속된 화소 전극과;
    상기 박막 트랜지스터의 액티브층으로 신장된 제2 액티브층이 상기 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 쇼트 라인은
    상기 비표시 영역에 위치하는 액정 주입구 봉지재의 침투 경로를 우회하여 형성된 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 쇼트 라인은 상기 쇼트 포인트를 경유하여 상기 제1 공통 전압 라인과 접속된 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 쇼트 라인은 상기 기판의 절단 라인 밖에 형성된 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 제1 공통 전압 라인으로부터 상기 절단 라인 밖으로 신장되어 상기 쇼트 라인과 접속된 연장 라인을 추가로 구비하는 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판.
  7. 제 5 항에 있어서,
    상기 표시 영역 및 비표시 영역을 갖는 다수의 기판 유닛을 포함하고,
    상기 쇼트 라인은 상기 다수의 기판 유닛에 형성된 제1 공통 전압 라인과 공통 접속된 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판.
  8. 표시 영역과, 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 폴리 실리콘 박막 트랜지스터 기판의 제조 방법에 있어서,
    상기 비표시 영역에 제1 공통 전압을 공급하는 적어도 한 쌍의 제1 공통 전압 라인을 형성하는 단계와;
    상기 표시 영역에 스토리지 라인을 형성하고, 그 스토리지 라인으로 제2 공통 전압을 공급하는 제2 공통 전압 라인을 상기 비표시 영역에 형성하는 단계와;
    상기 제1 공통 전압 라인과 다른 기판에 형성된 공통 전극을 접속시키기 위한 쇼트 포인트를 형성하는 단계와;
    상기 비표시 영역에 형성되어 상기 적어도 한 쌍의 제1 공통 전압 라인과 접속된 쇼트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 표시 영역에 형성된 게이트 라인 및 데이터 라인을 형성하는 단계와;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터를 형성하는 단계와;
    상기 박막 트랜지스터와 접속된 화소 전극을 형성하는 단계와;
    상기 박막 트랜지스터의 액티브층으로 신장된 제2 액티브층이 상기 스토리지 라인과 절연막을 사이에 두고 중첩되게 하여 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판의 제조 방법.
  10. 제 8 항에 있어서,
    상기 쇼트 라인은
    상기 비표시 영역에 위치하는 액정 주입 봉지재의 침투 경로를 우회하여 형성된 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판의 제조 방법.
  11. 제 8 항에 있어서,
    상기 쇼트 라인은 상기 쇼트 포인트를 경유하여 상기 제1 공통 전압 라인과 접속된 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판의 제조 방법.
  12. 제 8 항에 있어서,
    상기 쇼트 라인은 상기 기판의 절단 라인 밖에 형성된 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 공통 전압 라인으로부터 상기 절단 라인 밖으로 신장되어 상기 쇼트 라인과 접속된 연장 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판의 제조 방법.
  14. 제 12 항에 있어서,
    상기 표시 영역 및 비표시 영역을 갖는 다수의 기판 유닛을 포함하고,
    상기 쇼트 라인은 상기 다수의 기판 유닛에 형성된 제1 공통 전압 라인과 공통 접속되어 형성된 것을 특징으로 하는 폴리 실리콘 박막 트랜지스터 기판의 제조 방법.
KR1020050077658A 2005-08-24 2005-08-24 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법 KR20070023269A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050077658A KR20070023269A (ko) 2005-08-24 2005-08-24 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050077658A KR20070023269A (ko) 2005-08-24 2005-08-24 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20070023269A true KR20070023269A (ko) 2007-02-28

Family

ID=43654681

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050077658A KR20070023269A (ko) 2005-08-24 2005-08-24 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20070023269A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8519620B2 (en) 2011-06-28 2013-08-27 Samsung Display Co., Ltd. Display devices and methods of manufacturing display devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8519620B2 (en) 2011-06-28 2013-08-27 Samsung Display Co., Ltd. Display devices and methods of manufacturing display devices
US8860295B2 (en) 2011-06-28 2014-10-14 Samsung Display Co., Ltd. Display devices and methods of manufacturing display devices

Similar Documents

Publication Publication Date Title
US9041874B2 (en) Liquid crystal display having shielding conductor
WO2015178334A1 (ja) アクティブマトリクス基板および表示装置
TW200807119A (en) Display device with static electricity protecting circuit
US20200074955A1 (en) Electronic component board and display panel
US10216050B2 (en) Liquid crystal display device
US11670203B2 (en) Display device having pixels including pixel TFTs provided in a display area and switching TFTs located outside of the display area
US8879015B2 (en) Liquid crystal display device having a switch device connected to a shield electrode and an interconnection and electronic apparatus
KR20150070776A (ko) 표시 장치
US9329446B2 (en) Liquid crystal display device and method of manufacturing the same
US9575383B2 (en) Liquid crystal display device
KR20120033689A (ko) 액정표시장치용 어레이기판 및 그 제조방법
US9927670B2 (en) Liquid crystal display
JPH11233777A (ja) 半導体装置及び表示装置
KR20090043750A (ko) 액정표시장치
JP2007310131A (ja) アクティブマトリクス基板及びアクティブマトリクス表示装置
KR20120050780A (ko) 액정 표시 패널 및 그 제조 방법
KR20070023269A (ko) 폴리 실리콘 박막 트랜지스터 기판 및 그 제조 방법
KR20070080143A (ko) 액정표시장치
US8537321B2 (en) Liquid crystal display device comprising an electric power supply pad arranged at a corner portion of a substrate and a connection electrode having a slit that crosses signal lines
JP2007316105A (ja) 表示装置
KR20060121480A (ko) 액정 표시 장치 및 이의 제조방법
US20220260881A1 (en) Semiconductor substrate and display device
KR102330861B1 (ko) 정전기 방지 회로 및 이를 적용한 백플레인 기판 및 이의 제조 방법
KR101232145B1 (ko) 액정표시장치의 검사용 기판
KR101075361B1 (ko) 박막 트랜지스터 어레이 기판

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination