KR20150080674A - 표시 기판 및 이의 제조 방법 - Google Patents
표시 기판 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20150080674A KR20150080674A KR1020140000057A KR20140000057A KR20150080674A KR 20150080674 A KR20150080674 A KR 20150080674A KR 1020140000057 A KR1020140000057 A KR 1020140000057A KR 20140000057 A KR20140000057 A KR 20140000057A KR 20150080674 A KR20150080674 A KR 20150080674A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- pattern
- metal layer
- wiring
- electrode
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 140
- 239000002184 metal Substances 0.000 claims abstract description 140
- 238000002161 passivation Methods 0.000 claims abstract description 67
- 239000010410 layer Substances 0.000 claims description 405
- 238000000034 method Methods 0.000 claims description 80
- 238000005530 etching Methods 0.000 claims description 25
- 239000004020 conductor Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 22
- 239000010936 titanium Substances 0.000 claims description 20
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- 239000011241 protective layer Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 description 28
- 239000010408 film Substances 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910045601 alloy Inorganic materials 0.000 description 16
- 239000000956 alloy Substances 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 229910044991 metal oxide Inorganic materials 0.000 description 12
- 150000004706 metal oxides Chemical class 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- 229910052750 molybdenum Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 10
- 239000011651 chromium Substances 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 150000002739 metals Chemical class 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- 238000001771 vacuum deposition Methods 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 229910052804 chromium Inorganic materials 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 239000011368 organic material Substances 0.000 description 6
- 238000004528 spin coating Methods 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- 229910052779 Neodymium Inorganic materials 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910052706 scandium Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000011787 zinc oxide Substances 0.000 description 4
- 229920000178 Acrylic resin Polymers 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 3
- 239000011147 inorganic material Substances 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 238000004549 pulsed laser deposition Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- -1 or the like Substances 0.000 description 1
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
표시 기판은 베이스 기판, 베이스 기판 상에 배치되는 액티브층, 액티브층 상에 배치되는 게이트 절연층, 게이트 절연층 상에 배치되는 게이트 전극, 게이트 전극 상에 배치되는 절연 구조물, 절연 구조물 상에 서로 이격되어 배치되는 제1 금속층 패턴, 제2 금속층 패턴, 제3 금속층 패턴 및 제4 금속층 패턴을 포함하는 마스크 패턴, 절연 구조물 상에 배치되고, 마스크 패턴과 이격되어 배치되는 배선, 절연 구조물 상에 배치되고, 마스크 패턴 및 배선을 덮는 패시베이션층, 패시베이션층 상에 배치되고, 패시베이션층, 절연 구조물 및 게이트 절연층을 관통하여 액티브층의 소스 영역에 접촉되는 소스 전극 및 패시베이션층 상에 배치되고, 패시베이션층, 절연 구조물 및 게이트 절연층을 관통하여 액티브층의 드레인 영역에 접촉되는 드레인 전극을 포함한다.
Description
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 장치에 구비되는 표시 기판 및 이의 제조 방법에 관한 것이다.
유기 발광 표시(Organic Light Emitting Display; OLED) 장치 및 액정 표시(Liquid Crystal Display; LCD) 장치와 같은 표시 장치의 경우, 표시 기판 상에 유기 발광층 혹은 액정층 등을 포함하는 발광 구조물이 배치될 수 있다. 이러한 표시 기판은 박막 트랜지스터(Thin Film Transistor: TFT)와 같은 스위칭 소자, 커패시터 등과 같은 전자 소자 및 데이터 라인 및 게이트 라인과 같은 배선을 포함한다. 일반적으로, 데이터 라인에 공급된 직전 데이터 신호를 초기화하기 위한 직류 전원을 공급하는 전원 공급 배선(즉, 데이터 신호 초기화 배선)은 표시 기판의 상부에서 화소 전극과 동일한 층에 배치되고 있다. 그러나, 이로 인해 표시 기판에 데드 스페이스가 발생하여, 다양한 화소 구조를 구현하기 어려운 문제점이 있다. 또한, 최근 대면적 표시 기판의 구현을 위해 소스/드레인 전극이 형성되는 콘택홀의 너비 또는 지름을 감소시키는 것이 요구되고 있다.
본 발명의 일 목적은 금속층 패턴과 동일한 층에 배치되는 배선(즉, 데이터 신호 초기화 배선)을 포함하는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 금속층 패턴과 배선을 동일한 공정에 의해 동시에 형성하는 표시 기판의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 상에 배치되는 액티브층, 상기 액티브층 상에 배치되는 게이트 절연층, 상기 게이트 절연층 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 절연 구조물, 상기 절연 구조물 상에 서로 이격되어 배치되는 제1 금속층 패턴, 제2 금속층 패턴, 제3 금속층 패턴 및 제4 금속층 패턴을 포함하는 마스크 패턴, 상기 절연 구조물 상에 배치되고, 상기 마스크 패턴과 이격되어 배치되는 배선, 상기 절연 구조물 상에 배치되고, 상기 마스크 패턴 및 상기 배선을 덮는 패시베이션층, 상기 패시베이션층 상에 배치되고, 상기 패시베이션층, 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 상기 액티브층의 소스 영역에 접촉되는 소스 전극 및 상기 패시베이션층 상에 배치되고, 상기 패시베이션층, 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 상기 액티브층의 드레인 영역에 접촉되는 드레인 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 금속층 패턴과 상기 제2 금속층 패턴은 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 상기 소스 영역을 노출시키는 제1 콘택홀을 형성하기 위한 마스크(mask)로 사용될 수 있다.
일 실시예에 의하면, 상기 제3 금속층 패턴 및 상기 제4 금속층 패턴은 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 상기 드레인 영역을 노출시키는 제2 콘택홀을 형성하기 위한 마스크로 사용될 수 있다.
일 실시예에 의하면, 상기 소스 전극은 상기 제1 콘택홀의 내벽을 따라 형성되고, 상기 제1 금속층 패턴과 상기 제2 금속층 패턴의 상부로 연장될 수 있다.
일 실시예에 의하면, 상기 드레인 전극은 상기 제2 콘택홀의 내벽을 따라 형성되고, 상기 제3 금속층 패턴과 제4 금속층 패턴의 상부로 연장될 수 있다.
일 실시예에 의하면, 상기 마스크 패턴 및 상기 배선은 상기 절연 구조물 상에 동시에 형성될 수 있다.
일 실시예에 의하면, 상기 배선은 상기 마스크 패턴과 동일한 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 마스크 패턴은 티타늄(Ti)을 포함할 수 있다.
일 실시예에 의하면, 상기 배선은 투명 도전 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 배선은 데이터 신호를 초기화하기 위한 직류 전원을 공급하는 전원 공급 배선일 수 있다.
일 실시예에 의하면, 상기 표시 기판은 상기 소스 전극 및 상기 드레인 전극을 덮으면서 상기 패시베이션층 상에 배치되는 보호층을 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 기판의 제조 방법은 베이스 기판 상에 액티브층을 형성하고, 상기 베이스 기판 상에 상기 액티브층을 덮는 게이트 절연층을 형성하며, 상기 게이트 절연층 상에 게이트 전극을 형성하고, 상기 게이트 절연층 상에 상기 게이트 전극을 덮는 절연 구조물을 형성할 수 있다. 또한, 상기 절연 구조물 상에 마스크 패턴 및 배선을 형성하고, 상기 절연 구조물 상에 상기 마스크 패턴 및 상기 배선 패턴을 덮는 패시베이션층을 형성하며, 상기 패시베이션층, 상기 마스크 패턴, 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 각각 상기 액티브층의 소스 영역에 접촉되는 소스 전극 및 상기 액티브층의 드레인 영역에 접촉되는 드레인 전극을 형성할 수 있다.
일 실시예에 의하면, 상기 소스 및 드레인 전극들을 형성하는 것은, 상기 패시베이션층을 식각하여 상기 마스크 패턴의 일부를 노출시키고, 상기 노출된 마스크 패턴을 식각하여 상기 절연 구조물을 노출시키면서 제1 금속층 패턴, 제2 금속층 패턴, 제3 금속층 패턴 및 제4 금속층 패턴을 형성하며, 상기 노출된 절연 구조물 및 상기 게이트 절연층을 식각하여 상기 소스 영역을 노출시키는 제1 콘택홀 및 상기 드레인 영역을 노출시키는 제2 콘택홀을 형성하고, 상기 제1 콘택홀의 내벽을 따라 상기 제1 금속층 패턴과 상기 제2 금속층 패턴의 상부로 연장되는 상기 소스 전극 및 상기 제2 콘택홀의 내벽을 따라 상기 제3 금속층 패턴과 상기 제4 금속층 패턴의 상부로 연장되는 상기 드레인 전극을 형성할 수 있다.
일 실시예에 의하면, 상기 제1 금속층 패턴과 상기 제2 금속층 패턴은 상기 제1 콘택홀을 형성하기 위한 마스크(mask)로 사용될 수 있다.
일 실시예에 의하면, 상기 제3 금속층 패턴과 상기 제4 금속층 패턴은 상기 제2 콘택홀을 형성하기 위한 마스크로 사용될 수 있다.
일 실시예에 의하면, 상기 배선은 상기 제1 금속층 패턴, 상기 제2 금속층 패턴, 상기 제3 금속층 패턴 및 상기 제4 금속층 패턴과 동일한 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 마스크 패턴은 티타늄(Ti)을 포함할 수 있다.
일 실시예에 의하면, 상기 배선은 투명 도전 물질을 포함할 수 있다.
일 실시예에 의하면, 상기 배선은 데이터 신호를 초기화하기 위한 직류 전원을 공급하는 전원 공급 배선일 수 있다.
일 실시예에 의하면, 상기 패시베이션층 상에 상기 소스 전극 및 상기 드레인 전극을 덮는 보호층을 형성할 수 있다.
본 발명의 실시예들에 따른 표시 기판은 배선(즉, 데이터 신호 초기화 배선)이 절연 구조물 상에 배치될 수 있다. 따라서, 상기 표시 기판은 제1 전극(즉, 화소 전극)이 배치되는 보호층 상부의 데드 스페이스가 감소되어 여유 공간을 확보할 수 있어, 다양한 화소 구조를 구현할 수 있고, 보호층 상부의 회로 패턴 등이 감소되어 제조 비용을 절감할 수 있다.
본 발명의 실시예들에 따른 표시 기판의 제조 방법은 배선(즉, 데이터 신호 초기화 배선)을 마스크 패턴과 동일한 공정에 의해 동시에 형성할 수 있다. 이에, 상기 제조 방법은 데이터 신호 초기화 배선을 형성하기 위한 별도의 추가 공정을 요구하지 않는다. 또한, 상기 제조 방법은 마스크 패턴 상에 패시베이션층을 형성한 후 마스크 패턴 식각 공정을 진행함으로써, 마스크 패턴 열처리 공정에 의해 형성된 금속 산화막에 의해 마스크 패턴이 제거되지 않는 현상을 방지할 수 있다. 그 결과, 상기 제조 방법은 상기 마스크 패턴과 다른 회로 패턴 등의 단락을 방지할 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 기판을 나타내는 단면도이다.
도 2는 본 발명의 실시예들에 따른 표시 기판의 제조 방법을 나타내는 순서도이다.
도 3 내지 도 8은 도 2의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예들에 따른 표시 패널을 나타내는 단면도이다.
도 2는 본 발명의 실시예들에 따른 표시 기판의 제조 방법을 나타내는 순서도이다.
도 3 내지 도 8은 도 2의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예들에 따른 표시 패널을 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 기판을 나타내는 단면도이다.
도 1을 참조하면, 표시 기판(100)은 베이스 기판(105) 상에 적어도 하나의 박막 트랜지스터(TR), 커패시터(CAP) 및 배선(178)들을 포함할 수 잇다. 구체적으로, 표시 기판(100)은 베이스 기판(105) 상에 액티브층(120, 130), 게이트 절연층(140), 게이트 전극(150), 절연 구조물(160), 마스크 패턴(172, 173, 174, 176), 배선(178), 소스 전극(182) 및 드레인 전극(184)을 포함할 수 있다.
베이스 기판(105)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 베이스 기판(105)으로서 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등을 사용할 수 있다.
일 실시예에서, 베이스 기판(105) 상에는 버퍼층(110)이 배치될 수 있다. 버퍼층(110)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다.
버퍼층(110) 상에는 제1 액티브층(120) 및 제2 액티브층(130)이 형성될 수 있다. 제1 액티브층(120)은 제1 박막 트랜지스터(TR)를 구성할 수 있다. 제2 액티브층(130)은 커패시터(CAP) 하부에 커패시터(CAP)와 중첩되어 구비될 수 있다.
제1 액티브층(120) 및 제2 액티브층(130)은 비정질 실리콘 또는 폴리실리콘을 포함할 수 있다. 제1 액티브층(120)은 양 단부에 p형 혹은 n형 불순물이 도핑된 소스 영역(124) 및 드레인 영역(126)을 포함할 수 있다. 소스 영역(124) 및 드레인 영역(126) 사이의 제1 액티브층(120) 부분은 제1 채널 영역(122)으로 정의될 수 있다. 제2 액티브층(130)은 양 단부에 형성된 제1 불순물 영역(134) 및 제2 불순물 영역(136)을 포함할 수 있으며, 제1 불순물 영역(134) 및 제2 불순물 영역(136) 사이의 제2 액티브층(130) 부분은 제2 채널 영역(132)으로 정의될 수 있다.
일 실시예에서, 제1 액티브층(120) 및 제2 액티브층(130)은 산화물 반도체를 포함할 수도 있다. 이 경우, 소스 영역, 드레인 영역 및 제 1 및 제 2 불순물 영역들(124, 126, 134, 136)은 생략될 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 아연-주석 산화물(Zinc Tin Oxide: ZTO), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide: ITZO) 등을 포함할 수 있다.
버퍼층(110) 상에는 제1 액티브층(120) 및 제2 액티브층(130)을 덮는 게이트 절연층(140)이 배치될 수 있다. 게이트 절연층(140)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 포함할 수 있다. 게이트 절연층(140)은 단층 구조 또는 다층 구조를 가질 수도 있다. 예를 들어, 게이트 절연층(140)은 실리콘 산화물 층 및 실리콘 산질화물 층을 포함하는 적층 구조를 가질 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이, 게이트 절연층(140)은 제1 액티브층(120) 및 제2 액티브층(130)의 형태에 대응하여 돌출부를 포함할 수 있다. 다른 실시예에서, 게이트 절연층(140)은 실질적으로 평탄한 상면을 가질 수도 있다.
게이트 절연층(140) 상에는 게이트 전극(150) 및 하부 전극(155)이 배치될 수 있다.
게이트 전극(150)은 제1 액티브층(120)의 제1 채널 영역(122)과 실질적으로 중첩될 수 있다. 하부 전극(155)은 제2 액티브층(130)의 제2 채널부(132)와 실질적으로 중첩될 수 있다.
게이트 전극(150) 및 하부 전극(155)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc) 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 이와는 달리, 게이트 전극(150) 및 하부 전극(155)은 ITO, IZO, 알루미늄 도핑된 아연 산화물(Aluminum doped Zinc Oxide: AZO) 등과 같은 투명 도전 물질을 포함할 수도 있다. 또한, 게이트 전극(150) 및 하부 전극(155)은 상기 금속, 상기 합금, 상기 금속 질화물 및 상기 투명 도전 물질 중 적어도 2 이상을 포함하는 다층 구조를 가질 수도 있다. 일 실시예에서, 게이트 전극(150) 및 하부 전극(155)은 모두 동일한 물질을 포함할 수 있다.
한편, 게이트 전극(150), 게이트 절연층(140) 및 제1 액티브층(120)에 의해 제1 박막 트랜지스터(TR)가 정의될 수 있다. 또한, 하부 전극(155), 게이트 절연층(140) 및 제 2 액티브층(130)에 의해 제2 박막 트랜지스터가 정의될 수 있다. 이 경우, 하부 전극(155)은 상기 제2 박막 트랜지스터의 게이트 전극으로 제공될 수 있다.
게이트 절연층(140) 상에는 게이트 전극을 덮는 절연 구조물(160)이 배치될 수 있다. 하부 전극(155) 상부에 상부전극(165)을 배치하여 캐패시터(CAP)를 형성하는 경우, 절연 구조물(160)은 상부 전극(165)과 하부 전극(155)을 분리하는 역할을 하는 제1 층간 절연층(162)을 포함하고, 상부 전극(165)과 마스크 패턴 및 배선(178)을 분리하는 역할을 하는 제2 층간 절연층(164)을 포함할 수 있다.
일 실시예에서, 게이트 절연층(140) 상에는 게이트 전극(150) 및 하부 전극(155)을 덮는 제1 층간 절연층(162)이 배치될 수 있다. 제1 층간 절연층(162)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 포함할 수 있다. 제1 층간 절연층(162)은 예를 들어, 실리콘 산화물 층 및 실리콘 산질화물 층을 포함하는 다층 구조를 가질 수도 있다.
제1 층간 절연층(162)은 게이트 전극(150) 및 하부 전극(155)의 형상에 대응한 돌출부를 포함할 수 있다. 이와는 달리, 제1 층간 절연층(162)은 실질적으로 평탄한 상면을 가질 수도 있다.
제1 층간 절연층(162) 상에는 상부 전극(165)이 배치될 수 있다. 상부 전극(165)은 하부 전극(155)과 실질적으로 중첩될 수 있다. 상부 전극(165)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 이와는 달리, 상부 전극(165)은 ITO, IZO, AZO 등과 같은 투명 도전 물질을 포함할 수도 있다. 또한, 상부 전극(165)은 상기 금속, 상기 합금, 상기 금속 질화물 및 상기 투명 도전 물질 중 적어도 2 이상을 포함하는 다층 구조를 가질 수도 있다.
일 실시예에서, 상부 전극(165), 제1 층간 절연층(160) 및 하부 전극(155)에 의해 커패시터(CAP)가 정의될 수 있다.
제1 층간 절연층(162) 상에는 상부 전극(165)을 덮는 제2 층간 절연층(164)이 배치될 수 있다. 제2 층간 절연층(164)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 제2 층간 절연층(164)은 실질적으로 평탄한 상면을 가질 수 있다.
절연 구조물(160)의 제2 층간 절연층(164) 상에는 제1 금속층 패턴(172), 제2 금속층 패턴(173), 제3 금속층 패턴(174) 및 제4 금속층 패턴(176)을 포함하는 마스크 패턴 및 배선(178)이 배치될 수 있다.
마스크 패턴은 컨택홀을 형성하기 위한 식각 공정에서의 마스크(mask)로 사용될 수 있다. 소스 전극 및 드레인 전극을 형성하기 위한 콘택홀의 너비 혹은 지름이 작게 형성될수록, 표시 장치의 해상도가 높아진다.
한편, 제1 금속층 패턴(172), 제2 금속층 패턴(173), 제3 금속층 패턴(174) 및 제4 금속층 패턴(176)은 마스크 패턴을 패터닝 함으로써 형성될 수 있다. 일 실시예에서, 제1 금속층 패턴(172)과 제2 금속층 패턴(173)은 절연 구조물(160) 및 게이트 절연층(140)을 관통하여 소스 영역(124)을 노출시키는 제1 콘택홀(192)을 형성하기 위한 마스크로 사용될 수 있다. 또한, 일 실시예에서, 제3 금속층 패턴(174)과 제4 금속층 패턴(176)은 절연 구조물(160) 및 게이트 절연층(140)을 관통하여 드레인 영역(126)을 노출시키는 제2 콘택홀(194)을 형성하기 위한 마스크로 사용될 수 있다. 따라서, 제1 콘택홀(192) 및 제2 콘택홀(194)의 형성을 위한 식각 공정에 있어서, 절연 구조물(160) 상에 상기 식각 공정의 금속 마스크 역할을 하는 마스크 패턴(즉, 제1 내지 제4 금속층 패턴들(172, 173, 174, 176))을 배치함으로써, 제1 콘택홀(192) 및 제2 콘택홀(194)의 너비 혹은 지름이 감소될 수 있다. 즉, 제1 콘택홀(192) 및 제2 콘택홀(194)을 형성하기 위한 마스크 패턴의 제1 금속층 패턴(172), 제2 금속층 패턴(173), 제3 금속층 패턴(174) 및 제4 금속층 패턴(176)에 의해 형성되는 개구부들의 크기를 조절함으로써 고해상도를 갖는 표시 장치를 구현할 수 있다.
일 실시예에서, 마스크 패턴은 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 몰리브데늄(Mo) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. 다만, 마스크 패턴을 구성하는 물질이 이에 한정되는 것은 아니다. 또한, 마스크 패턴은 마스크에 의한 패터닝 공정에 의해 그 배치 영역이 한정될 수 있다.
배선(178)은 마스크 패턴과 동일한 층에 상기 마스크 패턴과 이격되어 배치될 수 있다. 일 실시예에서, 배선(178)은 데이터 라인(미도시)에 공급되는 데이터 신호들을 초기화하기 위한 직류 전원을 공급하는 전원 공급 배선일 수 있다. 즉, 배선(178)은 데이터 신호 초기화 배선에 해당된다. 다만, 배선(178)의 역할이 이에 한정되는 것은 아니다. 일 실시예에서, 배선(178)은 마스크 패턴과 동일한 물질을 포함할 수 있다. 예를 들면, 배선(178)은 Ti, Al, W, Mo 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. 다른 실시예에서, 배선(178)은 투명 도전 물질을 포함할 수도 있다. 예를 들면, 배선(178)은 ITO, IZO, AZO 등과 같은 투명 도전 물질을 포함할 수 있다. 또한, 배선(178)은 상기 금속, 상기 합금, 및 상기 투명 도전 물질 중 적어도 2 이상을 포함하는 다층 구조를 가질 수도 있다. 일 실시예에서, 배선(178)은 ITO, Ag 및 ITO가 순차적으로 적층된 다층 구조를 가질 수도 있다.
일 실시예에서, 배선(178)은 마스크 패턴과 동일한 패터닝 공정에 의해 동시에 형성될 수 있다. 배선(178)은 마스크 패턴과 동일한 물질을 포함할 수 있고, 서로 다른 도전 물질을 포함할 수도 있다.
한편, 절연 구조물(160)(예를 들어, 제2 층간 절연층(164)) 상에는 마스크 패턴 및 배선(178)을 덮는 패시베이션층(180)이 배치될 수 있다. 패시베이션층(180)은 제1 내지 제4 금속층 패턴들(172, 173, 174, 176)의 상부와 소스 전극(182) 및 드레인 전극(184)을 분리시키는 역할을 할 수 있다. 종래에는 소스 전극(182) 및 드레인 전극(184)이 마스크 패턴 상부에 직접적으로 접촉되었으며, 마스크 패턴과 소스 및 드레인 전극(182, 184)은 동일한 식각 공정에 의해 패터닝 되었다. 다만, 마스크 패턴 형성 후, 상기 마스크 패턴에 대한 열처리 공정 과정에서, 상기 마스크 패턴 상부에 금속 산화막이 형성되어, 마스크 패턴이 제거되지 못하는 부분이 발생하면서 주변 회로들과 단락되는 문제가 발생한다. 따라서, 마스크 패턴 및 배선(178)을 동시에 형성한 후 절연층 역할을 하는 패시베이션층(180)을 형성함으로써 마스크 패턴과 주변 회로들이 단락되는 것을 방지할 수 있다.
일 실시예에서, 패시베이션층(180)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 포함할 수 있다. 다른 실시예에서, 패시베이션층(180)은 절연 특징을 갖는 유기 물질을 포함할 수 있다. 또한, 패시베이션층(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 유기 물질 중에서 적어도 2 이상을 포함하는 다층 구조를 가질 수도 있다.
한편, 패시베이션층(180) 상에는 패시베이션층(180), 절연 구조물(160) 및 게이트 절연층(140)을 관통하여 제1 액티브층(120)의 소스 영역(124)에 접촉되는 소스 전극(182) 및 패시베이션층(180), 절연 구조물(160) 및 게이트 절연층(140)을 관통하여 제1 액티브층(120)의 드레인 영역(126)에 접촉되는 드레인 전극(184)이 배치될 수 있다.
일 실시예에서, 소스 전극(182)은 제1 콘택홀(192)의 내벽을 따라 형성되고, 제1 금속층 패턴(172)과 제2 금속층 패턴(173)의 상부로 연장되는 형태로 배치될 수 있다. 또한, 일 실시예에서, 드레인 전극(184)은 제2 콘택홀의 내벽을 따라 형성되고, 제3 금속층 패턴(174)과 제4 금속층 패턴(176)의 상부로 연장되는 형태로 배치될 수 있다.
소스 전극(182) 및 드레인 전극(184)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. 이와는 달리, 소스 전극(182) 및 드레인 전극(184)은 ITO, IZO, AZO 등과 같은 투명 도전성 물질을 포함할 수도 있다. 소스 전극(182) 및 드레인 전극(184)은 단일막 구조를 갖거나, 복수의 금속막 및/또는 투명 도전막을 포함하는 적층 구조를 가질 수 있다. 일 실시예에서, 소스 전극(182)은 데이터 라인과 연결되거나 일체로 형성될 수 있다. 또한, 드레인 전극(184)은 표시 기판(100)이 표시 장치(예를 들면, 유기 발광 표시 장치)에 적용되는 경우 화소 전극과 전기적으로 연결될 수 있다.
일 실시예에서, 패시베이션층(180) 상에는 제1 및 제2 콘택홀들(192, 194)을 채우면서 소스 전극(182), 드레인 전극(184) 및 배선(178)을 덮는 보호층(미도시)이 배치될 수 있다. 보호층은 표시 기판(100) 상부를 평탄화시키고, 하부 구조들(즉, 제1 박막 트랜지스터(TR), 배선(178) 및 커패시터(CAP) 등)을 외부 요인으로부터 보호하는 역할을 할 수 있다. 또한, 보호층은 표시 패널의 화소 전극 형성을 위한 비아(via) 층으로 제공될 수 있다. 일 실시예에서, 보호층은 아크릴계 수지, 폴리이미드계 수지, 실록산계 수지, 벤조사이클로부텐(Benzo Cyclobutene: BCB) 등과 같은 투명성을 갖는 유기 물질을 포함할 수 있다. 또한, 보호층은 패시베이션층(180)과 동일한 물질을 포함할 수도 있다.
표시 기판(100)은 도 1에 도시된 바와 같이, 하나의 화소에 2개의 박막 트랜지스터 및 1개의 커패시터를 포함하는 구조를 가질 수 있다. 그러나, 본 발명의 실시예들에 있어, 박막 트랜지스터 및 커패시터의 개수가 특별히 한정되는 것은 아니다. 예를 들어, 표시 기판(100)은 각 화소마다 3개 이상의 박막 트랜지스터 및 2개 이상의 커패시터를 포함하도록 설계될 수도 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 기판(100)은 배선(즉, 데이터 신호 초기화 배선)(178)이 절연 구조물(160) 상에 배치될 수 있다. 따라서, 표시 기판(100)은 제1 전극(즉, 화소 전극)이 배치되는 보호층 상부의 데드 스페이스가 감소되어 여유 공간을 확보할 수 있어, 다양한 화소 구조를 구현할 수 있고, 보호층 상부의 회로 패턴 등이 감소되어 제조 비용을 절감할 수 있다. 또한, 표시 기판(100)은 제1 금속층 패턴(172), 제2 금속층 패턴(173), 제3 금속층 패턴(174) 및 제4 금속층 패턴(176) 상에 패시베이션층(180)이 배치됨으로써, 마스크 패턴 열처리 공정에 의해 형성된 금속 산화막에 의해 마스크 패턴이 제거되지 않는 현상이 방지될 수 있다. 그 결과, 표시 기판(100)에서 발생하는 마스크 패턴과 다른 회로 패턴 등의 단락을 예방할 수 있다.
도 2는 본 발명의 실시예들에 따른 표시 기판의 제조 방법을 나타내는 순서도이다. 도 3 내지 도 8은 도 2의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 8을 참조하면, 베이스 기판(105) 상에 액티브층을 형성(S110)하고, 베이스 기판(105) 상에 상기 액티브층을 덮는 게이트 절연층(140)을 형성(S120)하며, 게이트 절연층(140) 상에 게이트 전극(150)을 형성(S130)하고, 게이트 절연층(140) 상에 게이트 전극(150)을 덮는 절연 구조물(160)을 형성(S140)할 수 있다. 이어서, 절연 구조물(160) 상에 마스크 패턴(170) 및 배선(178)을 형성(S150)하고, 절연 구조물(160) 상에 마스크 패턴(170) 및 배선(178)을 덮는 패시베이션층(180)을 형성(S160)한 후, 패시베이션층(180), 마스크 패턴(170), 절연 구조물(160) 및 게이트 절연층(140)을 관통하여 각각 상기 액티브층의 소스 영역(124)에 접촉되는 소스 전극(182) 및 상기 액티브층의 드레인 영역(126)에 접촉되는 드레인 전극(184)을 형성할 수 있다.
도 3에 도시된 바와 같이, 베이스 기판(105) 상에 버퍼층(110)이 형성될 수 있다. 베이스 기판(105)은 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등을 포함할 수 있다.
버퍼층(110)은 베이스 기판(105) 상에 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 실리콘 화합물을 사용하여 화학 기상 증착(chemical vapor deposition: CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(high density plasma-chemical vapor deposition: HDP-CVD) 공정 등을 통해 형성될 수 있다.
버퍼층(110) 상에 제1 액티브층(120) 및 제2 액티브층(130)이 형성(S110)될 수 있다. 일 실시예에서, 제1 액티브층(120) 및 제2 액티브층(130)은 버퍼층(110) 상에 반도체 물질층을 스퍼터링(sputtering) 공정, CVD 공정, 저압 화학 기상 증착 공정(low pressure chemical vapor deposition: LPCVD) 공정, 진공 증착 공정 등을 통해 증착한 후 이를 패터닝함으로써 형성될 수 있다. 상기 반도체 물질층은 비정질 실리콘 또는 폴리실리콘을 사용하여 형성될 수 있다. 예를 들어, 상기 반도체 물질층은 비정질 실리콘층을 증착한 후, 이를 레이저 결정화 공정 또는 열 결정화 공정 등을 통해 결정화함으로써 수득할 수 있다. 이와는 달리, 상기 반도체 물질층은 IGZO, ZTO, ITO 등과 같은 산화물 반도체를 사용하여 형성될 수도 있다.
버퍼층(110) 상에 제1 액티브층(120) 및 제2 액티브층(130)을 덮는 게이트 절연층(140)이 형성(S120)될 수 있다. 게이트 절연층(140)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 사용하여 형성될 수 있다. 게이트 절연층(140)은 단층 구조로 형성되거나, 예를 들어 실리콘 산화물 층 및 실리콘 산질화물 층을 포함하는 다층 구조로 형성될 수 있다. 게이트 절연층(140)은 CVD 공정, PECVD 공정, 스핀 코팅(spin coating) 공정, 진공 증착 공정 등을 수행하여 수득될 수 있다.
게이트 전극(150) 및 하부 전극(155)은 각각 제 1 액티브층(120) 및 제 2 액티브층(130)과 중첩되도록 형성(S130)될 수 있다.
게이트 전극(150) 및 하부 전극(155)은 제1 게이트 절연층(140) 상에 제1 도전막을 형성한 후 상기 제1 도전막을 패터닝 함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 게이트 전극(150) 및 하부 전극(155)은 하나의 마스크를 사용하는 식각 공정을 통해 동시에 형성될 수 있다.
상기 제1 도전막은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 사용하여 형성할 수 있다. 이와는 달리, 상기 제1 도전막은 ITO, IZO, AZO 등과 같은 투명 도전성 물질을 사용하여 형성될 수도 있다. 상기 제1 도전막은 단층 구조 또는 상기 금속, 상기 합금, 상기 금속 질화물 및 상기 투명 도전 물질 중 적어도 2 이상을 포함하는 다층 구조로 형성될 수 있다. 한편, 상기 제1 도전막은 스퍼터링 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 펄스 레이저 증착(Pulse Laser Deposition: PLD) 공정, 진공 증착 공정 등을 수행하여 수득할 수 있다.
제1 액티브층(120) 및 제2 액티브층(130)에 p형 혹은 n형의 불순물을 주입하여 제1 액티브층(120)의 양 단부에 소스 영역(124) 및 드레인 영역(126)을 형성하고, 제2 액티브층(130)의 양 단부에 제1 불순물 영역(134) 및 제2 불순물 영역(136)를 형성할 수 있다. 소스 영역(124) 및 드레인 영역(126) 사이의 제1 액티브층(120) 부분은 제1 채널 영역(122)으로 정의될 수 있고, 제1 불순물 영역(134) 및 제2 불순물 영역(136) 사이의 제2 액티브층(130) 부분은 제2 채널 영역(132)으로 정의될 수 있다.
이후, 게이트 절연층(140) 상에 게이트 전극(150)을 덮는 절연 구조물(160)이 형성될 수 있다. 도 3에 도시된 바와 같이, 일 실시예에서, 게이트 절연층(140) 상에 게이트 전극(150) 및 하부 전극(155)을 덮는 제1 층간 절연층(162)이 형성될 수 있다. 제1 층간 절연층(162)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, 진공 증착 공정 등을 통해 형성될 수 있다. 제1 층간 절연층(162)은 단층 구조로 형성되거나, 예를 들어 실리콘 산화물 층 및 실리콘 산질화물 층을 포함하는 다층 구조로 형성될 수도 있다.
일 실시예에서, 제1 층간 절연층(162) 상에 상부 전극(165)이 형성될 수 있다. 상부 전극(165)이 형성됨에 따라, 상부 전극(165), 제1 층간 절연층(162) 및 하부 전극(155)에 의해 커패시터(CAP)가 정의될 수 있다.
제1 층간 절연층(162) 상에 상부 전극(165)을 덮는 제2 층간 절연층(164)이 형성될 수 있다. 제2 층간 절연층(164)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, 진공 증착 공정 등을 통해 형성될 수 있다. 제2 층간 절연층(164)은 실질적으로 평탄한 상면을 갖도록 충분한 두께로 형성될 수 있다.
도 4에 도시된 바와 같이, 절연 구조물(160) 상에 마스크 패턴(170) 및 배선(178)이 형성(S150)되고, 마스크 패턴(170) 및 배선(178)을 덮는 패시베이션층(180)이 형성(S160)될 수 있다.
마스크 패턴(170)은, 콘택홀 형성을 위한 식각 공정에서, 일정 수준의 너비 혹은 지름을 갖는 콘택홀을 형성하기 위한 금속 마스크의 역할을 할 수 있다. 마스크 패턴(170)은 금속 마스크 역할을 할 수 있는 금속 물질을 포함할 수 있다. 일 실시예에서, 마스크 패턴(170)은 Ti, Al, W, Mo 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
배선(178)은 마스크 패턴(170)과 동일한 층에 형성될 수 있다. 일 실시예에서, 배선(178)은 데이터 라인에 공급되는 데이터 신호들을 초기화하기 위한 직류 전원을 공급하는 전원 공급 배선일 수 있다. 즉, 배선(178)은 데이터 신호 초기화 배선에 해당된다. 일 실시예에서, 배선(178)은 마스크 패턴(170)과 동일한 물질을 포함할 수 있다. 다른 실시예에서, 배선(178)은 투명 도전 물질을 포함할 수 있다.
마스크 패턴(170) 및 배선(178)은 절연 구조물(160) 상에 제2 도전막을 형성한 후 상기 제2 도전막을 패터닝 함으로써 형성될 수 있다. 일 실시예에서, 마스크 패턴(170)과 배선(178)은 하나의 마스크를 사용하는 식각 공정을 통해 동시에 형성될 수 있다. 상기 식각 공정에 의해 금속 패턴(180) 및 배선 패턴(185)은 필요한 영역에 정확하게 형성될 수 있다.
상기 제2 도전막은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 사용하여 형성할 수 있다. 이와는 달리, 상기 제2 도전막은 ITO, IZO, AZO 등과 같은 투명 도전성 물질을 사용하여 형성될 수도 있다. 상기 제2 도전막은 단층 구조 또는 상기 금속, 상기 합금, 상기 금속 질화물 및 상기 투명 도전 물질 중 적어도 2 이상을 포함하는 다층 구조로 형성될 수 있다. 예를 들면, 배선(178)은 ITO, Ag 및 ITO가 순차적으로 적층된 다층 구조를 가질 수 있다. 한편, 상기 제2 도전막은 스퍼터링 공정, ALD 공정, PLD 공정, 진공 증착 공정 등을 수행하여 수득할 수 있다.
일 실시예에서, 제2 도전막을 식각하여 형성된 마스크 패턴(170) 및 배선(178)을 열처리하는 공정을 더 포함할 수 있다. 상기 열처리 공정에서 마스크 패턴(170) 및 배선(178) 상부에 금속 산화막 등이 형성될 수 있다.
마스크 패턴(170) 및 배선(178)을 덮는 패시베이션층(180)이 형성(S160)될 수 있다. 패시베이션층(180)은 마스크 패턴(170)의 상부와 소스 전극 및 드레인 전극을 분리시키는 역할을 할 수 있다. 일 실시예에서, 패시베이션층(180)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 포함할 수 있다. 패시베이션층(180)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, 진공 증착 공정 등을 통해 형성될 수 있다.
도 5 내지 도 7에 도시된 바와 같이, 소스 전극(182) 및 드레인 전극(184)을 형성하기 위한 제1 콘택홀(192) 및 제2 콘택홀(194)이 형성될 수 있다.
구체적으로, 도 5에 도시된 바와 같이, 패시베이션층(180)의 일부를 식각하여 마스크 패턴(170)의 일부를 노출할 수 있다. 따라서, 패시베이션층(180) 상에 제1 개구부(520), 제2 개구부(540) 및 제3 개구부(560)가 형성될 수 있다.
제1 개구부(520), 제2 개구부(540) 및 제3 개구부(560)를 형성하는 식각 공정은 상기 열처리 공정에 의해 형성된 상기 금속 산화막도 함께 제거할 수 있다. 따라서, 후속 공정인 마스크 패턴을 식각하는 공정에서, 상기 금속 산화막에 의해 마스크 패턴이 제거되지 못하는 현상이 방지될 수 있다. 그러므로, 패시베이션층(180)은 금속 산화막에 의해 제거되지 못한 마스크 패턴에 의해 회로가 단락되는 문제를 방지할 수 있다.
일 실시예에서, 제1 개구부(520), 제2 개구부(540) 및 제3 개구부(560)는 마스크 패턴(170)을 부분적으로 노출시킬 수 있다. 또한, 일 실시예에서, 1 개구부(520), 제2 개구부(540) 및 제3 개구부(560)는 하나의 마스크를 사용하는 동일한 건식 혹은 습식 식각 공정에 의해 형성될 수 있다. 예를 들어, 1 개구부(520), 제2 개구부(540) 및 제3 개구부(560)는 동일한 식각 가스 또는 동일한 식각액에 의해 동시에 형성될 수 있다.
도 6에 도시된 바와 같이, 노출된 마스크 패턴(170)을 식각하여 절연 구조물(160)을 노출시키면서 제1 금속층 패턴(172), 제2 금속층 패턴(173), 제3 금속층 패턴(174) 및 제4 금속층 패턴(176)을 형성할 수 있다. 일 실시예에서, 제1 금속층 패턴(172) 및 제2 금속층 패턴(173)은 절연 구조물(160) 및 게이트 절연층(140)을 관통하여 소스 영역(124)을 노출시키는 제1 콘택홀을 형성하기 위한 마스크로 사용될 수 있다. 일 실시예에서, 제3 금속층 패턴(174) 및 제4 금속층 패턴(176)은 절연 구조물(160) 및 게이트 절연층(140)을 관통하여 드레인 영역(126)을 노출시키는 제2 콘택홀을 형성하기 위한 마스크로 사용될 수 있다.
도 7에 도시된 바와 같이, 노출된 절연 구조물(160) 및 게이트 절연층(140)을 식각하여 제1 콘택홀(192) 및 제2 콘택홀(194)을 형성할 수 있다. 일 실시예에서, 제1 콘택홀(192)은 제2 층간 절연층(164), 제1 층간 절연층(162) 및 게이트 절연층(140)을 관통하며 소스 영역(124)을 부분적으로 노출시킬 수 있다. 제 2 컨택홀(194)은 제2 층간 절연층(164), 제1 층간 절연층(162) 및 게이트 절연층(140)을 관통하며 드레인 영역(126)을 부분적으로 노출시킬 수 있다. 일 실시예에서, 제1 콘택홀(192) 및 제2 콘택홀(194)은 하나의 마스크를 사용하는 동일한 건식 혹은 습식 식각 공정에 의해 형성될 수 있다. 예를 들어, 제1 콘택홀(192) 및 제2 콘택홀(194)은 동일한 식각 가스 또는 동일한 식각액에 의해 동시에 형성될 수 있다.
한편, 제1 금속층 패턴(172), 제2 금속층 패턴(173), 제3 금속층 패턴(174) 및 제4 금속층 패턴(176)은 식각 마스크 역할을 수행할 수 있으며, 제 1 및 제 2 콘택홀(192, 194)은 제1 금속층 패턴(172), 제2 금속층 패턴(173), 제3 금속층 패턴(174) 및 제4 금속층 패턴(176)의 상면에서부터 너비 혹은 지름이 감소할 수 있다.
도 8에 도시된 바와 같이, 패시베이션층(180) 상면의 일부, 제1 콘택홀(192) 및 제2 콘택홀(194) 상에 소스 전극(182) 및 드레인 전극(184)을 각각 형성(S170)할 수 있다. 소스 전극(182) 및 드레인 전극(184)은 각각 제1 및 제2 콘택홀(192, 194)의 내벽을 따라 형성되며, 각각 소스 영역(124) 및 드레인 영역(126)과 접촉될 수 있다.
일 실시예에서, 패시베이션층(180) 및 제1 및 제2 콘택홀(192, 194) 내벽을 따라 제3 도전막을 형성한 후, 이를 패터닝 함으로써, 소스 전극(182) 및 드레인 전극(184)이 형성될 수 있다. 상기 제3 도전막은 Al, Cu, Mo, Ti 등의 금속 또는 이들의 합금을 사용하거나, ITO, IZO, AZO 등과 같은 투명 도전 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 소스 전극(182) 및 드레인 전극(184)은 표시 기판의 데이터 라인과 동일한 패터닝 공정에 의해 동시에 형성될 수 있다. 이 경우, 소스 전극(182)은 상기 데이터 라인과 일체로 연결되도록 형성될 수 있다.
이 후, 일 실시예에서, 패시베이션층(180) 상에 소스 전극(182) 및 드레인 전극(184)을 덮는 보호층을 추가로 형성할 수 있다. 보호층은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 기판의 제조 방법은 배선(즉, 데이터 신호 초기화 배선)(178)을 마스크 패턴(170)과 동일한 공정에 의해 동시에 형성할 수 있다. 이에, 상기 제조 방법은 데이터 신호 초기화 배선을 형성하기 위한 별도의 추가 공정을 요구하지 않는다. 또한, 상기 제조 방법은 마스크 패턴(170) 상에 패시베이션층(180)을 형성한 후 마스크 패턴(170) 식각 공정을 진행함으로써, 마스크 패턴(170) 열처리 공정에 의해 형성된 금속 산화막에 의해 마스크 패턴(170)이 제거되지 못하는 것을 방지할 수 있다. 그 결과, 상기 제조 방법은 상기 마스크 패턴과 다른 회로 패턴들과의 단락을 방지할 수 있다.
도 9는 본 발명의 실시예들에 따른 표시 패널을 나타내는 단면도이다. 도 9에는 상술한 표시 기판을 포함하는 표시 패널이 예시적으로 도시되어 있다. 따라서, 도 1을 참조하여 설명한 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대해서는 상세한 설명을 생략하기로 한다.
도 9를 참조하면, 표시 패널은 표시 기판 및 상기 표시 기판과 전기적으로 연결되는 유기 발광 구조물을 포함할 수 있다.
상기 표시 기판은 도 1을 참조로 설명한 바와 같이, 베이스 기판(105) 상에 형성된 버퍼층(110), 제1 액티브층(120), 제2 액티브층(130), 게이트 절연층(140), 게이트 전극(150), 하부 전극(155), 절연 구조물(160), 상부 전극(165), 패시베이션층(180), 제1 내지 제4 금속층 패턴들(172, 173, 174, 176)을 포함하는 마스크 패턴, 배선(178), 소스 전극(182), 드레인 전극(184) 및 보호층(200)을 포함할 수 있다
일 실시예에서, 제1 내지 제4 금속층 패턴들(172, 173, 174, 176)은 절연 구조물(160) 상에 배치되어 제1 및 제2 콘택홀(192, 194) 형성 공정에서의 식각 마스크 역할을 할 수 있다.
일 실시예에서, 배선(178)은 마스크 패턴과 동일한 층에 이격되어 배치될 수 있다. 배선(178)은 데이터 라인(미도시)에 공급되는 데이터 신호들을 초기화하기 위한 직류 전원을 공급하는 전원 공급 배선일 수 있다.
일 실시예에서, 배선(178)은 마스크 패턴과 동일한 식각 공정에 의해 동시에 형성될 수 있다. 배선(178)은 마스크 패턴과 동일한 물질을 포함할 수 있고, 서로 다른 도전 물질을 포함할 수도 있다.
한편, 절연 구조물(160) 상에는 배선(178) 및 마스크 패턴을 덮는 패시베이션층(180)이 배치될 수 있다. 패시베이션층(180)은 마스크 패턴 상부와 소스 전극(182) 및 드레인 전극(184)을 분리시키는 역할을 할 수 있다.
보호층(200) 상에는 드레인 전극(184)과 전기적으로 연결되는 상기 유기 발광 구조물이 구비될 수 있다. 상기 유기 발광 구조물은 제1 전극(220), 화소 정의막(240), 유기 발광층(organic light emitting layer: EML)(260) 및 제2 전극(280)을 포함할 수 있다.
제1 전극(220)은 보호층(200)을 관통하여 드레인 전극(184)과 전기적으로 연결될 수 있다. 제1 전극(220)은 ITO, ZTO, IZO, 아연 산화물, 주석 산화물 등과 같은 투명 도전성 물질을 포함하거나, Cr, Al, Ta, Mo, Ti, W, Cu, Ag, Nd 등의 금속 및/또는 이들의 합금을 포함할 수 있다. 제1 전극(220)은 상기 표시 장치의 화소 전극 및/또는 양극(anode)으로 제공될 수 있다. 일 실시예에서, 보호층(200)을 부분적으로 식각하여 드레인 전극(184)의 상면 일부를 노출시키는 개구부(230)를 형성하고, 개구부(230)를 채우는 도전막을 보호층(200), 개구부의 측벽 및 저면 상에 형성한다. 이후, 상기 도전막을 패터닝 하여 제1 전극(220)을 형성할 수 있다.
화소 정의막(240)은 보호층(200) 상에 형성되어 제1 전극(220)의 주변부를 커버할 수 있다. 화소 정의막(240)은 표시 패널의 발광 영역을 정의할 수 있으며, 화소 정의막(240)에 의해 커버되지 않은 제1 전극(220)의 면적이 실질적으로 상기 발광 영역의 단면적에 해당될 수 있다. 화소 정의막(240)은 폴리이미드 수지, 아크릴 수지 등과 같은 감광성 물질을 포함할 수 있다. 이와는 달리, 화소 정의막(240)은 비감광성 유기 물질 또는 무기 물질을 포함할 수도 있다.
화소 정의막(240)은 아크릴계 수지, 폴리이미드, BCB 등과 같은 감광성 물질층을 보호층(200) 및 제1 전극(220) 상에 형성한 후, 상기 감광성 물질층을 선택적으로 노광 및 현상하여 형성될 수 있다. 이와는 달리. 비감광성 유기 물질층 혹은 무기 물질층을 보호층(200) 및 제1 전극(220) 상에 형성한 후, 상기 비감광성 유기 물질층 혹은 상기 무기 물질층을 부분적으로 식각하여 화소 정의막(240)을 수득할 수도 있다.
유기 발광층(260)은 화소 정의막(240) 및 화소 정의막(240)에 의해 노출된 제1 전극(220) 상에 구비된다. 일 실시예에서, 유기 발광층(260)과 제1 전극(220) 사이에 정공 수송층(hole transport layer: HTL)이 추가로 배치될 수 있다.
유기 발광층(260)은 적색(R)광, 녹색(G)광, 청색(B)광 등과 같은 서로 다른 색광들을 발생시키기 위한 발광 물질들을 포함할 수 있다. 또한, 유기 발광층(260)은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현하기 위한 복수의 발광 물질들이 적층되어 백색광을 발광하는 다층 구조를 가질 수도 있다. 유기 발광층(260)은 스핀 코팅 공정, 롤 프린팅 공정, 노즐 프린팅 공정, 잉크젯 프린팅 공정, 도너 기판을 활용한 전사 공정 등을 이용하여 형성될 수 있다.
도 9에서, 유기 발광층(260)은 화소 정의막(240) 및 제1 전극(220)의 표면들을 따라서 연속적으로 형성되는 것으로 도시되었으나, 유기 발광층(260)은 화소 정의막(240) 측벽에 의해 한정된 형태를 가질 수도 있다.
유기 발광층(260) 상에는 제2 전극(280)이 형성될 수 있다. 제2 전극(280)은 리튬(Li), 칼슘(Ca), 불화리튬/칼슘(LiF/Ca), 불화리튬/알루미늄(LiF/Al), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 크롬(Cr), 텅스텐(Mo), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속, 이들의 합금 등을 포함할 수 있다. 일 실시예에 있어서, 제2 전극(280)은 ITO, IZO, ZTO, 아연 산화물, 주석 산화물 등의 투명 도전 물질을 포함할 수도 있다. 제2 전극(280)은 상기 표시 장치의 음극(cathode)으로 기능할 수 있다. 제2 전극(280)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 수행하여 수득될 수 있다.
제2 전극(280)은 하나의 화소마다 패터닝되어 배치될 수 있으며, 상기 표시 장치의 전면에 걸쳐 연속적인 형상을 가질 수도 있다.
일 실시예에 있어서, 제2 전극(280) 및 유기 발광층(260) 사이에 전자 수송층(electron transport layer: ETL)(도시되지 않음)이 추가로 배치될 수도 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 패널은 배선(178)이 절연 구조물(180) 상에 배치될 수 있다. 따라서, 제1 전극(220)이 배치되는 보호층(200) 상부의 데드 스페이스가 감소되어 여유 공간을 확보할 수 있으므로 다양한 화소 구조를 구현할 수 있고, 보호층(200) 상부의 회로 패턴 등이 감소하여 제조 비용을 절감할 수 있다. 또한, 제1 금속층 패턴(172), 제2 금속층 패턴(173), 제3 금속층 패턴(174) 및 제4 금속층 패턴(176) 상에 패시베이션층(180)이 배치됨으로써, 마스크 패턴 열처리 공정에 의해 형성된 금속 산화막에 의해 마스크 패턴이 제거되지 못하는 것이 방지될 수 있다. 그러므로, 패시베이션층(180)은 금속 산화막에 의해 제거되지 않은 마스크 패턴에 의한 회로의 단락 등의 문제를 방지할 수 있다.
본 발명은 표시 기판을 구비한 모든 표시 장치에 적용될 수 있다. 예를 들어, 본 발명은 텔레비전, 디지털 텔레비전, 3D 텔레비전, 컴퓨터 모니터, 노트북, 태블릿PC, 휴대폰, 스마트폰, 스마트패드, 피디에이(PDA), 피엠피(PMP), 디지털 카메라, 차량용 네비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 기판
105: 베이스 기판
120: 제1 액티브층 130: 제2 액티브층
124: 소스 영역 126: 드레인 영역
140: 게이트 절연층 150: 게이트 전극
155: 하부 전극 160: 절연 구조물
165: 상부 전극 172: 제1 마스크 패턴
173: 제2 마스크 패턴 174: 제3 마스크 패턴
176: 제4 마스크 패턴 178: 배선
180: 패시베이션층 182: 소스 전극
184: 드레인 전극 192: 제1 콘택홀
194: 제2 콘택홀 200: 보호층
220: 제1 전극 240: 화소 정의막
260: 유기 발광층 280: 제2 전극
120: 제1 액티브층 130: 제2 액티브층
124: 소스 영역 126: 드레인 영역
140: 게이트 절연층 150: 게이트 전극
155: 하부 전극 160: 절연 구조물
165: 상부 전극 172: 제1 마스크 패턴
173: 제2 마스크 패턴 174: 제3 마스크 패턴
176: 제4 마스크 패턴 178: 배선
180: 패시베이션층 182: 소스 전극
184: 드레인 전극 192: 제1 콘택홀
194: 제2 콘택홀 200: 보호층
220: 제1 전극 240: 화소 정의막
260: 유기 발광층 280: 제2 전극
Claims (20)
- 베이스 기판;
상기 베이스 기판 상에 배치되는 액티브층;
상기 액티브층 상에 배치되는 게이트 절연층;
상기 게이트 절연층 상에 배치되는 게이트 전극;
상기 게이트 전극 상에 배치되는 절연 구조물;
상기 절연 구조물 상에 서로 이격되어 배치되는 제1 금속층 패턴, 제2 금속층 패턴, 제3 금속층 패턴 및 제4 금속층 패턴을 포함하는 마스크 패턴;
상기 절연 구조물 상에 배치되고, 상기 마스크 패턴과 이격되어 배치되는 배선;
상기 절연 구조물 상에 배치되고, 상기 마스크 패턴 및 상기 배선을 덮는 패시베이션층;
상기 패시베이션층 상에 배치되고, 상기 패시베이션층, 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 상기 액티브층의 소스 영역에 접촉되는 소스 전극; 및
상기 패시베이션층 상에 배치되고, 상기 패시베이션층, 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 상기 액티브층의 드레인 영역에 접촉되는 드레인 전극을 포함하는 표시 기판. - 제 1 항에 있어서, 상기 제1 금속층 패턴과 상기 제2 금속층 패턴은 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 상기 소스 영역을 노출시키는 제1 콘택홀을 형성하기 위한 마스크(mask)로 사용되는 것을 특징으로 하는 표시 기판.
- 제 2 항에 있어서, 상기 제3 금속층 패턴 및 상기 제4 금속층 패턴은 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 상기 드레인 영역을 노출시키는 제2 콘택홀을 형성하기 위한 마스크로 사용되는 것을 특징으로 하는 표시 기판.
- 제 3 항에 있어서, 상기 소스 전극은 상기 제1 콘택홀의 내벽을 따라 형성되고, 상기 제1 금속층 패턴과 상기 제2 금속층 패턴의 상부로 연장되는 것을 특징으로 하는 표시 기판.
- 제 4 항에 있어서, 상기 드레인 전극은 상기 제2 콘택홀의 내벽을 따라 형성되고, 상기 제3 금속층 패턴과 상기 제4 금속층 패턴의 상부로 연장되는 것을 특징으로 하는 표시 기판.
- 제 1 항에 있어서, 상기 마스크 패턴 및 상기 배선은 상기 절연 구조물 상에 동시에 형성되는 것을 특징으로 하는 표시 기판.
- 제 6 항에 있어서, 상기 배선은 상기 마스크 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판.
- 제 1 항에 있어서, 상기 마스크 패턴은 티타늄(Ti)을 포함하는 것을 특징으로 하는 표시 기판.
- 제 1 항에 있어서, 상기 배선은 투명 도전 물질을 포함하는 것을 특징으로 하는 표시 기판.
- 제 1 항에 있어서, 상기 배선은 데이터 신호를 초기화하기 위한 직류 전원을 공급하는 전원 공급 배선인 것을 특징으로 하는 표시 기판.
- 제 1 항에 있어서,
상기 소스 전극 및 상기 드레인 전극을 덮으면서 상기 패시베이션층 상에 배치되는 보호층을 더 포함하는 것을 특징으로 하는 표시 기판. - 베이스 기판 상에 액티브층을 형성하는 단계;
상기 베이스 기판 상에 상기 액티브층을 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;
상기 게이트 절연층 상에 상기 게이트 전극을 덮는 절연 구조물을 형성하는 단계;
상기 절연 구조물 상에 마스크 패턴 및 배선을 형성하는 단계;
상기 절연 구조물 상에 상기 마스크 패턴 및 상기 배선 패턴을 덮는 패시베이션층을 형성하는 단계;
상기 패시베이션층, 상기 마스크 패턴, 상기 절연 구조물 및 상기 게이트 절연층을 관통하여 각각 상기 액티브층의 소스 영역에 접촉되는 소스 전극 및 상기 액티브층의 드레인 영역에 접촉되는 드레인 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법. - 제 12 항에 있어서, 상기 소스 및 드레인 전극들을 형성하는 단계는,
상기 패시베이션층을 식각하여 상기 마스크 패턴의 일부를 노출시키는 단계;
상기 노출된 마스크 패턴을 식각하여 상기 절연 구조물을 노출시키는 제1 금속층 패턴, 제2 금속층 패턴, 제3 금속층 패턴 및 제4 금속층 패턴을 형성하는 단계;
상기 노출된 절연 구조물 및 상기 게이트 절연층을 식각하여 상기 소스 영역을 노출시키는 제1 콘택홀 및 상기 드레인 영역을 노출시키는 제2 콘택홀을 형성하는 단계; 및
상기 제1 콘택홀의 내벽을 따라 상기 제1 금속층 패턴과 상기 제2 금속층 패턴의 상부로 연장되는 상기 소스 전극 및 상기 제2 콘택홀의 내벽을 따라 상기 제3 금속층 패턴과 상기 제4 금속층 패턴의 상부로 연장되는 상기 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제 13 항에 있어서, 상기 제1 금속층 패턴과 상기 제2 금속층 패턴은 상기 제1 콘택홀을 형성하기 위한 마스크(mask)로 사용되는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 14 항에 있어서, 상기 제3 금속층 패턴과 상기 제4 금속층 패턴은 상기 제2 콘택홀을 형성하기 위한 마스크로 사용되는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 15 항에 있어서, 상기 배선은 상기 제1 금속층 패턴, 상기 제2 금속층 패턴, 상기 제3 금속층 패턴 및 상기 제4 금속층 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 12 항에 있어서, 상기 마스크 패턴은 티타늄(Ti)을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 12 항에 있어서, 상기 배선은 투명 도전 물질을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 12 항에 있어서, 상기 배선은 데이터 신호를 초기화하기 위한 직류 전원을 공급하는 전원 공급 배선인 것을 특징으로 하는 표시 기판의 제조 방법.
- 제 12 항에 있어서,
상기 패시베이션층 상에 상기 소스 전극 및 상기 드레인 전극을 덮는 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140000057A KR20150080674A (ko) | 2014-01-02 | 2014-01-02 | 표시 기판 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140000057A KR20150080674A (ko) | 2014-01-02 | 2014-01-02 | 표시 기판 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150080674A true KR20150080674A (ko) | 2015-07-10 |
Family
ID=53792520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140000057A KR20150080674A (ko) | 2014-01-02 | 2014-01-02 | 표시 기판 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20150080674A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170107122A (ko) * | 2016-03-14 | 2017-09-25 | 삼성디스플레이 주식회사 | 표시장치의 제조 방법 |
-
2014
- 2014-01-02 KR KR1020140000057A patent/KR20150080674A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170107122A (ko) * | 2016-03-14 | 2017-09-25 | 삼성디스플레이 주식회사 | 표시장치의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102151235B1 (ko) | 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치 | |
| US9911941B2 (en) | Organic light emitting display device and method of manufacturing organic light emitting display device | |
| EP2996147B1 (en) | Thin-film transistor array substrate, method of manufacturing the same, and display device | |
| KR101593443B1 (ko) | 어레이 기판의 제조방법 | |
| KR101627136B1 (ko) | 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치 | |
| US9312279B2 (en) | Thin film transistor array substrate, method of manufacturing the same, and display apparatus including the same | |
| US20160233253A1 (en) | Thin film transistor substrate, display apparatus including thin film transistor substrate, method of manufacturing thin film transistor substrate, and method of manufacturing display apparatus | |
| US9543367B2 (en) | Organic light emitting display devices | |
| KR101147414B1 (ko) | 유기 발광 표시 장치 및 그 제조 방법 | |
| KR102651358B1 (ko) | 미러 기판의 제조 방법 및 이를 갖는 표시 장치 | |
| KR20110134687A (ko) | 표시 장치 및 그 제조 방법 | |
| KR102447049B1 (ko) | 대면적 미러 표시 장치 및 이의 제조 방법 | |
| KR20160059003A (ko) | 유기 발광 표시 장치 및 그 제조 방법 | |
| US20220262890A1 (en) | Display substrate and display apparatus | |
| KR20190070384A (ko) | 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치 | |
| CN108493216B (zh) | 一种tft阵列基板、显示装置及tft阵列基板的制备方法 | |
| KR20140064310A (ko) | 디스플레이 장치 및 그 제조방법 | |
| KR20140084844A (ko) | 유기 발광 표시 장치 및 이의 제조 방법 | |
| CN105374827A (zh) | 显示设备和用于制造该显示设备的方法 | |
| KR102567323B1 (ko) | 차광 패턴을 포함하는 디스플레이 장치 | |
| KR20150080674A (ko) | 표시 기판 및 이의 제조 방법 | |
| KR102556027B1 (ko) | 디스플레이장치 및 이의 제조방법 | |
| US9634077B2 (en) | Organic light emitting display devices and methods of manufacturing organic light emitting display devices | |
| KR102396748B1 (ko) | 미러 표시 장치 및 이의 제조 방법 | |
| KR20230011114A (ko) | 발광 소자 및 구동 회로를 포함하는 디스플레이 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |