KR102628360B1 - 표시장치 - Google Patents

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Abstract

본 발명에 따른 표시장치는 기판, 데이터 링크라인, 전원 링크라인, 더미 패턴을 포함한다. 기판은 픽셀들이 배열된 표시영역 및 표시영역 외측의 비표시 영역을 포함한다. 데이터 링크라인은 비표시 영역에 배치되며, 픽셀들에 기 설정된 신호를 전달한다. 전원 링크라인은 비표시 영역에서 데이터 링크라인과 소정 간격 이격되어 배치되고, 픽셀들에 기 설정된 전원을 전달한다. 더미 패턴은 비표시 영역에서, 데이터 링크라인과 전원 링크라인 사이에 배치된다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 벤딩부를 갖는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기발광 표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
그 중 유기발광 표시장치는 자발광소자이기 때문에 백라이트가 필요한 액정표시장치에 비하여 소비전력이 낮고, 더 얇게 제작될 수 있다. 또한, 유기 발광 다이오드 표시장치는 시야각이 넓고 응답속도가 빠른 장점이 있다. 유기 발광 다이오드 표시장치는 대화면 양산 기술 수준까지 공정 기술이 발전되어 액정표시장치와 경쟁하면서 시장을 확대하고 있다.
유기발광 표시장치의 픽셀들은 자발광 소자인 유기발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기발광 다이오드 표시장치는 발광재료의 종류, 발광방식, 발광구조, 구동방식 등에 따라 다양하게 구분될 수 있다. 유기발광 다이오드 표시장치는 발광방식에 따라 형광발광, 인광발광으로 나뉠 수 있고, 발광구조에 따라 전면발광(Top Emission) 구조와 배면발광 (Bottom Emission) 구조로 나뉘어질 수 있다. 또한, 유기발광 다이오드 표시장치는 구동방식에 따라 PMOLED(Passive Matrix OLED)와 AMOLED(Active Matrix OLED)로 나뉘어질 수 있다.
최근, 표시장치의 베젤(Bezel) 영역을 줄이기 위한 노력이 진행되고 있다. 베젤 영역은 입력 영상이 구현되지 않는 비표시 영역으로, 그 면적의 증가는 심미감을 저해할 뿐만 아니라, 시인성을 저하시키는 바, 문제된다.
본 발명의 목적은 막들뜸 현상을 개선한 표시장치를 제공하는 데 있다.
본 발명에 따른 표시장치는 기판, 데이터 링크라인, 전원 링크라인, 더미 패턴을 포함한다. 기판은 픽셀들이 배열된 표시영역 및 표시영역 외측의 비표시 영역을 포함한다. 데이터 링크라인은 비표시 영역에 배치되며, 픽셀들에 기 설정된 신호를 전달한다. 전원 링크라인은 비표시 영역에서 데이터 링크라인과 소정 간격 이격되어 배치되고, 픽셀들에 기 설정된 전원을 전달한다. 더미 패턴은 비표시 영역에서, 데이터 링크라인과 전원 링크라인 사이에 배치된다.
본 발명에 따른 표시장치는, 패드부가 구비된 기판의 일측 가장자리가 소정의 곡률을 갖도록 배면(背面) 방향으로 벤딩된다. 이에 따라, 본 발명은 전면에서 인지되는 베젤 영역은 최소화한 표시장치를 제공할 수 있는 이점을 갖는다.
본 발명은 데이터 링크라인과 전원 링크라인 사이에 형성된 더미 패턴을 구비함으로써, 공정 계속 중 온도 변화 환경에서 기판과 버퍼층 간 열 특성 편차를 보상할 수 있다. 이에 따라, 본 발명은 막들뜸 현상을 개선한 표시장치를 제공할 수 있는 이점을 갖는다.
도 1은 본 발명에 따른 표시장치의 구성을 개략적으로 나타낸 평면도이다.
도 2는 픽셀의 구조를 개략적으로 나타낸 단면도이다.
도 3은 본 발명에 따른 표시장치를 나타낸 사시도이다.
도 4는 도 3의 AR 영역을 확대 도시한 평면도이다.
도 5는 도 4를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 6은 도 4를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 7은 도 4를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 8은 도전층이 배치된 영역과, 배치되지 않은 영역에서의 막들뜸 현상을 비교 설명하기 위한 도면이다.
도 9는 본 발명의 제1 실시예에 의한 것으로, 도 3의 AR 영역을 확대 도시한 평면도이다.
도 10은 도 9를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 11은 본 발명의 제2 실시예에 의한 것으로, 도 3의 AR 영역을 확대 도시한 평면도이다.
도 12는 도 11을 Ⅴ-Ⅴ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에 따른 표시장치는 전계발광 표시장치, 액정 표시장치, 전기영동 표시장치 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 이하에서는, 설명의 편의를 위해, 표시장치가 발광 다이오드를 포함하는 전계발광 표시장치인 경우를 예로 들어 설명한다.
도 1은 본 발명에 따른 표시장치의 구성을 개략적으로 나타낸 평면도이다. 도 2는 픽셀의 구조를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 본 발명에 따른 표시장치는 표시패널(10), 데이터 구동부, 게이트 구동부, 전원 공급부(PS) 및 타이밍 콘트롤러(TC) 등을 포함할 수 있다.
표시패널(10)은 표시영역(DA) 및 비표시 영역(NDA)이 정의된 기판을 포함한다. 표시영역(DA)은 입력 영상이 구현되는 영역이다. 비표시 영역(NDA)은 표시영역(DA) 외측의 입력 영상이 구현되지 않는 영역이다.
표시영역(DA)은 복수의 픽셀들(P)이 배열된 픽셀 어레이가 배치되는 영역이다. 비표시 영역(NDA)은 게이트 구동회로의 쉬프트 레지스터(SRa, SRb) 및 각종 링크 라인들(GL1~GLn, DL1~DLm)과 전원 공급라인들(VDL1, VDL2, VSL1, VSL2), 전원 공급전극들(VDLa, VDLb, VSLa, VSLb) 등이 배치되는 영역이다.
표시영역(DA)에 배치된 픽셀 어레이는 서로 교차하도록 배치되는 다수의 데이터 라인들(D1~Dm) 및 다수의 게이트 라인들(G1~Gn)을 포함한다. 픽셀(P)들은 데이터 라인들(D1~Dm)과 다수의 게이트 라인들(G1~Gn)의 교차 구조에 의해 정의될 수 있으나, 이에 한정되는 것은 아니다.
각각의 픽셀(P)은 발광 다이오드(LED), 발광 다이오드(LED)에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, 이하 구동 TFT라 함)(DT), 구동 TFT(DT)의 게이트-소스간 전압을 세팅하기 위한 프로그래밍부(SC)를 포함한다. 픽셀 어레이의 픽셀(P)들은 전원 공급부(PS)로부터 제1 전원 공급라인들(VDL1, VDL2), 제1 전원 공급전극들(VDLa, VDLb) 및 제1 전원라인들(VD1~VDm)을 통해 고전위 전압인 제1 전원(Vdd)을 공급받고, 전원 공급부(PS)로부터 제2 전원 공급라인들(VSL1~VSL2) 및 제2 전원 공급전극들(VSLa, VSLb)을 통해 저전위 전압인 제2 전원(Vss)을 공급받는다.
제1 전원라인들(VD1~VDm)은 연결 부재(30)이 부착된 측의 비표시 영역(NDA)에 배치된 하측 제1 전원 공급전극(VDLa)과, 그 반대쪽 비표시 영역(NDA)에 배치된 상측 제1 전원 공급전극(VDLb)을 통해, 양측에서 제1 전원(Vdd)을 공급받을 수 있다. 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)은 제1 전원 공급라인들(VDL1, VDL2)에 의해 양단부가 서로 연결될 수 있다. 따라서, 표시영역(DA)에 배치된 픽셀들의 위치에 따른 RC증가로 인한 표시품질의 저하를 최소화할 수 있는 효과를 얻을 수 있다. 다만, 이에 한정되는 것은 아니다.
프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있다. 스위치 TFT는 게이트 라인(GL)으로부터의 스캔 신호에 응답하여 턴 온 됨으로써, 데이터 라인(D1)으로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가한다. 구동 TFT(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 발광 다이오드(LED)로 공급되는 전류량을 제어하여 발광 다이오드(LED)의 발광량을 조절한다. 발광 다이오드(LED)의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례한다.
픽셀을 구성하는 TFT들은 p 타입으로 구현되거나 또는, n 타입으로 구현될 수 있다. 또한, 픽셀을 구성하는 TFT들의 반도체층은, 비정질 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다. 발광 다이오드(LED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 개재된 발광 구조물을 포함한다. 애노드 전극은 구동 TFT(DT)에 접속된다. 발광 구조물은 발광층(Emission layer, EML)을 포함하고, 발광층을 사이에 두고 그 일측에는 정공 주입층(Hole injection layer, HIL) 및 정공 수송층(Hole transport layer, HTL)이, 그 타측에는 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron injection layer, EIL)이 각각 배치될 수 있다.
데이터 구동부는 데이터 IC(SD)가 실장되며, 일측은 소스 인쇄회로기판(20)의 일단부에 접속되고, 타측은 기판의 비표시 영역(NDA)에 부착되는 연결 부재(30)을 포함한다. 연결 부재는 COF(Chip On Film), COP(Chip On Panel)일 수 있으나, 이에 한정되는 것은 아니다.
데이터 IC(SD)는 타이밍 콘트롤러(TC)로부터 입력되는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 IC(SD)로부터 출력된 데이터 전압은 데이터 라인들(D1~Dm)에 공급된다.
GIP 타입의 게이트 구동부는 소스 인쇄회로기판(20) 상에 실장된 레벨 쉬프터(LSa, LSb)와, 기판의 비표시 영역(NDA)에 형성되어, 레벨 쉬프터(LSa, LSb)로부터의 공급되는 신호들을 수신하는 쉬프트 레지스터(SRa, SRb)를 포함한다.
레벨 쉬프터(LSa, LSb)는 타이밍 콘트롤러(TC)로부터 스타트 펄스(ST), 게이트 쉬프트 클럭들(GLCK), 및 플리커 신호(FLK) 등의 신호를 입력 받고, 또한 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등의 구동 전압을 공급받는다. 스타트 펄스(ST), 게이트 쉬프트 클럭들(GCLK) 및 플리커 신호(FLK)는 대략 0V와 3.3V 사이에서 스윙하는 신호들이다. 게이트 쉬프트 클럭들(GLCK1~n)은 소정의 위상차를 갖는 n 상 클럭신호들이다. 게이트 하이 전압(VGH)은 표시패널(10)의 픽셀 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압 이상의 전압으로서 대략 28V 정도의 전압이고, 게이트 로우 전압(VGL)은 표시패널(10)의 픽셀 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압이다.
레벨 쉬프터(LSa, LSb)의 출력 신호들은 데이터 IC(SD)가 배치된 연결 부재(30)에 형성된 라인들과, 기판에 형성된 LOG(Line On Glass) 라인들을 통해 쉬프트 레지스터(SRa, SRb)에 공급될 수 있다. 쉬프트 레지스터(SRa, SRb)는 GIP 공정에 의해 기판의 비표시 영역(NDA) 상에 직접 형성될 수 있다.
쉬프트 레지스터(SRa, SRb)는 레벨 쉬프터(LSa, LSb)로부터 입력되는 스타트 펄스(VST)를 게이트 쉬프트 클럭신호들(CLK1~CLKn)에 따라 쉬프트함으로써 게이트 하이 전압과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트펄스를 순차적으로 쉬프트시킨다. 쉬프트 레지스터(SRa, SRb)로부터 출력되는 게이트 펄스는 게이트 라인들(G1a~Gn, G1b~Gn)에 순차적으로 공급된다.
타이밍 콘트롤러(TC)는 호스트 시스템(도시 생략)으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력 받아 데이터 IC(SD), 및 게이트 구동부의 레벨 쉬프터(LSa, LSb)와 쉬프트 레지스터(SRa, SRb)의 동작 타이밍을 동기시킨다. 데이터 IC(SD)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 등을 포함할 수 있다. 게이트 구동부의 레벨 쉬프터(LSa, LSb)와 쉬프트 레지스터(SRa, SRb)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함할 수 있다.
도 2에서는 쉬프트 레지스터(SRa, SRb)가 표시영역(DA) 외측의 양측에 배치되어 표시영역(DA)의 양단부에서 게이트 라인들(G1a~Gn, G1b~Gn)에 게이트 펄스를 공급하는 구성을 도시하고 있으나, 이에 한정되는 것은 아니며, 쉬프트 레지스터가 표시영역(DA)의 일측에만 배치되어 표시영역(DA)의 일측에서 게이트 라인들(G1a~Gn, G1b~Gn)에 게이트 펄스를 공급할 수도 있다. 쉬프트 레지스터(SRa, SRb)가 표시영역(DA) 외측의 양측에 배치되는 경우, 픽셀 어레이의 동일 수평라인에 배치된 게이트 라인에는 동일 위상, 동일 진폭의 게이트 펄스가 공급된다.
이상 설명에서는, 게이트 구동부가 GIP 타입인 경우를 예로 들어 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어 게이트 구동부는 연결 부재 타입으로 구비되어 표시패널(10)의 비표시 영역(NDA) 상에 접합될 수도 있다.
도 2를 참조하면, 기판(SUB) 상에는 단층 또는 다층구조의 버퍼층(BUF)이 배치될 수 있다. 기판(SUB)은 소정의 연성을 갖는 물질로 형성될 수 있다. 버퍼층(BUF)은 기판(SUB)이 폴리이미드와 같은 물질로 형성될 경우, 후속 공정에서 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 발광소자가 손상되는 것을 방지하기 위해 무기물질 및 유기물질 중의 어느 하나로 구성된 단일층으로 형성될 수 있다. 이와 달리 버퍼층(BUF)은 서로 다른 무기물질로 형성된 다중층으로 형성될 수 있다. 또한, 버퍼층(BUF)은 유기물질층과 무기물질층으로 형성된 다중층으로도 형성될 수 있다. 무기물질층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 중의 어느 하나를 포함할 수 있다. 유기물질은 포토 아크릴(Photoacryl)을 포함할 수 있다.
버퍼층(BUF) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 채널 영역(CA)을 사이에 두고 이격 배치되는 소스 영역(SA)과 드레인 영역(DA)을 포함할 수 있다. 소스 영역(SA)과 드레인 영역(DA)은 도체화된 영역일 수 있다. 반도체층(A)은 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 이와 달리, 반도체층(A)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있다. 또한, 반도체층(A)은 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있다.
반도체층(A)이 배치된 버퍼층(BUF) 상에는 반도체층(A)을 커버하도록 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.
게이트 절연막(GI)상에는 반도체층(A)의 채널층(CA)과 적어도 일부 영역이 중첩되도록 박막 트랜지스터(TFT)의 게이트 전극(GE)과, 게이트 전극(GE)에 연결되는 게이트 라인(도시 생략)이 배치될 수 있다. 게이트 전극(GE) 및 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(GE) 및 게이트 라인이 배치된 게이트 절연막(GI) 상에는 이들을 커버하도록 층간 절연막(INT)이 배치될 수 있다. 층간 절연막(INT)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 층간 절연막(INT)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 형성될 수 있다.
층간 절연막(INT) 상에는 박막 트랜지스터(TFT)의 소스 전극(SE)과 드레인 전극(DE)과 데이터 라인(도시생략)이 배치될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 게이트 절연막(GI), 층간 절연막(INT)을 관통하는 콘택홀들을 통해 노출된 반도체층의 소스 영역(SA)과, 드레인 영역(DA)에 각각 접속될 수 있다. 소스 전극(SE), 드레인 전극(DE), 및 데이터 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
소스 전극(SE), 드레인 전극(DE), 및 데이터 라인을 커버하는 제1 패시베이션막(PAS1)이 배치될 수 있다. 제1 패시베이션막(PAS)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제1 패시베이션막(PAS1)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.
제1 패시베이션막(PAS1) 상에는 평탄화막(PNL)이 배치될 수 있다. 평탄화막(PNL)은 하부 구조의 단차를 완화시키면서 하부 구조를 보호하기 위한 것으로, 유기물질층으로 형성될 수 있다. 예를 들면, 평탄화막(PNL)은 포토 아크릴층으로 형성될 수 있다.
평탄화막(PNL) 상에는 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 평탄화막(PNL)과 제1 패시베이션막(PAS1)을 관통하는 콘택홀을 통해 노출된 드레인 전극(DE)에 접속된다. 애노드 전극(ANO)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide)와 같은 투명 도전성 물질로 형성될 수 있다.
평탄화막(PNL) 상에는 애노드 전극(AN)을 노출시키는 개구부를 갖는 뱅크층(BN)이 형성될 수 있다. 뱅크층(BN)의 개구부는 발광영역을 정의하는 영역일 수 있다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 등의 유기물로 이루어진다. 뱅크층(BN) 상에는 스페이서(SPC)가 형성될 수 있다. 스페이서(SPC)는 후속하는 발광 적층물(LES)의 제조를 위한 마스크(mask)가 스페이서(SPC) 하부의 적층물에 접촉하는 것을 방지하는 역할을 한다. 스페이서(SPC)는 뱅크층(BN)의 제조 시 하프톤 마스크(half-tone mask)를 이용하여 뱅크층(BN)과 동시에 제조된다. 따라서, 스페이서(SPC)는 뱅크층(BN)의 재료와 동일하게 이루어질 수 있으며, 뱅크층(BN)과 일체(one body)로 이루어진다.
뱅크층(BN)의 발광영역을 통해 노출된 애노드 전극(ANO) 상에는 발광 적층물(LES)과 캐소드 전극(CAT)이 순차적으로 배치되어 발광소자(LED)를 구성한다. 발광 적층물(LES)은 정공 관련층, 발광층, 전자 관련층을 포함할 수 있다. 캐소드 전극(CAT)은 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 본 발명에서는 애노드 전극(ANO)상에 발광 적층물(LES)이 배치되고, 발광 적층물(LES)상에 캐소드 전극(CAT)이 배치되는 것으로 설명이 되었으나, 캐소드 전극(CAT)상에 발광 적층물(LES)이 배치되고, 발광 적층물(LES)상에 애노드 전극(ANO)이 배치될 수 있다.
캐소드 전극(CAT) 상에 제2 패시베이션막(PAS2)이 배치될 수 있다. 제2 패시베이션막(PAS2)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제2 패시베이션막(PAS2)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제2 패시베이션막(PAS2)은 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다.
제2 패시베이션막(PAS2) 상에는 캐소드 전극(CAT)과 뱅크층(BN)을 커버하도록 인캡슐레이션막(ENC)이 배치될 수 있다. 인캡슐레이션막(ENC)은 외부로부터의 수분이나 산소가 인캡슐레이션막(ENC) 내부에 위치한 발광 적층물(LES)로 침투되는 것을 방지하기 위한 것으로 유기물층 또는 무기물층의 단일층으로 형성하거나, 무기물층과 유기물층이 번갈아 배치되는 다층 구조로 형성될 수 있다. 본 발명에서는 유기물층의 단일층으로 형성되는 인캡슐레이션막(ENC)을 개시한다. 인캡슐레이션막(ENC)은 표시영역(DA)의 픽셀들을 덮도록 배치될 수 있다.
인캡슐레이션막(ENC) 상에는 인캡슐레이션막(ENC)으로 수분이나 산소가 침투되는 것을 방지하기 위해, 제3 패시베이션막(PAS3)이 배치된다. 제3 패시베이션막(PAS2)은 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다.
도 3은 본 발명에 따른 표시장치를 나타낸 사시도이다. 도 4는 도 3의 AR 영역을 확대 도시한 평면도이다. 도 5는 도 4를 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 6은 도 4를 Ⅱ-Ⅱ'로 절취한 단면도이다. 도 7은 도 4를 Ⅲ-Ⅲ'로 절취한 단면도이다. 도 8은 도전층이 배치된 영역과, 배치되지 않은 영역에서의 막들뜸 현상을 비교 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 표시장치는 기판(SUB) 및 연결 부재(30)를 포함한다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 복수의 픽셀들이 배치된다. 픽셀은 표시 영역(DA) 내에서, R(red), G(green), B(blue) 또는 R, G, B, W(white) 방식으로 배열되어 풀 컬러를 구현한다. 픽셀은 서로 교차하는 게이트 라인과 데이터 라인에 의해 구획될 수 있으나, 이에 한정되는 것은 아니다.
비표시 영역(NDA)은 연결 부재(30)와 접합되는 패드들이 배치된 패드부(PA)와, 표시 영역(DA)과 패드부(PA) 사이에 순차적으로 정의된 링크부(LA)와 벤딩부(BA)를 포함한다.
연결 부재(30)는 범프(bump)(또는, 단자(terminal))들을 포함한다. 연결 부재(30)의 범프는 이방성 도전필름(Anisotropic conductive Film)을 통해 패드부(PA)의 패드들에 각각 접합될 수 있다. 연결 부재(30)는 구동 IC(Integrated Circuit)가 연성 필름에 실장된 칩 온 필름(chip on film, COF)일 수 있다. 또한, 연결 부재(30)는 칩 온 글라스(Chip on glass) 공정으로 기판 상에서 직접 패드들에 접합되는 COG 타입으로 구현될 수 있다. 또한, 연결 부재(30)는 FFC(Flexible Flat Cable) 또는 FPC(Flexible Printed Circuit)와 같은 연성 일 수 있다.
연결 부재(30)를 통해 공급받은 구동 신호들은, 링크 라인 및 라우팅 라인을 통해, 패드부(PA), 벤딩부(BA), 링크부(LA)를 거쳐 표시 영역(DA)의 신호 라인들에 공급된다. 신호 라인은 표시 영역(DA) 내에 배치된 데이터 라인(도 1의 D1~Dm), 전원 라인(도 1의 VD1~VDm)을 포함한다. 링크 라인(LL)은 데이터 라인(도 1의 D1~Dm)에 전기적으로 연결된 데이터 링크 라인(DL), 전원 라인(도 1의 VD1~VDm) 및/또는 전원 공급라인들(VDL1, VDL2)에 연결된 전원 링크 라인(VL)을 포함한다. 라우팅 라인은 데이터 링크 라인(DL)과 데이터 패드(미도시)를 연결하는 데이터 라우팅 라인(DRL), 전원 링크 라인(VL)과 전원 패드(미도시)를 연결하는 전원 라우팅 라인(VRL)을 포함한다.
표시장치에서는, 입력 영상이 구현되는 표시 영역(DA) 외에 패드부(PA), 및 연결 부재(30) 등이 위치할 수 있는 공간이 충분히 할당될 필요가 있다. 이러한 공간은 베젤(Bezel) 영역에 해당하며, 베젤 영역은 표시장치의 전면(前面)에 위치하는 사용자에게 인지되어, 심미성 및 시인성을 저하시키는 요인이 된다.
본 발명에 따른 표시장치는, 기판(SUB)의 일측 가장자리가 소정의 곡률을 갖도록 배면(背面) 방향으로 벤딩된다. 기판(SUB)이 벤딩되어 그 단면이 곡면을 이루는 영역은 벤딩부(BA)로 정의될 수 있다.
기판(SUB)이 구부러짐에 따라, 패드부(PA)는 표시 영역(DA)의 배면 방향에서 표시 영역(DA)과 중첩되도록 위치할 수 있다. 이에 따라, 표시장치의 전면에서 인지되는 베젤 영역은 최소화될 수 있다.
이를 위해, 기판(SUB)은 구부러질 수 있는 유연한 재질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 PI(Polyimide)와 같은 플라스틱 재질로 형성될 수 있다. 또한, 벤딩부(BA)에 배치된 라우팅 라인(DRL, VRL)은 유연성을 갖는 재료로 이루어질 수 있다. 예를 들어, 라우팅 라인(DRL, VRL)은 메탈 나노 와이어(metal nano wire), 메탈 메시(metal mesh), 탄소나노튜브(CNT)와 같은 재질로 형성될 수 있다. 다만, 이에 한정되는 것은 아니다.
라우팅 라인(DRL, VRL)은 기판을 구부릴 때 작용하는 응력을 분산시킬 수 있는 형상을 가질 수 있다. 예를 들어, 라우팅 라인(DRL, VRL)은, 지그 재그 형태로 패턴될 수 있다. 또는, 라우팅 라인(DRL, VRL)은, 응력이 집중됨에 따라 크랙이 발생하는 경우에 대비해, 복수 패턴(VRL1, VRL2)으로 분기된 형태를 가질 수 있다. 또는, 라우팅 라인(DRL, VRL)은, 벤딩 방향을 고려하여, 응력이 작용하는 방향으로부터 기 설정된 각도로 틸트된 사선 방향으로 연장되도록 형성될 수도 있다.
이웃하는 데이터 링크라인(DL)과 전원 링크라인(VL)은 소정 간격(G) 이격될 필요가 있다. 일 예로, 전술한 바와 같이, 링크라인들(DL, VL)으로부터 연장되는 라우팅 라인들(DRL, VRL)은 지그 재그 패턴 또는 사선 패턴으로 형성될 수 있는데, 이 경우 서로 다른 신호가 인가되는 라인들이 쇼트되지 않도록 소정 간격 이격될 필요가 있다. 이를 위해, 데이터 링크라인(DL)과 전원 링크라인(VL)은 전술한 패턴을 형성하기 위한 공간 확보 목적으로, 소정 간격(G) 이격될 필요가 있다.
다른 예로, 데이터 링크라인(DL)과 전원 링크라인(VL) 간의 거리가 가까우면 그 사이의 기생 용량을 통한 커패시터 커플링(Capacitor coupling)으로 인하여 상호 전기적으로 영향을 받을 수 있다.　 예를 들어, 데이터 링크라인(DL) 상의 데이터 전압이 변할 때 전원이 변동될 수 있고 그 결과, 픽셀들의 발광 소자에 흐르는 전류가 변하여 휘도가 원치 않게 변동될 수 있다.　 따라서, 데이터 링크라인(DL)과 전원 링크라인(VL) 간의 커패시터 커플링 영향을 배제하기 위하여 데이터 링크라인(DL)과 전원 링크라인(VL) 간의 간격(G)이 충분히 이격되는 것이 바람직하다.
도 5 내지 도 7을 참조하면, 기판(SUB) 상에는, 버퍼층(BUF)과 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI) 상에는 데이터 링크라인(DL)이 배치된다. 데이터 링크라인(DL)은 링크부(LA)에 대응하여 배치된다. 데이터 링크라인(DL)은 표시영역(DA)의 데이터 라인(도 1의 D1~Dm)으로부터 연장된다.
데이터 링크라인(DL)은 표시영역(DA) 내 트랜지스터의 게이트 전극(도 2의 GE)과 대응되는 층에, 게이트 전극(도 2의 GE)과 동일 물질로 형성될 수 있다. 데이터 링크라인(DL)은, 데이터 라인(도 1의 D1~Dm)의 연장 방향과 교차하는 방향으로 연장되는 다른 신호라인과의 쇼트를 방지하기 위해, 데이터 라인(도 1의 D1~Dm)과 다른 층에 배치될 수 있다. 예를 들어, 데이터 라인(도 1의 D1~Dm)과 전원 공급전극들(VDLa, VDLb, VSLa, VSLb)은, 표시영역(DA) 내 트랜지스터의 소스/드레인 전극(도 2의 SE, DE)와 동일 층에 형성될 수 있는데, 이들은 서로 교차하여 배치된다. 따라서, 양자 사이에 쇼트가 발생하는 문제를 방지하기 위해, 데이터 라인(도 1의 D1~Dm)은 서로 다른 층에 배치된 데이터 링크라인(DL)을 경유하여, 데이터 라우팅 라인(DRL)에 연결될 수 있다.
데이터 라우팅 라인(DRL)은, 층간 절연막(INT)를 사이에 두고, 데이터 링크라인(DL) 상에 배치된다. 데이터 라우팅 라인(DRL)은 층간 절연막(INT)을 관통하는 데이터 콘택홀(DCH)을 통해 데이터 링크라인(DL)과 연결된다. 데이터 라우팅 라인(DRL)은 링크부(LA)에서 데이터 링크라인(DL)과 연결되며, 벤딩부(BA)를 따라 연장되어 패드부(PA)의 대응하는 패드들에 연결된다. 데이터 라우팅 라인(DRL)은 표시영역(DA) 내 트랜지스터의 소스/드레인 전극(도 2의 SE, DE)과 대응되는 층에, 소스/드레인 전극(도 2의 SE, DE)과 동일 물질로 형성될 수 있다.
벤딩부(BA) 상에 배치된 절연막들은 제거될 수 있다. 즉, 벤딩부(BA)에는, 층간 절연막(INT) 및 게이트 절연막(GI) 중 어느 하나 이상을 관통하는 오픈홀(OH)이 형성된다. 오픈홀(OH)이 층간 절연막(INT) 및 게이트 절연막(GI)을 관통하는 경우, 데이터 라우팅 라인(DRL)은 링크부(LA)에서 층간 절연막(INT) 상에 배치될 수 있고, 벤딩부(BA)에서 버퍼층(BUF) 상에 배치될 수 있다.
필요에 따라서, 오픈홀(OH)은 버퍼층(BUF)을 더 관통하도록 형성되어, 기판(SUB)을 노출할 수 있다. 이 경우, 데이터 라우팅 라인(DRL)은 링크부(LA)에서 층간 절연막(INT) 상에 배치될 수 있고, 벤딩부(BA)에서 기판(SUB) 상에 배치될 수 있다. 다만, 기판(SUB)을 통한 투습 침투 등을 차단하기 위해, 버퍼층(BUF)을 잔류 시키는 것이 바람직할 수 있다.
본 발명의 바람직한 실시예는 벤딩부(BA)에 형성된 적어도 하나의 절연막을 미리 제거함으로써 벤딩부(BA)에서 표시패널의 전체 두께를 제어할 수 있고, 이에 따라 기판(SUB)을 용이하게 벤딩 시킬 수 있는 이점을 갖는다.
층간 절연막(INT) 상에는 전원 링크라인(VL)이 배치된다. 전원 링크라인(VL)은 링크부(LA)에 대응하여 배치된다. 전원 링크라인(VL)은 전원 라인(도 1의 VD1~VDm) 및/또는 전원 공급라인들(VDL1, VDL2)으로부터 연장된다. 전원 링크라인(VL)은 표시영역(DA) 내 트랜지스터의 소스/드레인 전극(도 2의 SE, DE)과 대응되는 층에, 소스/드레인 전극(도 2의 SE, DE)과 동일 물질로 형성될 수 있다.
전원 라우팅 라인(VRL)은, 층간 절연막(INT) 상에서 전원 링크라인(VL)과 연결된다. 전원 라우팅 라인(VRL)은 전원 링크라인(VL)과 일체로써, 전원 링크라인(VL)으로부터 분기된 일부일 수 있다. 전원 라우팅 라인(VRL)은 벤딩부(BA)를 따라 연장되어 패드부(PA)의 대응하는 패드들에 연결된다.
전술한 바와 같이, 벤딩부(BA) 상에 배치된 절연막들은 제거될 수 있다. 즉, 벤딩부(BA)에는, 층간 절연막(INT) 및 게이트 절연막(GI) 중 어느 하나 이상을 관통하는 오픈홀(OH)이 형성된다. 오픈홀(OH)이 층간 절연막(INT) 및 게이트 절연막(GI)을 관통하는 경우, 전원 라우팅 라인(VRL)은 링크부(LA)에서 층간 절연막(INT) 상에 배치될 수 있고, 벤딩부(BA)에서 버퍼층(BUF) 상에 배치될 수 있다.
필요에 따라서, 오픈홀(OH)은 버퍼층(BUF)을 더 관통하도록 형성되어, 기판(SUB)을 노출할 수 있다. 이 경우, 전원 라우팅 라인(VRL)은 링크부(LA)에서 층간 절연막(INT) 상에 배치될 수 있고, 벤딩부(BA)에서 기판(SUB) 상에 배치될 수 있다.
한편, 공정 계속 중 온도가 변화하는 환경에 지속적으로 노출되는 경우, 기판(SUB)과 버퍼층(BUF) 사이에 들뜸 현상이 발생할 수 있다. 즉, 기판(SUB)은 PI(polyimide)와 같은 유기물질을 포함하고, 버퍼층(BUF)은 SiNx 또는 SiOx와 같은 무기물질을 포함하기 때문에, 구성 물질간 열 특성(예를 들어, 열 변형율)이 상이하다. 따라서, 온도 변화 환경에 노출되는 경우, 계면의 점착력(adhesion)이 약화되어 계면 분리에 의한 막들뜸 현상이 발생할 수 있다. 이와 같이 막들뜸 현상이 발생하는 경우, 분리된 기판(SUB)과 버퍼층(BUF) 사이는 소자 열화를 야기하는 투습 경로가 될 수 있어 문제된다.
막들뜸 현상은, 벤딩부(BA)와 인접한 링크부(LA)에서 더욱 문제될 수 있다. 즉, 벤딩부(BA)와 인접한 링크부(LA)에 기판(SUB) 벤딩 시 응력이 집중될 수 있고, 제공된 응력이 점착력이 약화된 링크부(LA)의 기판(SUB)과 버퍼층(BUF) 사이에 제공됨에 따라 막들뜸 현상이 빈번하게 발생할 수 있다.
데이터 링크라인(DL)과 전원 링크라인(VL)이 배치되는 영역은, 데이터 링크라인(DL)과 전원 링크라인(VL) 금속으로 구성됨에 따라 기판(SUB)과 버퍼층(BUF) 간 열 특성 편차를 보상할 수 있기 때문에 들뜸 현상이 발생하지 않을 수 있다. 예를 들어, 데이터 링크라인(DL)은 Mo(Molybdenum)으로 이루어질 수 있는데, 이는 버퍼층(BUF)을 구성하는 주요 물질인 SiO2 보다 열 변형에 강하다. 따라서, 온도 변화 공정에 노출되는 경우, 데이터 링크라인(DL)을 구성하는 금속은 버퍼층(BUF)의 열 변형을 저감시킬 수 있기 때문에, 기판(SUB)과 버퍼층(BUF)의 열적 특성의 편차를 줄일 수 있다. 도 8을 참조하면, 금속이 배치되지 않은 영역의 경우, 금속이 배치된 영역에 비해 막들뜸이 현저히 많이 발생하는 것을 알 수 있다.
다만, 전술한 바와 같이, 벤딩부(BA)와 인접한 링크부(LA)에서, 데이터 링크라인(DL)과 전원 링크라인(VL)은 소정 간격 이격되어 배치될 필요가 있기 때문에, 해당 영역은 계면 분리에 의한 막들뜸 불량에 취약하다.
<제1 실시예>
도 9는 본 발명의 제1 실시예에 의한 것으로, 도 3의 AR 영역을 확대 도시한 평면도이다. 도 10은 도 9를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 9를 참조하면, 본 발명의 제1 실시예에 따른 표시장치는, 데이터 링크라인(DL)과 전원 링크라인(VL) 사이에 형성된 더미 패턴(DM)을 포함한다. 더미 패턴(DM)은 기판(SUB) 벤딩 시 응력이 집중될 수 있는 링크부(LA) 및/또는 벤딩부(BA)에 배치될 수 있다. 더미 패턴(DM)은 다른 신호 라인들과 연결되지 않으며, 어느 신호도 인가되지 않는다. 즉, 더미 패턴(DM)은 특정 신호가 인가되지 않도록 플로팅(floating)된다. 더미 패턴(DM)은 금속 물질로 형성되어, 공정 계속 중 온도 변화 환경에서 기판(SUB)과 버퍼층(BUF) 간 열 특성 편차를 보상한다. 이에 따라, 본 발명의 제1 실시예는 막들뜸 현상을 개선한 표시장치를 제공할 수 있는 이점을 갖는다.
도 10을 참조하면, 기판(SUB) 상에는, 버퍼층(BUF)과 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI) 상에는 데이터 링크라인(DL) 및 전원 링크라인(VL)이 배치된다. 데이터 링크라인(DL)은 링크부(LA)에 대응하여 배치된다. 데이터 링크라인(DL)은 표시영역(DA)의 데이터 라인(도 1의 D1~Dm)으로부터 연장된다.
데이터 링크라인(DL)은 표시영역(DA) 내 트랜지스터의 게이트 전극(도 2의 GE)과 대응되는 층에, 게이트 전극(도 2의 GE)과 동일 물질로 형성될 수 있다.
데이터 라인(도 1의 D1~Dm)은 서로 다른 층에 배치된 데이터 링크라인(DL)을 경유하여, 데이터 라우팅 라인(DRL)에 연결될 수 있다. 데이터 라우팅 라인(DRL)은, 층간 절연막(INT)를 사이에 두고, 데이터 링크라인(DL) 상에 배치된다. 데이터 라우팅 라인(DRL)은 층간 절연막(INT)을 관통하는 데이터 콘택홀(DCH)을 통해 데이터 링크라인(DL)과 연결된다. 데이터 라우팅 라인(DRL)은 링크부(LA)에서 데이터 링크라인(DL)과 연결되며, 벤딩부(BA)를 따라 연장되어 패드부(PA)의 대응하는 패드들에 연결된다. 데이터 라우팅 라인(DRL)은 표시영역(DA) 내 트랜지스터의 소스/드레인 전극(도 2의 SE, DE)과 대응되는 층에, 소스/드레인 전극(도 2의 SE, DE)과 동일 물질로 형성될 수 있다.
층간 절연막(INT) 상에는 전원 링크라인(VL)이 배치된다. 전원 링크라인(VL)은 링크부(LA)에 대응하여 배치된다. 전원 링크라인(VL)은 전원 라인(도 1의 VD1~VDm) 및/또는 전원 공급라인들(VDL1, VDL2)으로부터 연장된다. 전원 링크라인(VL)은 표시영역(DA) 내 트랜지스터의 소스/드레인 전극(도 2의 SE, DE)과 대응되는 층에, 소스/드레인 전극(도 2의 SE, DE)과 동일 물질로 형성될 수 있다.
전원 라우팅 라인(VRL)은, 층간 절연막(INT) 상에서 전원 링크라인(VL)과 연결된다. 전원 라우팅 라인(VRL)은 전원 링크라인(VL)과 일체로써, 전원 링크라인(VL)으로부터 분기된 일부일 수 있다. 전원 라우팅 라인(VRL)은 벤딩부(BA)를 따라 연장되어 패드부(PA)의 대응하는 패드들에 연결된다.
더미 패턴(DM)은 데이터 링크라인(DL)과 전원 링크라인(VL) 사이에 배치될 수 있다. 더미 패턴(DM)은 도시된 바와 같이 복수 개일 수 있으나, 이에 한정되는 것은 아니다. 더미 패턴(DM)은 표시영역(DA) 내 트랜지스터의 게이트 전극(도 2의 GE)과 대응되는 층에, 게이트 전극(도 2의 GE)과 동일 물질로 형성될 수 있다. 즉, 더미 패턴(DM)은 데이터 링크라인(DL)과 대응되는 층에, 데이터 링크라인(DL)과 동일 물질로 형성될 수 있다.
도시하지는 않았으나, 더미 패턴(DM)은 표시영역(DA) 내 트랜지스터의 소스/드레인 전극(도 2의 SE, DE)과 대응되는 층에, 소스/드레인 전극(도 2의 SE, DE)과 동일 물질로 형성될 수도 있다. 즉, 더미 패턴(DM)은 데이터 라우팅 라인(DRL) 및 전원 라우팅 라인(VRL)과 대응되는 층에, 데이터 라우팅 라인(DRL) 및 전원 라우팅 라인(VRL)과 동일 물질로 형성될 수 있다.
<제2 실시예>
도 11은 본 발명의 제2 실시예에 의한 것으로, 도 3의 AR 영역을 확대 도시한 평면도이다. 도 12는 도 11을 Ⅴ-Ⅴ'로 절취한 단면도이다.
도 11을 참조하면, 본 발명의 제2 실시예에 따른 표시장치는, 데이터 링크라인(DL)과 전원 링크라인(VL) 사이에 형성된 더미 패턴(DM)을 포함한다. 더미 패턴(DM)은 기판(SUB) 벤딩 시 응력이 집중될 수 있는 링크부(LA) 및/또는 벤딩부(BA)에 배치될 수 있다. 더미 패턴(DM)은 다른 신호 라인들과 연결되지 않으며, 어느 신호도 인가되지 않는다. 즉, 더미 패턴(DM)은 특정 신호가 인가되지 않도록 플로팅(floating)된다. 더미 패턴(DM)은 금속 물질로 형성되어, 공정 계속 중 온도 변화 환경에서 기판(SUB)과 버퍼층(BUF) 간 열 특성 편차를 보상한다. 이에 따라, 본 발명의 제2 실시예는 막들뜸 현상을 개선한 표시장치를 제공할 수 있는 이점을 갖는다.
본 발명의 제2 실시예에 따른 더미 패턴(DM)은, 인접하여 마련된 데이터 링크라인(DL) 및 데이터 라우팅 라인(DRL)의 링크 구조(또는, 적층 구조)와 동일한 구조를 갖는다. 즉, 본 발명의 제2 실시예는 더미 패턴(DM)의 구조를 인접한 데이터 링크 구조와 동일한 구조를 갖도록 형성함으로써, 설계 균일도(uniformity)를 확보할 수 있어, 설계 안정성을 향상시킨 표시장치를 제공할 수 있는 이점을 갖는다.
나아가, 설계 안정성을 더욱 개선하기 위해, 전원 링크라인(VL)과 중첩되는 보조 더미 패턴(ADM)을 더 형성할 수 있다. 보조 더미 패턴(ADM)과 전원 링크라인(VL)의 링크 구조는, 전술한 데이터 링크 구조 및 더미 패턴 구조와 동일한 구조를 가질 수 있다.
도 12를 참조하면, 기판(SUB) 상에는, 버퍼층(BUF)과 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI) 상에는 데이터 링크라인(DL) 및 전원 링크라인(VL)이 배치된다. 데이터 링크라인(DL)은 링크부(LA)에 대응하여 배치된다. 데이터 링크라인(DL)은 표시영역(DA)의 데이터 라인(도 1의 D1~Dm)으로부터 연장된다.
데이터 링크라인(DL)은 표시영역(DA) 내 트랜지스터의 게이트 전극(도 2의 GE)과 대응되는 층에, 게이트 전극(도 2의 GE)과 동일 물질로 형성될 수 있다.
데이터 라인(도 1의 D1~Dm)은 서로 다른 층에 배치된 데이터 링크라인(DL)을 경유하여, 데이터 라우팅 라인(DRL)에 연결될 수 있다. 데이터 라우팅 라인(DRL)은, 층간 절연막(INT)를 사이에 두고, 데이터 링크라인(DL) 상에 배치된다. 데이터 라우팅 라인(DRL)은 층간 절연막(INT)을 관통하는 데이터 콘택홀(DCH)을 통해 데이터 링크라인(DL)과 연결된다. 데이터 라우팅 라인(DRL)은 링크부(LA)에서 데이터 링크라인(DL)과 연결되며, 벤딩부(BA)를 따라 연장되어 패드부(PA)의 대응하는 패드들에 연결된다. 데이터 라우팅 라인(DRL)은 표시영역(DA) 내 트랜지스터의 소스/드레인 전극(도 2의 SE, DE)과 대응되는 층에, 소스/드레인 전극(도 2의 SE, DE)과 동일 물질로 형성될 수 있다.
층간 절연막(INT) 상에는 전원 링크라인(VL)이 배치된다. 전원 링크라인(VL)은 링크부(LA)에 대응하여 배치된다. 전원 링크라인(VL)은 전원 라인(도 1의 VD1~VDm) 및/또는 전원 공급라인들(VDL1, VDL2)으로부터 연장된다. 전원 링크라인(VL)은 표시영역(DA) 내 트랜지스터의 소스/드레인 전극(도 2의 SE, DE)과 대응되는 층에, 소스/드레인 전극(도 2의 SE, DE)과 동일 물질로 형성될 수 있다.
전원 라우팅 라인(VRL)은, 층간 절연막(INT) 상에서 전원 링크라인(VL)과 연결된다. 전원 라우팅 라인(VRL)은 전원 링크라인(VL)과 일체로써, 전원 링크라인(VL)으로부터 분기된 일부일 수 있다. 전원 라우팅 라인(VRL)은 벤딩부(BA)를 따라 연장되어 패드부(PA)의 대응하는 패드들에 연결된다.
더미 패턴(DM)은 데이터 링크라인(DL)과 전원 링크라인(VL) 사이에 배치될 수 있다. 더미 패턴(DM)은 도시된 바와 같이 복수 개일 수 있으나, 이에 한정되는 것은 아니다.
더미 패턴(DM)의 구조는 인접한 데이터 링크라인(DL)과 데이터 라우팅 라인(DRL)의 링크 구조와 동일한 구조를 가질 수 있다. 더미 패턴(DM)은 제1 더미 패턴(DM1) 및 제2 더미 패턴(DM2)을 포함할 수 있다.
제1 더미 패턴(DM1)은 표시영역(DA) 내 트랜지스터의 게이트 전극(도 2의 GE)과 대응되는 층에, 게이트 전극(도 2의 GE)과 동일 물질로 형성될 수 있다. 즉, 제1 더미 패턴(DM1)은 데이터 링크라인(DL)과 대응되는 층에, 데이터 링크라인(DL)과 동일 물질로 형성될 수 있다. 제2 더미 패턴(DM2)은 표시영역(DA) 내 트랜지스터의 소스/드레인 전극(도 2의 SE, DE)과 대응되는 층에, 소스/드레인 전극(도 2의 SE, DE)과 동일 물질로 형성될 수도 있다. 즉, 제2 더미 패턴(DM2)은 데이터 라우팅 라인(DRL) 및 전원 라우팅 라인(VRL)과 대응되는 층에, 데이터 라우팅 라인(DRL) 및 전원 라우팅 라인(VRL)과 동일 물질로 형성될 수 있다. 제1 더미 패턴(DM1)과 제2 더미 패턴(DM2)는 그들 사이에 개재된 층간 절연막(INT)을 관통하는 더미 콘택홀(DH)을 통해 연결될 수 있다.
또한, 본 발명의 제2 실시예에 따른 표시장치는 보조 더미 패턴(ADM)을 더 포함할 수 있다. 보조 더미 패턴(ADM)은 전원 링크라인(VL)과 중첩되어 배치되며, 전원 링크라인(VL)과 전기적으로 연결되어 전원을 공급받을 수 있다. 보조 더미 패턴(ADM)과 전원 링크라인(VL)의 링크 구조는, 인접한 데이터 링크라인(DL)과 데이터 라우팅 라인(DRL)의 링크 구조, 및 더미 패턴(DM) 구조와 동일한 구조를 가질 수 있다.
보조 더미 패턴(ADM)은 표시영역(DA) 내 트랜지스터의 게이트 전극(도 2의 GE)과 대응되는 층에, 게이트 전극(도 2의 GE)과 동일 물질로 형성될 수 있다. 즉, 보조 더미 패턴(ADM)은 데이터 링크라인(DL) 및 제1 더미 패턴(DM1)과 대응되는 층에, 데이터 링크라인(DL) 및 제1 더미 패턴(DM1)과 동일 물질로 형성될 수 있다.
보조 더미 패턴(ADM)과 전원 링크라인(VL)은 그들 사이에 개재된 층간 절연막(INT)을 관통하는 보조 더미 콘택홀(ADH)을 통해 연결될 수 있다. 플로팅된 더미 패턴(DM)과 달리, 보조 더미 패턴(ADM)은 전원 링크라인(VL)과 전기적으로 연결되어 전원을 인가 받는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
SUB : 기판 DL : 데이터 링크라인
DRL : 데이터 라우팅 라인 DCH : 데이터 콘택홀
VL : 전원 링크라인 VRL : 전원 라우팅 라인
DM : 더미 패턴 DM1 : 제1 더미 패턴
DM2: 제2 더미 패턴 DH : 더미 콘택홀
ADM : 보조 더미 패턴 ADH : 보조 더미 콘택홀

Claims (14)

  1. 픽셀들이 배열된 표시영역 및 상기 표시영역 외측의 비표시 영역을 포함하는 기판;
    상기 비표시 영역에 배치되며, 상기 픽셀들에 기 설정된 신호를 전달하는 데이터 링크라인;
    상기 비표시 영역에서 상기 데이터 링크라인과 소정 간격 이격되어 배치되고, 상기 픽셀들에 기 설정된 전원을 전달하는 전원 링크라인;
    상기 비표시 영역에서, 상기 데이터 링크라인과 상기 전원 링크라인 사이에 배치되는 더미 패턴;
    상기 데이터 링크라인 및 상기 더미 패턴과 대응하는 층에 상기 전원 링크라인과 중첩하여 배치되는 보조 더미 패턴을 포함하며,
    상기 보조 더미 패턴은 상기 데이터 링크라인 및 상기 더미 패턴과 동일 물질로 형성되고 적어도 하나의 절연층을 관통하는 보조 더미 콘택홀을 통해 상기 전원 링크라인과 전기적으로 연결되는, 표시장치.
  2. 제 1 항에 있어서,
    상기 더미 패턴은,
    금속 물질을 포함하는, 표시장치.
  3. 제 1 항에 있어서,
    상기 더미 패턴은,
    플로팅된, 표시장치.
  4. 제 1 항에 있어서,
    상기 비표시 영역에 배치된 패드들; 및
    상기 비표시 영역에서, 상기 데이터 링크라인과 이와 대응하는 상기 패드들을 연결하는 데이터 라우팅 라인을 포함하고,
    상기 데이터 링크라인과 상기 데이터 라우팅 라인은 상기 절연층을 관통하는 데이터 콘택홀을 통해 연결되는, 표시장치.
  5. 제 4 항에 있어서,
    상기 더미 패턴은,
    상기 데이터 링크라인과 대응하는 층에서, 상기 데이터 링크라인과 동일 물질로 형성되는, 표시장치.
  6. 제 4 항에 있어서,
    상기 더미 패턴은,
    상기 데이터 라우팅 라인과 대응하는 층에서, 데이터 라우팅 라인과 동일 물질로 형성되는, 표시장치.
  7. 제 4 항에 있어서,
    상기 더미 패턴은,
    상기 데이터 링크라인과 대응하는 층에서, 상기 데이터 링크라인과 동일 물질로 형성되는 제1 더미 패턴; 및
    상기 데이터 라우팅 라인과 대응하는 층에서, 데이터 라우팅 라인과 동일 물질로 형성되는 제2 더미 패턴을 포함하고,
    상기 제1 더미 패턴과 상기 제2 더미 패턴은,
    상기 절연층을 관통하는 더미 콘택홀을 통해 연결되는, 표시장치.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 더미 패턴은,
    플로팅되고,
    상기 보조 더미 패턴은,
    상기 전원 링크라인으로부터 상기 전원을 공급받는, 표시장치.
  10. 제 4 항에 있어서,
    상기 전원 링크라인으로부터 분기된 전원 라우팅 라인을 더 포함하고,
    상기 비표시 영역은,
    상기 데이터 링크라인과 상기 전원 링크라인이 배치되며, 상기 데이터 링크라인과 상기 데이터 라우팅 라인이 연결되는 데이터 콘택홀이 배치되는 링크부;
    상기 데이터 라우팅 라인과 상기 전원 라우팅 라인이 연장되는 벤딩부; 및
    상기 패드들이 배치되는 패드부를 포함하고,
    상기 기판은,
    상기 벤딩부에서 배면 방향으로 구부러지는, 표시장치.
  11. 제 10 항에 있어서,
    상기 더미 패턴은,
    상기 링크부에 배치되는, 표시장치.
  12. 제 10 항에 있어서,
    상기 벤딩부에서, 상기 데이터 라우팅 라인 및 상기 전원 라우팅 라인과 상기 기판 사이에 개재된 절연층들 중 적어도 하나를 관통하는 오픈홀을 더 포함하는, 표시장치.
  13. 제 10 항에 있어서,
    상기 데이터 라우팅 라인 및 상기 전원 라우팅 라인 중 적어도 어느 하나는,
    상기 벤딩부에서, 지그 재그 형태의 평면 형상을 갖는, 표시장치.
  14. 제 10 항에 있어서,
    상기 데이터 라우팅 라인 및 상기 전원 라우팅 라인 중 적어도 어느 하나는,
    상기 벤딩부에서, 복수의 패턴으로 분기된 형태를 갖는, 표시장치.
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