KR102422035B1 - 표시장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 표시장치는 데이터 패드부에서 절연막이 벗겨지는 것을 방지하여 표시장치의 신뢰성을 향상시킬 수 있는 표시장치를 제공한다. 본 발명의 표시장치는 표시영역과 데이터 패드부를 포함한다. 표시영역은 기판 상에 위치하며, 복수의 서브픽셀을 포함하고, 데이터 패드부는 표시영역 외에 위치한다. 데이터 패드부는 표시영역으로부터 연장된 데이터 신호라인과, 데이터 신호라인을 절연시키며 일부를 노출하는 비어홀을 포함하는 절연막과, 절연막 상에 위치하며 비어홀을 통해 데이터 신호라인과 연결된 데이터 패드전극과, 비어홀을 덮는 절연 패턴을 포함한다. 데이터 패드전극은 적어도 하나의 전극홀을 포함한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
최근, 음극선관(CRT : Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치의 예로는, 액정표시장치(LCD : Liquid Crystal Display), 전계방출표시장치(FED : Field Emission Display), 플라즈마표시장치(PDP : Plasma Display Panel) 및 유기발광표시장치(OLED : Organic Light Emitting Display) 등이 있다. 이 중에서 유기발광표시장치는(Organic Light Emitting Display)는 유기화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 유기전계발광표시장치는 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.
유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함하고 있어 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 받은 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다.
유기발광표시장치는 복수의 픽셀로 이루어져 화상을 구현하는 표시영역과 표시영역 외의 영역인 비표시영역으로 구획된다. 비표시영역에는 표시영역의 복수의 픽셀에 데이터 구동 신호를 인가하기 위한 데이터 패드부가 위치한다. 데이터 패드부는 표시영역으로부터 연장된 복수의 배선과, 복수의 패드전극들이 콘택홀을 통해 복수의 배선들과 연결된다. 콘택홀 영역에서 후속 공정들에 의해 패드전극이 유실되는 것을 방지하기 위해, 콘택홀 영역을 커버하는 절연막이 위치한다.
그러나, 콘택홀 영역을 커버하는 절연막은 하부에 접촉하는 층에 따라 접착력이 약해져, 절연막이 벗겨지는 문제가 발생한다. 따라서, 콘택홀 영역에 위치한 패드전극이 유실되어 데이터 구동부와의 연결에 불량이 발생하고, 유기발광표시장치의 신뢰성이 저하되는 문제가 있다.
본 발명은 데이터 패드부에서 절연막이 벗겨지는 것을 방지하여 유기발광표시장치의 신뢰성을 향상시킬 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 실시 예에 따른 표시장치는 데이터 패드부에서 절연막이 벗겨지는 것을 방지하여 표시장치의 신뢰성을 향상시킬 수 있는 표시장치를 제공한다. 본 발명의 표시장치는 표시영역과 데이터 패드부를 포함한다. 표시영역은 기판 상에 위치하며, 복수의 서브픽셀을 포함하고, 데이터 패드부는 표시영역 외에 위치한다. 데이터 패드부는 표시영역으로부터 연장된 데이터 신호라인과, 데이터 신호라인을 절연시키며 일부를 노출하는 비어홀을 포함하는 절연막과, 절연막 상에 위치하며 비어홀을 통해 데이터 신호라인과 연결된 데이터 패드전극과, 비어홀을 덮는 절연 패턴을 포함한다. 데이터 패드전극은 적어도 하나의 전극홀을 포함한다.
전극홀은 데이터 패드전극 하부에 위치한 상기 절연막을 노출한다.
전극홀은 상기 절연 패턴과 적어도 일부가 중첩된다.
절연 패턴은 전극홀을 통해 절연막과 접촉한다.
전극홀은 절연 패턴과 완전히 중첩된다.
전극홀은 데이터 패드전극의 모서리로부터 이격된다.
전극홀은 도트(dot) 형상으로 이루어진다.
전극홀은 적어도 일부가 비어홀과 중첩된다.
전극홀의 면적은 데이터 패드전극과 절연 패턴이 중첩되는 면적 100%에 대해 5% 내지 95%를 차지한다.
서브픽셀은, 기판 상에 위치하는 박막트랜지스터, 박막트랜지스터 상에 위치하며 박막트랜지스터의 일부를 노출하는 평탄화막, 평탄화막 상에 위치하며, 박막트랜지스터에 연결된 제1 전극, 제1 전극 상에 위치하는 발광층, 및 발광층 상에 위치하는 제2 전극을 포함한다.
절연 패턴은 평탄화막과 동일한 물질로 이루어진다.
본 발명의 실시예들에 따른 유기발광표시장치는 데이터 패드부에 위치한 데이터 패드전극에 전극홀을 형성함으로써, 데이터 패드전극 하부의 제2 층간 절연막과 절연 패턴을 접촉시킨다. 따라서, 절연 패턴과 제2 층간 절연막의 접착력을 향상시켜, 전극홀 주변의 데이터 패드전극에서 절연 패턴이 벗겨지는 것을 방지할 수 있다. 그러므로, 유기발광표시장치의 데이터 패드부에서 데이터 구동부와 데이터 패드전극과의 연결의 신뢰성을 향상시킬 수 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도.
도 4는 유기발광표시장치를 나타낸 평면도.
도 5는 유기발광표시장치의 서브 픽셀의 단면도.
도 6은 도 4에 도시된 유기발광표시장치의 데이터 패드부를 나타낸 제1 실시예의 평면도.
도 7 내지 도 9는 도 6에 도시된 데이터 패드부의 일부를 확대한 평면도.
도 10은 도 7의 I-I'에 따라 절취한 단면도.
도 11은 도 6에 도시된 데이터 패드부의 일부를 확대한 평면도.
도 12는 도 11의 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 13은 도 6에 도시된 데이터 패드부의 일부를 확대한 평면도.
도 14는 도 13의 Ⅲ-Ⅲ'에 따라 절취한 단면도.
도 15는 실험예 1의 구조에 따른 절연 패턴의 불량을 나타낸 이미지.
도 16은 실험예 2와 3의 구조에 따른 절연 패턴의 불량을 나타낸 이미지.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유연한 플라스틱 기판 상에 표시소자가 형성된 플라스틱 표시장치이다. 플라스틱 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다. 그러나, 본 발명에 따른 유기발광표시장치는 플라스틱 기판 외에 유리 기판에 형성될 수도 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 회로 구성을 나타낸 제1 예시도이고, 도 3은 서브 픽셀의 회로 구성을 나타낸 제2 예시도이며, 도 4는 유기발광표시장치를 나타낸 평면도이고, 도 5는 유기발광표시장치의 서브 픽셀의 단면도이다.
도 1을 참조하면, 유기발광표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시 패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 기판 상에 IC 형태로 부착된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(50)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
도 2를 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 보상회로(CC) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다. 또한, 스위칭 트랜지스터(SW)나 구동 트랜지스터(DR)에 연결된 커패시터는 보상회로(CC) 내부로 위치할 수 있다.
보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.
또한, 도 3에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다. 추가된 신호라인은 서브 픽셀에 포함된 보상 박막 트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 2 및 도 3에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터 및 유기발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C, 6T2C, 7T2C 등으로 다양하게 구성될 수도 있다.
또한, 도 2 및 도 3에서는 보상회로(CC)가 스위칭 트랜지스터(SW)와 구동 트랜지스터(DR) 사이에 위치하는 것으로 도시하였지만, 구동 트랜지스터(DR)와 유기발광다이오드(OLED) 사이에도 더 위치할 수도 있다. 보상회로(CC)의 위치와 구조는 도 2와 도 3에 한정되지 않는다.
도 4를 참조하면, 유기발광표시장치의 표시 패널은 기판(110), 표시영역(DP), 데이터 패드부(60), 및 데이터 신호라인(DSL)들을 포함한다.
데이터 패드부(60)는 기판(110)의 하부에 형성된다. 데이터 패드부(60)는 데이터 구동부가 부착되는 패드영역이다. 데이터 패드부(60)는 예컨대, 데이터 구동부가 실장된 데이터 회로기판 또는 타이밍 제어부가 실장된 제어 회로기판 등에 연결된다.
데이터 신호라인(DSL)들은 표시영역(DP)에 형성된 서브 픽셀(SP)들에 데이터 신호를 공급하는 라인들로, 데이터 구동부로부터 데이터 신호를 공급받아 데이터 패드부(60)에서 서브 픽셀(SP)로 전달한다. 데이터 신호라인(DSL)들은 데이터 패드부(60)에서 패드전극과 연결되고, 패드전극은 데이터 구동부와 연결된다. 보다 자세한 설명은 후술하기로 한다.
도 5를 참조하면, 본 발명의 실시예에 따른 유기발광표시장치(100)는 기판(110) 상에 제1 버퍼층(112)이 위치한다. 기판(110)은 유리, 플라스틱 또는 금속 등으로 이루어진다. 본 발명에서 기판(110)은 플라스틱으로 이루어지되 구체적으로 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 기판(110)은 유연한(flexible)한 특성을 가진다. 제1 버퍼층(112)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제1 버퍼층(112) 상에 쉴드층(114)이 위치한다. 쉴드층(114)은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하는 역할을 한다. 쉴드층(114) 상에 제2 버퍼층(116)이 위치한다. 제2 버퍼층(116)은 쉴드층(114)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(116)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 버퍼층(116) 상에 반도체층(120)이 위치한다. 반도체층(120)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(120)은 p형 또는 n형의 불순물을 포함하는 드레인 영역(123) 및 소스 영역(124)을 포함하고 이들 사이에 채널(121)을 포함한다. 또한, 반도체층(120)은 채널(121)과 인접한 드레인 영역(123) 및 소스 영역(124) 사이에 저농도 도핑 영역(122)을 포함한다.
반도체층(120) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(120)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널(121)과 대응되는 위치에 제1 게이트 전극(130)이 위치한다. 제1 게이트 전극(130)은 구동 트랜지스터(DR)의 게이트 전극으로 작용한다. 제1 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 제1 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(130)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
제1 게이트 전극(130)의 일측에 연결전극(132)이 위치한다. 연결전극(132)은 게이트 절연막(GI)과 제2 버퍼층(116)을 관통하는 제1 콘택홀(CH1)을 통해 쉴드층(114)에 연결된다.
제1 게이트 전극(130) 상에 제1 게이트 전극(130)을 절연시키는 제1 층간 절연막(ILD1)이 위치한다. 제1 층간 절연막(ILD1)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 제1 층간 절연막(ILD1) 상에 제2 게이트 전극(135)이 위치한다. 제2 게이트 전극(135)은 제1 게이트 전극(130)과 커패시터(capacitor)을 이루는 커패시터 전극으로, 구동 트랜지스터(DR)의 게이트 전극으로 작용하지 않는다. 제2 게이트 전극(135) 상에 제2 게이트 전극(135)을 절연시키는 제2 층간 절연막(ILD2)이 위치한다. 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 일부 영역에 반도체층(120)의 일부를 노출시키는 제2 및 제3 콘택홀들(CH2, CH3)이 위치한다. 제2 콘택홀(CH2)은 반도체층(120)의 드레인 영역(123)을 노출하고, 제3 콘택홀(CH3)은 반도체층(120)의 소스 영역(124)을 노출한다. 또한, 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)의 일부 영역에 연결전극(132)을 노출시키는 제4 콘택홀(CH4)이 위치한다. 또한, 제2 층간 절연막(ILD2)의 일부 영역에 제2 게이트 전극(135)을 노출시키는 제5 콘택홀(CH5)이 위치한다.
제2 층간 절연막(ILD2) 상에 드레인 전극(140)과 소스 전극(145)이 위치한다. 드레인 전극(140)은 반도체층(120)의 드레인 영역(123)을 노출하는 제2 콘택홀(CH2)을 통해 반도체층(120)에 연결되고, 소스 전극(145)은 반도체층(120)의 소스 영역(124)을 노출하는 제3 콘택홀(CH3)을 통해 반도체층(120)에 연결된다. 또한, 소스 전극(145)은 제2 층간 절연막(ILD2)과 제1 층간 절연막(ILD1)을 관통하여 연결전극(132)을 노출하는 제4 콘택홀(CH4)을 통해 연결전극(132)에 연결되고, 제5 콘택홀(CH5)을 통해 제2 게이트 전극(135)에 연결된다. 상기 소스 전극(145) 및 드레인 전극(140)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(145) 및 드레인 전극(140)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(145) 및 드레인 전극(140)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
따라서, 반도체층(120), 제1 게이트 전극(130), 드레인 전극(140) 및 소스 전극(145)을 포함하는 구동 트랜지스터(DR)가 구성된다.
구동 트랜지스터(DR)를 포함하는 기판(110) 상에 평탄화막(PLN)이 위치한다. 평탄화막(PLN)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 평탄화막(PLN)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다.
평탄화막(PLN)의 일부 영역에는 소스 전극(145)을 노출시키는 제6 콘택홀(CH6)이 위치한다. 평탄화막(PLN) 상에 제1 전극(160)이 위치한다. 제1 전극(160)은 화소 전극으로 작용하며, 제6 콘택홀(CH6)을 통해 구동 트랜지스터(DR)의 소스 전극(145)에 연결된다. 제1 전극(160)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(160)이 반사 전극인 경우, 제1 전극(160)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(160)을 포함하는 기판(110) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(160)을 노출시키는 개구부(OP)가 위치한다. 뱅크층(BNK)의 개구부(OP)에는 제1 전극(160)에 컨택하는 발광층(170)이 위치한다. 발광층(170)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(170)과 제1 전극(160) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 발광층(170) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
발광층(170) 상에 제2 전극(180)이 위치한다. 제2 전극(180)은 표시부(A/A) 전면에 위치하고, 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(180)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다.
한편, 본 발명의 유기발광표시장치는 데이터 패드부에서 절연막이 벗겨지는 등의 문제가 발생할 수 있다. 이하, 본 발명의 데이터 패드부에 대해 자세히 설명하기로 한다.
<제1 실시예>
도 6은 도 4에 도시된 유기발광표시장치의 데이터 패드부를 나타낸 제1 실시예의 평면도이고, 도 7 내지 도 9는 도 6에 도시된 데이터 패드부의 일부를 확대한 평면도이며, 도 10은 도 7의 I-I'에 따라 절취한 단면도이다.
도 6을 참조하면, 유기발광표시장치의 데이터 패드부(60)는 기판(110)의 표시영역으로부터 연장된 데이터 신호라인(DSL)에 연결된 데이터 패드전극(DPE)들이 배치된다. 데이터 패드전극(DPE)들은 기판(110) 상에 형성된 제2 층간 절연막(ILD2) 상에 복수의 행과 열로 배치되어, 표시영역으로부터 연장된 데이터 신호라인들이 서로 겹치지 않도록 공간을 확보한다. 도 6에 도시되지 않았지만, 제2 층간 절연막(ILD2)의 하부에는 표시영역으로부터 연장된 데이터 신호라인들이 각각 데이터 패드전극(DPE)에 대응하게 배치된다. 데이터 패드전극(DPE)은 제2 층간 절연막(ILD2)을 관통하는 비어홀(VIA)들을 통해 데이터 신호라인들에 연결된다.
비어홀(VIA)들이 배치된 영역 상에는 절연 패턴(OIL)이 위치한다. 절연 패턴(OIL)은 전술한 표시영역의 평탄화막과 동일한 공정으로 형성된다. 절연 패턴(OIL)이 모든 비어홀(VIA)을 덮으면, 비어홀(VIA) 상부에 위치한 데이터 패드전극(DPE)도 덮는다. 절연 패턴(OIL)이 비어홀(VIA)에 위치한 데이터 패드전극(DPE)을 덮음으로써, 후속 공정들에서 데이터 패드전극(DPE)의 일부가 비어홀(VIA)에서 소실되는 것을 방지할 수 있다.
한편, 도 7과 도 10을 참조하면, 기판(110) 상에 제1 버퍼층(112), 제2 버퍼층(116), 게이트 절연막(GI)이 위치하고, 게이트 절연막(GI) 상에 데이터 신호라인(DSL)이 위치한다. 데이터 신호라인(DSL)은 표시영역의 제1 게이트 전극과 동일한 공정으로 형성된다. 데이터 신호라인(DSL) 상에 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2)이 순차적으로 적층된다. 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2)에는 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2)을 관통하는 비어홀(VIA)이 형성된다. 제2 층간 절연막(ILD2) 상에 데이터 패드전극(DPE)이 위치한다. 데이터 패드전극(DPE)은 비어홀(VIA)을 통해 데이터 신호라인(DSL)과 연결된다.
본 발명의 데이터 패드전극(DPE)은 절연 패턴(OIL)과 중첩되는 일부 영역에 전극홀(SH)이 형성된다. 전극홀(SH)은 데이터 패드전극(DPE)을 식각하여 하부의 제2 층간 절연막(ILD2)을 노출시켜, 제2 층간 절연막(ILD2)과 절연 패턴(OIL)을 접촉시키는 역할을 한다. 절연 패턴(OIL)은 평탄화막과 동일하게 유기막으로 이루어지는데, 데이터 패드전극(DPE)과 같은 금속과의 접착력이 떨어진다. 따라서, 데이터 패드전극(DPE) 상에 절연 패턴(OIL)이 형성되면, 절연 패턴(OIL)이 쉽게 벗겨지게 된다. 특히, 데이터 패드전극(DPE)에 단차가 있는 경우, 단차가 형성된 영역에서 절연 패턴(OIL)과 데이터 패드전극(DPE)의 접착력은 더 떨어지게 된다.
본 발명에서는 데이터 패드전극(DPE)에 전극홀(SH)을 형성하여 제2 층간 절연막(ILD2)을 노출시킴으로써, 절연 패턴(OIL)과의 접착력이 우수한 제2 층간 절연막(ILD2)과 절연 패턴(OIL)을 접착시킨다. 따라서, 일부에서 절연 패턴(OIL)과 제2 층간 절연막(ILD2)을 접착시켜, 데이터 패드전극(DPE) 상부에서 데이터 패드전극(DPE)과 절연 패턴(OIL)의 접착력이 떨어지는 것을 방지한다.
데이터 패드전극(DPE)의 전극홀(SH)은 인접한 데이터 패드전극(DPE)의 모서리로부터 일정 거리(d1)만큼 이격되어 형성된다. 전극홀(SH)은 데이터 패드전극(DPE)과 절연 패턴(OIL)의 접착력을 향상시키기 위한 것이므로, 전극홀(SH)의 주변에 데이터 패드전극(DPE)과 절연 패턴(OIL)이 적어도 존재하는 것이 바람직하다. 그러나 도 8에 도시된 것처럼, 본 발명의 전극홀(SH)은 인접한 데이터 패드전극(DPE)의 일측에 치우치도록 형성될 수도 있다. 예를 들면, 전극홀(SH)이 데이터 패드전극(DPE)의 일측의 연결을 끊는 형상으로 형성될 수도 있다. 또한, 도 9에 도시된 것처럼, 본 발명의 전극홀(SH)은 하나의 홀이 아니라 복수 개로 이루어질 수도 있다. 이때, 전극홀(SH)의 형상은 도트(dot)로 이루어질 수 있다. 본 발명에서는 전극홀(SH)의 개수나 형상에 한정되지 않으며, 데이터 패드전극(DPE)을 노출시켜 제2 층간 절연막(ILD2)과 절연 패턴(OIL)이 접촉할 수만 있으면 어떠한 것도 적용 가능하다.
본 발명의 절연 패턴(OIL)은 데이터 패드전극(DPE)에 형성된 전극홀(SH)을 모두 덮어 제2 층간 절연막(ILD2)과의 접착면적을 최대화하는 것이 바람직하다. 그러나, 본 발명은 이에 한정되지 않으며 후술하는 제2 실시예처럼 전극홀(SH)의 일부만 덮을 수도 있다.
<제2 실시예>
도 11은 도 6에 도시된 데이터 패드부의 일부를 확대한 평면도이며, 도 12는 도 11의 Ⅱ-Ⅱ'에 따라 절취한 단면도이다.
도 11과 도 12를 참조하면, 본 발명의 데이터 패드전극(DPE)은 전극홀(SH)을 포함한다. 데이터 패드전극(DPE) 상에 절연 패턴(OIL)이 위치하되, 절연 패턴(OIL)은 전극홀(SH)의 일부만 덮을 수 있다. 절연 패턴(OIL)이 전극홀(SH)의 일부만 덮는 구조들로는, 절연 패턴(OIL)의 크기는 고정한 상태에서 데이터 패드전극(DPE)의 전극홀(SH)을 도면에서 위쪽으로 더 옮긴 구조와, 데이터 패드전극(DPE)의 전극홀(SH)의 위치는 고정한 상태에서 절연 패턴(OIL)의 크기를 작게 형성한 구조가 있다. 본 발명은 데이터 패드전극(DPE)의 전극홀(SH)을 통해 절연 패턴(OIL)과 제2 층간 절연막(ILD2)이 접촉할 수 있다면 어떠한 구조도 적용가능하다.
본 발명의 제2 실시예에서는 절연 패턴(OIL)이 전극홀(SH)의 적어도 일부를 덮는 구조를 개시하여, 전극홀(SH)과 절연 패턴(OIL)이 중첩될 수 있는 공정 마진을 제공할 수 있다.
한편, 본 발명의 전극홀(SH)은 비어홀(VIA)과 중첩되도록 위치할 수도 있다.
<제3 실시예>
도 13은 도 6에 도시된 데이터 패드부의 일부를 확대한 평면도이며, 도 14는 도 13의 Ⅲ-Ⅲ'에 따라 절취한 단면도이다.
도 13과 도 14를 참조하면, 본 발명의 데이터 패드전극(DPE)은 전극홀(SH)을 포함한다. 데이터 패드전극(DPE)에 형성된 전극홀(SH)은 제1 및 제2 층간 절연막(ILD1, ILD2)에 형성된 비어홀(VIA)과 중첩되게 위치한다. 데이터 패드전극(DPE) 상에 형성된 절연 패턴(OIL)은 전극홀(SH)의 적어도 일부 예를 들어 전극홀(SH) 전체를 덮을 수 있다. 본 발명의 제3 실시예의 구조는 전극홀(SH)의 크기를 최대한 크게 형성하되, 데이터 패드전극(DPE)과 데이터 신호라인(DSL)이 최소한 접촉할 수 있는 것을 개시한다. 따라서, 절연 패턴(OIL)과 제2 층간 절연막(ILD2)의 접착력을 최대로 향상시킬 수 있다.
전술한 본 발명의 전극홀(SH)의 면적은 데이터 패드전극(DPE)과 절연 패턴(OIL)이 중첩되는 면적 100%에 대해 5% 내지 95%를 차지할 수 있다. 전극홀(SH)의 크기가 데이터 패드전극(DPE)과 절연 패턴(OIL)이 중첩되는 면적 100%에 대해 5% 이상이면 절연 패턴(OIL)과 제2 층간 절연막(ILD2)과의 접촉 면적을 넓혀 이들의 접착력을 향상시킬 수 있고, 전극홀(SH)의 크기가 데이터 패드전극(DPE)과 절연 패턴(OIL)이 중첩되는 면적 100%에 대해 95% 이하이면 데이터 패드전극(DPE)과 데이터 신호라인(DSL)과의 최소한의 접촉 면적을 확보하여 이들의 접촉 저항이 커지는 것을 방지한다.
전술한 바와 같이, 본 발명의 제1 내지 제3 실시 예에 따른 유기발광표시장치는 데이터 패드부에 위치한 데이터 패드전극에 전극홀을 형성함으로써, 데이터 패드전극 하부의 제2 층간 절연막과 절연 패턴을 접촉시킨다. 따라서, 절연 패턴과 제2 층간 절연막의 접착력을 향상시켜, 전극홀 주변의 데이터 패드전극에서 절연 패턴이 벗겨지는 것을 방지할 수 있다. 그러므로, 유기발광표시장치의 데이터 패드부에서 데이터 구동부와 데이터 패드전극과의 연결의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 유기발광표시장치의 실험예들을 개시한다.
도 15는 실험예 1의 구조에 따른 절연 패턴의 불량을 나타낸 이미지이고, 도 16은 실험예 2와 3의 구조에 따른 절연 패턴의 불량을 나타낸 이미지이다.
실험예 1은 데이터 패드전극(DPE)과 비어홀(VIA)이 중첩되는 영역에 절연 패턴(OIL)을 라인 형상으로 형성하였고, 실험예 2는 데이터 패드전극(DPE)과 비어홀(VIA)이 중첩되는 영역에만 절연 패턴(OIL)을 섬 패턴으로 형성하였고, 실험예 3은 데이터 패드전극(DPE)과 비어홀(VIA)이 중첩되는 영역과 인접한 제2 층간 절연막(ILD2) 상에 절연 패턴(OIL)을 같이 형성하였다. 그리고, 후속 공정을 모두 수행하여 유기발광표시장치를 제조한 후, 데이터 패드부 영역을 광학 카메라로 측정하였다.
도 15를 참조하면, 실험예 1은 데이터 패드전극(DPE)의 전체 상면에서 절연 패턴(OIL)이 모두 벗겨진 것으로 나타났다. 도 16을 참조하면, 실험예 2는 데이터 패드전극(DPE) 상면에 형성된 절연 패턴(OIL)이 일부 벗겨진 것으로 나타났고, 실험예 3은 데이터 패드전극(DPE) 상면에 형성된 절연 패턴(OIL)은 일부 벗겨졌지만 제2 층간 절연막(ILD2) 상면에 형성된 절연 패턴(OIL)을 벗겨지지 않았다.
위 실험예들을 통해, 본 발명의 발명자들은 데이터 패드전극의 내부에 전극홀을 형성하여 제2 층간 절연막을 노출시킴으로써, 절연 패턴과 제2 층간 절연막을 접착시켜 절연 패턴이 벗겨지는 것을 방지할 수 있었다.
전술한 바와 같이, 본 발명의 제1 내지 제3 실시 예에 따른 유기발광표시장치는 데이터 패드부에 위치한 데이터 패드전극에 전극홀을 형성함으로써, 데이터 패드전극 하부의 제2 층간 절연막과 절연 패턴을 접촉시킨다. 따라서, 절연 패턴과 제2 층간 절연막의 접착력을 향상시켜, 전극홀 주변의 데이터 패드전극에서 절연 패턴이 벗겨지는 것을 방지할 수 있다. 그러므로, 유기발광표시장치의 데이터 패드부에서 데이터 구동부와 데이터 패드전극과의 연결의 신뢰성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 표시장치 110 : 기판
112 : 제1 버퍼층 116 : 제2 버퍼층
GI : 게이트 절연막 DSL : 데이터 신호라인
ILD1 : 제1 층간 절연막 ILD2 : 제2 층간 절연막
VIA : 비어홀 DPE : 데이터 패드전극
OIL : 절연 패턴

Claims (11)

  1. 기판;
    상기 기판 상에 위치하며, 복수의 서브픽셀을 포함하는 표시영역; 및
    상기 표시영역 외에 위치하는 데이터 패드부;를 포함하며,
    상기 데이터 패드부는,
    상기 표시영역으로부터 연장된 데이터 신호라인;
    상기 데이터 신호라인을 절연시키며 일부를 노출하는 비어홀을 포함하는 절연막;
    상기 절연막 상에 위치하며, 상기 비어홀을 통해 상기 데이터 신호라인과 연결된 데이터 패드전극; 및
    상기 비어홀을 덮는 절연 패턴을 포함하며,
    상기 데이터 패드전극은 적어도 하나의 전극홀을 포함하고,
    상기 전극홀은 상기 데이터 패드전극 하부에 위치한 상기 절연막을 노출하는,
    표시장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 전극홀은 상기 절연 패턴과 적어도 일부가 중첩되는 표시장치.
  4. 제3 항에 있어서,
    상기 절연 패턴은 상기 전극홀을 통해 상기 절연막과 접촉하는 표시장치.
  5. 제3 항에 있어서,
    상기 전극홀은 상기 절연 패턴과 완전히 중첩되는 표시장치.
  6. 제1 항에 있어서,
    상기 전극홀은 상기 데이터 패드전극의 모서리로부터 이격된 표시장치.
  7. 제1 항에 있어서,
    상기 전극홀은 도트(dot) 형상으로 이루어진 표시장치.
  8. 제1 항에 있어서,
    상기 전극홀은 적어도 일부가 상기 비어홀과 중첩되는 표시장치.
  9. 제1 항에 있어서,
    상기 전극홀의 면적은 상기 데이터 패드전극과 상기 절연 패턴이 중첩되는 면적 100%에 대해 5% 내지 95%를 차지하는 표시장치.
  10. 제1 항에 있어서,
    상기 서브픽셀은,
    상기 기판 상에 위치하는 박막트랜지스터;
    상기 박막트랜지스터 상에 위치하며 상기 박막트랜지스터의 일부를 노출하는 평탄화막;
    상기 평탄화막 상에 위치하며, 상기 박막트랜지스터에 연결된 제1 전극;
    상기 제1 전극 상에 위치하는 발광층; 및
    상기 발광층 상에 위치하는 제2 전극을 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 절연 패턴은 상기 평탄화막과 동일한 물질로 이루어진 표시장치.
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