KR102373418B1 - 표시장치 - Google Patents

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Abstract

본 발명은 전원부에서 배선의 잔사 불량과 쇼트 불량을 방지할 수 있는 표시장치를 제공하기 위한 것으로, 기판 상에 표시영역과 패드부, 점핑부, 전원라인들, 연결패턴 및 절연층을 포함한다. 표시영역은 기판 상에 위치하며, 패드부는 표시영역 이외의 기판에 위치한다. 점핑부는 패드부와 표시영역 사이에 위치하는 영역이다. 전원라인들은 기판 상에 위치하되 적어도 둘 이상이 위치한다. 연결패턴은 기판의 점핑부에서 적어도 둘 이상의 전원라인들을 서로 연결한다. 절연층은 전원라인들을 연결하는 연결패턴과 이격하고, 연결패턴을 둘러싸도록 위치한다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 배선의 잔사 불량과 쇼트 불량을 방지할 수 있는 표시장치에 관한 것이다.
최근, 음극선관(CRT : Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치의 예로는, 액정표시장치(LCD : Liquid Crystal Display), 전계방출표시장치(FED : Field Emission Display), 플라즈마표시장치(PDP : Plasma Display Panel) 및 유기발광표시장치(OLED : Organic Light Emitting Display) 등이 있다. 이 중에서 유기발광표시장치는(Organic Light Emitting Display)는 유기화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 유기전계발광표시장치는 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.
유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함하고 있어 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 받은 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다.
유기발광표시장치는 복수의 픽셀로 이루어져 화상을 구현하는 표시영역과 표시영역 외의 영역인 비표시영역으로 구획된다. 비표시영역에는 표시영역의 복수의 픽셀에 각종 신호를 인가하기 위한 복수의 배선들이 위치한다. 복수의 배선들은 일반적으로 저항이 낮은 금속들을 사용하고 있으나, 동일층에 위치한 복수의 배선들은 많은 면적의 베젤을 차지하고 있다.
유기발광표시장치는 비표시영역의 베젤을 줄이기 위해 전술한 애노드를 이용하여 비표시영역의 배선으로 이용하고 있다. 그러나, 애노드층을 패터닝하는 경우 하부에 잔사가 남는 문제가 발생한다. 따라서, 도 1에 도시된 바와 같이, 애노드 패턴의 잔사로 인해 상부에 적층되는 층들과 쇼트 불량이 발생하여 유기발광표시장치의 신뢰성이 저하되는 문제가 있다.
본 발명은 배선의 잔사 불량과 쇼트 불량을 방지할 수 있는 표시장치에 관한 것이다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 기판 상에 표시영역과 패드부, 점핑부, 전원라인들, 연결패턴 및 절연층을 포함한다. 표시영역은 기판 상에 위치하며, 패드부는 표시영역 이외의 기판에 위치한다. 점핑부는 패드부와 표시영역 사이에 위치하는 영역이다. 전원라인들은 기판 상에 위치하되 적어도 둘 이상이 위치한다. 연결패턴은 기판의 점핑부에서 적어도 둘 이상의 전원라인들을 서로 연결한다. 절연층은 전원라인들을 연결하는 연결패턴과 이격하고, 연결패턴을 둘러싸도록 위치한다.
또한, 적어도 둘 이상의 전원라인은 표시영역으로부터 연장된 제1 초기화 전원라인과 패드부에 연결된 제2 초기화 전원라인을 포함한다. 그리고, 제1 초기화 전원라인과 제2 초기화 전원라인 사이에 고전위 전원라인이 위치한다.
또한, 연결패턴은 제1 초기화 전원라인과 나란한 수평부와 제1 초기화 전원라인과 수직한 수직부를 포함한다. 연결패턴은 고전위 전원라인을 점핑하여, 제1 초기화 전원라인과 제2 초기화 전원라인을 연결한다.
또한, 절연층은 연결패턴의 수직부를 제외하며 수평부를 둘러싼다. 절연층은 고전위 전원라인과 일부 중첩된다. 절연층은 경사부를 포함하되 연결패턴을 둘러싸는 섬(island) 패턴으로 이루어진다.
또한, 적어도 둘 이상의 전원라인은 기판 상에 위치하고, 적어도 둘 이상의 전원라인 상에 패시베이션막이 위치하고, 패시베이션막 상에 절연층과 연결패턴이 위치하며, 절연층과 연결패턴은 서로 이격된다. 연결패턴은 패시베이션막을 관통하여 적어도 둘 이상의 전원라인에 각각 연결된다.
본 발명의 실시예에 따른 표시장치는 제1 초기화 전원라인과 제2 초기화 전원라인의 점핑부에 형성된 연결패턴에 인접하도록 절연층을 형성함으로써, 연결패턴의 잔사를 방지할 수 있는 이점이 있다.
또한, 본 발명은 제1 초기화 전원라인과 제2 초기화 전원라인의 점핑부에 형성된 연결패턴을 절연층과 이격하도록 형성함으로써, 연결패턴이 뱅크층 위로 노출되어 제2 전극과 쇼트가 발생하는 것을 방지할 수 있는 이점이 있다.
도 1은 종래 유기발광표시장치에서 발생한 쇼트를 나타낸 이미지.
도 2는 유기발광표시장치의 개략적인 블록도.
도 3은 서브 픽셀의 회로 구성을 나타낸 제1 예시도.
도 4는 서브 픽셀의 회로 구성을 나타낸 제2 예시도.
도 5는 유기발광표시장치를 나타낸 평면도.
도 6은 유기발광표시장치의 서브 픽셀의 단면도.
도 7은은 도 5에 도시된 유기발광표시장치의 일부를 나타낸 제1 실시예의 평면도.
도 8은 도 7에 도시된 배선의 일부를 간략히 나타낸 평면도.
도 9는 도 8의 I-I'의 절취선에 따른 단면도.
도 10 및 도 11은 표시장치의 점핑부에 쇼트가 발생하는 것을 모식화한 단면도.
도 12는 본 발명의 제2 실시예에 따른 표시장치의 일부를 나타낸 평면도.
도 13은 도 12에 도시된 배선의 일부를 간략히 나타낸 평면도.
도 14는 도 13의 Ⅱ-Ⅱ'의 절취선에 따른 단면도.
도 15는 도 14의 다른 실시예를 나타낸 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유연한 플라스틱 기판 상에 표시소자가 형성된 플라스틱 표시장치이다. 플라스틱 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 발광층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다. 그러나, 본 발명에 따른 유기발광표시장치는 플라스틱 기판 외에 유리 기판에 형성될 수도 있다.
또한, 본 발명에 따른 표시장치는 전술한 유기발광표시장치 외에 액정표시장치 등에도 사용 가능하다. 예를 들어, 본 발명이 액정표시장치에 적용되는 경우, 액정표시장치의 화소 전극이나 공통 전극이 본 발명의 애노드처럼 투명도전막으로 이루어지기 때문에, 액정표시장치의 전원부의 배선들에 적용 가능하다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 2는 유기발광표시장치의 개략적인 블록도이고, 도 3은 서브 픽셀의 회로 구성을 나타낸 제1 예시도이고, 도 4는 서브 픽셀의 회로 구성을 나타낸 제2 예시도이며, 도 5는 유기발광표시장치를 나타낸 평면도이고, 도 6은 유기발광표시장치의 서브 픽셀의 단면도이다.
도 2를 참조하면, 유기발광표시장치는 영상 처리부(10), 타이밍 제어부(20), 데이터 구동부(30), 게이트 구동부(40) 및 표시 패널(50)을 포함한다.
영상 처리부(10)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(10)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다. 영상 처리부(10)는 시스템 회로기판에 IC(Integrated Circuit) 형태로 형성된다.
타이밍 제어부(20)는 영상 처리부(10)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다.
타이밍 제어부(20)는 구동신호에 기초하여 게이트 구동부(40)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍 제어부(20)는 제어 회로기판에 IC 형태로 형성된다.
데이터 구동부(30)는 타이밍 제어부(20)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(20)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(30)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(30)는 데이터 회로기판에 IC 형태로 형성된다.
게이트 구동부(40)는 타이밍 제어부(20)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트 구동부(40)는 게이트라인들(GL1 ~ GLm)을 통해 게이트신호를 출력한다. 게이트 구동부(40)는 게이트 회로기판에 IC 형태로 형성되거나 표시 패널(50)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(50)은 데이터 구동부(30) 및 게이트 구동부(40)로부터 공급된 데이터신호(DATA) 및 게이트신호에 대응하여 영상을 표시한다. 표시 패널(50)은 영상을 표시하는 서브 픽셀들(SP)을 포함한다.
도 3을 참조하면, 하나의 서브 픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 게이트 신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 고전위 전원라인(VDD)과 저전위 전원라인(GND) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위한 회로이다.
보상회로(CC)는 하나 이상의 박막트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한 바, 이에 대한 구체적인 예시 및 설명은 생략한다.
또한, 도 4에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브 픽셀에는 보상 박막트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 더 포함된다.
추가된 신호라인은 서브 픽셀에 포함된 보상 박막트랜지스터를 구동하기 위한 제1-2 게이트 라인(GL1b)으로 정의될 수 있다. 그리고 추가된 전원라인은 서브 픽셀의 특정 노드를 특정 전압으로 초기화하기 위한 초기화 전원라인(INIT)으로 정의될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
한편, 도 3 및 도 4에서는 하나의 서브 픽셀에 보상회로(CC)가 포함된 것을 일례로 하였다. 하지만, 보상의 주체가 데이터 구동부(30) 등과 같이 서브 픽셀의 외부에 위치하는 경우 보상회로(CC)는 생략될 수도 있다. 즉, 하나의 서브 픽셀은 기본적으로 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst) 및 유기발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되지만, 보상회로(CC)가 추가된 경우 3T1C, 4T2C, 5T2C 등으로 다양하게 구성될 수도 있다.
도 5를 참조하면, 유기발광표시장치의 표시 패널은 기판(110), 표시영역(DP), 패드부(60), 제1 및 제2 게이트 구동부(40a, 40b), 고전위 전원라인(VDD), 저전위 전원라인(GND) 및 초기화 전원라인(INIT)을 포함한다.
패드부(60)는 기판(110)의 상부 외곽에 형성된다. 패드부(60)는 외부 회로기판과 전기적으로 연결되는 패드영역이다. 패드부(60)는 예컨대, 데이터 구동부가 실장된 데이터 회로기판 또는 타이밍 제어부가 실장된 제어 회로기판 등에 연결된다.
제1 및 제2 게이트 구동부(40a, 40b)는 표시영역(DP)에 형성된 서브 픽셀들(SP)에 게이트 신호를 출력하는 회로이다. 제1 게이트 구동부(40a)는 표시영역(DP)의 좌측에서 게이트 신호를 공급하고, 제2 게이트 구동부(40b)는 표시영역(DP)의 우측에서 게이트 신호를 공급한다.
고전위 전원라인(VDD)은 패드부(60)를 통해 외부로부터 공급된 고전위전원을 표시영역(DP)에 형성된 서브 픽셀들(SP)에 전달하는 라인이다. 저전위 전원라인(GND)은 패드부(60)를 통해 외부로부터 공급된 저전위전원(또는 그라운드전원)을 표시영역(DP)에 형성된 서브 픽셀들(SP)에 전달하는 라인이다. 초기화 전원라인(INIT)은 패드부(60)를 통해 외부로부터 공급된 초기화전원을 표시영역(DP)에 형성된 서브 픽셀들(SP)에 전달하는 라인이다.
고전위 전원라인(VDD) 및 초기화 전원라인(INIT)은 패드부(60)와 표시영역(DP) 사이에 배선된다. 저전위 전원라인(GND)은 패드부(60)와 표시영역(DP) 사이에 배선된 영역과 표시영역(DP)을 둘러싸는 영역을 갖는다. 고전위 전원라인(VDD), 저전위 전원라인(GND) 및 초기화 전원라인(INIT)은 한 쌍이 배선될 수 있고, 이들은 도 5와 같이 패드부(60)의 좌측과 우측으로 이격 분리되도록 배치될 수 있다.
도 6을 참조하면, 본 발명에 따른 유기발광표시장치(100)는 기판(110)을 포함한다. 기판(110)은 유리, 플라스틱 또는 금속 등으로 이루어진다. 본 발명에서 기판(110)은 플라스틱으로 이루어지되 구체적으로 폴리이미드(Polyimide) 기판일 수 있다. 따라서, 본 발명의 기판(110)은 유연한(flexible)한 특성을 가진다. 기판(110) 상에 제1 버퍼층(112)이 위치한다. 제1 버퍼층(112)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제1 버퍼층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제1 버퍼층(112) 상에 쉴드층(114)이 위치한다. 쉴드층(114)은 폴리이미드 기판을 사용함으로써 발생할 수 있는 패널구동 전류가 감소되는 것을 방지하는 역할을 한다. 쉴드층(114)은 도전성의 물질로 실리콘(Si) 등의 반도체나 금속으로 이루어질 수 있다. 쉴드층(114) 상에 제2 버퍼층(116)이 위치한다. 제2 버퍼층(116)은 쉴드층(114)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 제2 버퍼층(116)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 버퍼층(116) 상에 반도체층(120)이 위치한다. 반도체층(120)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(120)은 p형 또는 n형의 불순물을 포함하는 소스 영역 및 드레인 영역을 포함할 수 있으며, 소스 영역 및 드레인 영역 이외의 채널 영역을 포함할 수 있다.
반도체층(120) 상에 게이트 절연막(125)이 위치한다. 게이트 절연막(125)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(125) 상에 상기 반도체층(120)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널 영역과 대응되는 위치에 게이트 전극(130)이 위치한다. 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(130)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(130)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(130) 상에 층간 절연막(135)이 위치한다. 층간 절연막(135)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 상기 층간 절연막(135) 및 게이트 절연막(125)의 일부 영역을 식각하여 반도체층(120)의 일부를 노출시키는 콘택홀들(137, 138)을 형성한다. 이때, 콘택홀들(137, 138)에 의해 노출되는 반도체층(120)의 일부는 소스 영역 및 드레인 영역일 수 있다.
층간 절연막(135) 및 게이트 절연막(125)을 관통하는 콘택홀들(137, 138)을 통하여 반도체층(120)과 전기적으로 연결되는 소스 전극(140) 및 드레인 전극(145)이 위치한다. 상기 소스 전극(140) 및 드레인 전극(145)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(140) 및 드레인 전극(145)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(140) 및 드레인 전극(145)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(120), 게이트 전극(130), 소스 전극(140) 및 드레인 전극(145)을 포함하는 박막트랜지스터(TFT)가 구성된다.
박막트랜지스터(TFT)를 포함하는 기판(110) 상에 패시베이션막(136)이 위치한다. 패시베이션막(136)은 하부의 박막트랜지스터(TFT)를 보호하는 보호막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(136) 상에 평탄화막(150)이 위치한다. 평탄화막(150)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 평탄화막(150)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다. 평탄화막(150)은 박막트랜지스터(TFT)의 드레인 전극(145)을 노출시키는 비어홀(155)을 포함한다.
평탄화막(150) 상에 제1 전극(160)이 위치한다. 제1 전극(160)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 제1 전극(160)이 반사 전극인 경우, 제1 전극(160)은 반사층을 더 포함한다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다. 따라서, 제1 전극(160)은 비어홀(155)을 매우며, 박막트랜지스터(TFT)의 드레인 전극(145)과 연결될 수 있다.
제1 전극(160)을 포함하는 기판(110) 상에 뱅크층(165)이 위치한다. 뱅크층(165)은 제1 전극(160)의 일부를 노출하여 화소를 정의하는 화소정의막일 수 있다. 뱅크층(165)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(165)은 제1 전극(160)을 노출하는 노출부(167)가 형성된다. 뱅크층(165)의 노출부(167)에 의해 노출된 제1 전극(160) 상에 유기 발광층(170)이 위치한다. 유기 발광층(170)은 전자와 정공이 결합하여 발광하는 층으로, 유기 발광층(170)과 제1 전극(160) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기 발광층(170) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
유기 발광층(170)이 형성된 기판(110) 상에 제2 전극(180)이 위치한다. 제2 전극(180)은 표시부(A/A) 전면에 위치하고, 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(180)이 투과 전극인 경우 광이 투과될 수 있을 정도로 얇은 두께로 이루어지고, 반사 전극인 경우 광이 반사될 수 있을 정도로 두꺼운 두께로 이루어진다.
한편, 유기발광표시장치는 표시 패널 제작시 발생할 수 있는 구동 불량이나 회로의 쇼트 불량이 발생하는 문제가 있다.
<제1 실시예>
도 7은 도 4에 도시된 유기발광표시장치의 일부를 나타낸 제1 실시예의 평면도이고, 도 8은 도 7에 도시된 배선의 일부를 간략히 나타낸 평면도이며, 도 9는 도 8의 I-I'의 절취선에 따른 단면도이다.
도 7과 도 8을 참조하면, 기판(110) 상에 표시영역(DP)으로부터 연장된 제1 초기화 전원라인(INIT1)이 배치되고, 패드부(60)에 연결된 제2 초기화 전원라인(INIT2)이 배치된다. 제1 초기화 전원라인(INIT1)과 제2 초기화 전원라인(INIT2) 사이에 고전위 전원라인(VDD)이 배치되어 패드부(60)에 연결되고, 일측에 저전위 전원라인(GND)이 배치되어 패드부(60)에 연결된다.
제1 초기화 전원라인(INIT1)과 제2 초기화 전원라인(INIT2)은 상부에 위치한 연결패턴(ALP)을 통해 연결된다. 제1 초기화 전원라인(INIT1)은 제1 콘택홀(CH1)을 통해 연결패턴(ALP)과 연결되고, 제2 초기화 전원라인(INIT2)은 제2 콘택홀(CH2)을 통해 연결패턴(ALP)에 연결된다. 연결패턴(ALP)은 서브 픽셀의 애노드인 제1 전극과 동일한 투명도전막으로 이루어진다. 연결패턴(ALP)은 제1 초기화 전원라인(INIT1)과 나란한 수평부(HP)와 제1 초기화 전원라인(INIT1)과 수직한 수직부(VP)를 포함한다. 연결패턴(ALP)의 수평부(HP)는 제1 초기화 전원라인(INIT1)과 중첩되어 제1 초기화 전원라인(INIT1)에 연결되는 부분이고, 수직부(VP)는 고전위 전원라인(VDD)을 점핑하여 제2 초기화 전원라인(INIT2)에 연결되는 부분이다.
한편, 연결패턴(ALP)은 절연층(INL)에 의해 둘러싸인다. 즉, 절연층(INL)이 연결패턴(ALP)을 둘러싸면서 위치한다. 보다 자세하게, 절연층(INL)은 연결패턴(ALP)의 수평부(HP)를 둘러싸되, 수직부(VP)는 둘러싸지 않는다. 왜냐하면, 절연층(INL)은 도 6의 서브 픽셀(SP)의 평탄화막과 동일한 재료로 이루어지는데 연결패턴(ALP)의 수직부(VP)가 패드부에 인접한 영역이므로 절연층(INL)이 설계 상 형성되지 않는다. 그러나, 본 발명은 이에 한정되지 않으며 절연층(INL)이 연결패턴(ALP)의 수직부(VP)도 둘러싸도록 형성할 수 있다.
도 9를 참조하여 점핑부(JP)의 단면 구조를 살펴보면, 패시베이션막(136) 상에 절연층(INL)이 위치한다. 절연층(INL)은 경사부(SLP)를 가지도록 형성된다. 절연층(INL)과 패시베이션막(136) 상에 연결패턴(ALP)이 위치한다. 연결패턴(ALP)은 절연층(INL)의 상면에서 경사부(SLP)를 따라 패시베이션막(136) 상에 형성된다. 여기서, 연결패턴(ALP)은 애노드인 제1 전극과 동일한 투명도전막 예를 들어 ITO로 이루어지는데, 연결패턴(ALP)을 패터닝하고 나면 ITO가 식각된 자리에 ITO가 일부 남게되는 잔사 불량이 발생한다. 따라서, 본 발명에서는 연결패턴(ALP)의 가장자리에 절연층(INL)을 형성하되 경사부(SLP)를 가진 절연층(INL)을 형성한다.
연결패턴(ALP)의 가장자리 즉 식각되어 제거되는 부분이 절연층(INL) 상에 위치하면, 연결패턴(ALP)의 패터닝되는 부분이 높게 위치하게 된다. 따라서, 연결패턴(ALP)의 패터닝 공정시 상부로부터 노광되는 양도 많아지고 식각액이 더 많이 도포되기 때문에 연결패턴(ALP)의 잔사를 방지할 수 있다. 본 발명에서 절연층(INL)의 면적이 클수록 또는 절연층(INL)의 경사부(SLP)의 경사각이 클수록 연결패턴(ALP)의 잔사가 발생하지 않을 수 있으나, 인접한 다른 구성들로 인해 무작정 크게 형성할 수 없다. 따라서, 절연층(INL)의 면적과 경사각은 적절히 조절 가능하다. 그리고, 연결패턴(ALP)이 형성된 기판 상에 뱅크층(165)이 위치하고, 뱅크층(165) 상에 캐소드인 제2 전극(180)이 위치한다.
상기와 같이, 본 발명의 제1 실시예에 따른 표시장치는 점핑부에서 제1 초기화 전원라인과 제2 초기화 전원라인을 연결하는 연결패턴을 형성하되 연결패턴의 가장자리 하부에 절연층을 형성함으로써, 연결패턴의 잔사를 방지할 수 있는 이점이 있다.
한편, 도 10 및 도 11은 표시장치의 점핑부에 쇼트가 발생하는 것을 모식화한 단면도이다.
도 10 및 도 11을 참조하면, 연결패턴(ALP) 상에 형성된 뱅크층(165)은 유기물을 두껍게 코팅한 후 노광 및 베이킹을 거쳐 형성된다. 절연층(INL)의 높이로 인해 절연층(INL)에 대응되는 뱅크층(165)은 UV에 더 노광된다. 이에 따라, 후속 베이킹 공정에서 절연층(INL)의 부피가 줄어들게 되어 연결패턴(ALP)이 노출될 우려가 있다. 연결패턴(ALP)이 노출되면 뱅크층(165) 상에 형성된 제2 전극(180)과 연결패턴(ALP)이 접촉하여 쇼트가 발생할 수도 있다.
이하, 본 발명의 제2 실시예에서는 점핑부의 쇼트를 방지하기 위한 표시장치를 설명한다.
<제2 실시예>
도 12는 본 발명의 제2 실시예에 따른 표시장치의 일부를 나타낸 평면도이고, 도 13은 도 12에 도시된 배선의 일부를 간략히 나타낸 평면도이며, 도 14는 도 13의 Ⅱ-Ⅱ'의 절취선에 따른 단면도이며, 도 15는 도 14의 다른 실시예를 나타낸 단면도이다. 하기에서는 전술한 제1 실시예와 동일한 구성에 대해 동일한 도면 부호를 붙여 그 설명을 간략히 한다.
도 12 및 도 13을 참조하면, 기판(110) 상에 표시영역(DP)으로부터 연장된 제1 초기화 전원라인(INIT1)이 배치되고, 패드부(60)에 연결된 제2 초기화 전원라인(INIT2)이 배치된다. 제1 초기화 전원라인(INIT1)과 제2 초기화 전원라인(INIT2) 사이에 고전위 전원라인(VDD)이 배치되어 패드부(60)에 연결되고, 일측에 저전위 전원라인(GND)이 배치되어 패드부(60)에 연결된다. 제1 초기화 전원라인(INIT1)과 제2 초기화 전원라인(INIT2)은 상부에 위치한 연결패턴(ALP)을 통해 연결된다.
한편, 연결패턴(ALP)은 절연층(INL)에 의해 둘러싸인다. 즉, 절연층(INL)은 연결패턴(ALP)을 둘러싸도록 형성된다. 본 발명의 제2 실시예에서 절연층(INL)은 연결패턴(ALP)을 둘러싸면서 연결패턴(ALP)과 이격되게 배치된다. 전술한 제1 실시예에서는 절연층(INL) 상면부터 연결패턴(ALP)이 위치하였으나, 절연층(INL) 상면에 위치한 연결패턴(ALP)이 뱅크층에 의해 노출될 우려가 있다. 따라서, 본 발명의 제2 실시예에서는 절연층(INL)에 이격되도록 연결패턴(ALP)을 형성하여 연결패턴(ALP)이 노출될 수 없도록 형성하였다.
전술한 제1 실시예와 동일하게, 절연층(INL)은 연결패턴(ALP)의 수평부(HP)를 둘러싸되, 수직부(VP)는 둘러싸지 않는다. 왜냐하면, 절연층(INL)은 도 6의 서브 픽셀(SP)의 평탄화막과 동일한 재료로 이루어지는데 연결패턴(ALP)의 수직부(VP)가 패드부에 인접한 영역이므로 절연층(INL)이 설계 상 형성되지 않는다. 그러나, 본 발명은 이에 한정되지 않으며 절연층(INL)이 연결패턴(ALP)의 수직부(VP)도 둘러싸도록 형성할 수 있다. 따라서, 절연층(INL)은 연결패턴(ALP)을 둘러싸는 섬(island) 패턴으로 형성되어, 연결패턴(ALP)의 수직부(VJ)를 제외한 수평부(HP)를 둘러싸는 형태로 형성된다.
도 14를 참조하여 점핑부(JP)의 단면 구조를 살펴보면, 제1 초기화 전원라인(INIT1) 상에 패시베이션막(136)이 위치하고, 패시베이션막(136) 상에 절연층(INL)과 연결패턴(ALP)이 위치한다. 연결패턴(ALP)은 패시베이션막(136)을 관통하여 제1 초기화 전원라인(INIT1)에 연결된다. 절연층(INL)은 연결패턴(ALP)이 패터닝된 후 잔막이 존재하지 않도록 경사부(SLP)를 가지도록 형성된다. 패시베이션막(136) 상에 연결패턴(ALP)이 위치한다. 연결패턴(ALP)은 절연층(INL)으로부터 이격되도록 형성된다. 여기서, 연결패턴(ALP)은 애노드인 제1 전극과 동일한 투명도전막 예를 들어 ITO로 이루어지는데, 연결패턴(ALP)을 패터닝하고 나면 ITO가 식각된 자리에 ITO가 일부 남게되는 잔사 불량이 발생한다. 따라서, 본 발명에서는 절연층(INL)을 형성하되 연결패턴(ALP)의 가장자리에 식각되어 제거되는 부분이 절연층(INL)의 경사부 상에 위치하도록 형성한다. 연결패턴(ALP)의 식각되어 제거되는 부분이 절연층(INL) 상에 위치하면, 연결패턴(ALP)의 패터닝되는 부분이 높게 위치하게 된다. 따라서, 연결패턴(ALP)의 패터닝 공정시 상부로부터 노광되는 양도 많아지고 식각액이 더 많이 도포되기 때문에 연결패턴(ALP)의 잔사를 방지할 수 있다.
이러한 패터닝 공정을 통해, 연결패턴(ALP)은 절연층(INL)과 일정 간격 이격되어 형성된다. 연결패턴(ALP)이 절연층(INL)으로부터 이격되면, 연결패턴(ALP)이 위치한 영역에 형성되는 뱅크층(165)의 두께를 균일하게 가져갈 수 있다. 따라서, 연결패턴(ALP)이 뱅크층(165) 외부로 노출되는 것을 방지할 수 있다. 연결패턴(ALP)의 이격된 간격은 특별히 한정되지 않으며 뱅크층으로 인해 연결패턴(ALP)이 노출되지 않을 정도이면 어떠한 간격으로 이격되어도 무방하다. 따라서, 본 발명의 제2 실시예에 따른 절연층(INL)은 도 15에 도시된 바와 같이, 절연층(INL) 상에 일부가 위치하여도 무방하다. 연결패턴(ALP)이 형성된 기판 상에 뱅크층(165)이 위치하고, 뱅크층(165) 상에 캐소드인 제2 전극(180)이 위치한다.
상기와 같이, 본 발명의 제2 실시예에 따른 표시장치는 점핑부에서 제1 초기화 전원라인과 제2 초기화 전원라인을 연결하는 연결패턴을 형성하되 연결패턴에 인접하도록 절연층을 형성함으로써, 연결패턴의 잔사를 방지할 수 있는 이점이 있다.
또한, 본 발명은 제1 초기화 전원라인과 제2 초기화 전원라인의 점핑부에 형성된 연결패턴을 절연층과 이격하도록 형성함으로써, 연결패턴이 뱅크층 위로 노출되어 제2 전극과 쇼트가 발생하는 것을 방지할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 표시장치 110 : 기판
135 : 패시베이션막 ALP : 연결패턴
INL : 절연층 BNK : 뱅크층
180 : 제2 전극

Claims (10)

  1. 기판;
    상기 기판 상에 위치하는 표시영역 및 상기 표시영역 이외에 위치하는 패드부;
    상기 패드부와 상기 표시영역 사이에 위치하는 점핑부;
    상기 기판 상에 위치하며, 적어도 둘 이상의 전원라인들;
    상기 점핑부에서 상기 적어도 둘 이상의 전원라인들을 서로 연결하는 연결패턴; 및
    상기 연결패턴과 이격하여 상기 연결패턴을 둘러싸는 절연층을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 적어도 둘 이상의 전원라인은 상기 표시영역으로부터 연장된 제1 초기화 전원라인과 상기 패드부에 연결된 제2 초기화 전원라인을 포함하는 표시장치.
  3. 제2 항에 있어서,
    상기 연결패턴은 상기 제1 초기화 전원라인과 나란한 수평부와 상기 제1 초기화 전원라인과 수직한 수직부를 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 절연층은 상기 연결패턴의 상기 수직부를 제외하며 상기 수평부를 둘러싸는 표시장치.
  5. 제2 항에 있어서,
    상기 제1 초기화 전원라인과 상기 제2 초기화 전원라인 사이에 고전위 전원라인이 위치하는 표시장치.
  6. 제5 항에 있어서,
    상기 연결패턴은 상기 고전위 전원라인을 점핑하여 상기 제1 초기화 전원라인과 상기 제2 초기화 전원라인을 연결하는 표시장치.
  7. 제5 항에 있어서,
    상기 절연층은 상기 고전위 전원라인과 일부 중첩되는 표시장치.
  8. 제1 항에 있어서,
    상기 절연층은 경사부를 포함하되 상기 연결패턴을 둘러싸는 섬(island) 패턴으로 이루어진 표시장치.
  9. 제1 항에 있어서,
    상기 적어도 둘 이상의 전원라인은 상기 기판 상에 위치하고,
    상기 적어도 둘 이상의 전원라인 상에 패시베이션막이 위치하고,
    상기 패시베이션막 상에 상기 절연층과 상기 연결패턴이 위치하며,
    상기 절연층과 상기 연결패턴은 서로 이격된 표시장치.
  10. 제9 항에 있어서,
    상기 연결패턴은 상기 패시베이션막을 관통하여 상기 적어도 둘 이상의 전원라인에 각각 연결되는 표시장치.
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