KR20200039272A

KR20200039272A - 표시장치

Info

Publication number: KR20200039272A
Application number: KR1020180118980A
Authority: KR
Inventors: 김준수; 김상호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-10-05
Filing date: 2018-10-05
Publication date: 2020-04-16

Abstract

본 발명에 의한 표시장치는 기판, 버퍼층, 및 도전 패턴을 포함한다. 기판은 픽셀들이 배열된 표시영역 및 표시영역 외측의 비표시 영역을 갖는다. 버퍼층은 기판 상에 배치된다. 도전 패턴은 비표시 영역에서 버퍼층 상에 배치되며, 표시영역을 둘러싸도록 배치된다. 도전 패턴은 금속 물질을 포함한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기발광 표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

그 중 유기발광 표시장치는 자발광소자이기 때문에 백라이트가 필요한 액정표시장치에 비하여 소비전력이 낮고, 더 얇게 제작될 수 있다. 또한, 유기 발광 다이오드 표시장치는 시야각이 넓고 응답속도가 빠른 장점이 있다. 유기 발광 다이오드 표시장치는 대화면 양산 기술 수준까지 공정 기술이 발전되어 액정표시장치와 경쟁하면서 시장을 확대하고 있다.

유기발광 표시장치의 픽셀들은 자발광 소자인 유기발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기발광 다이오드 표시장치는 발광재료의 종류, 발광방식, 발광구조, 구동방식 등에 따라 다양하게 구분될 수 있다. 유기발광 다이오드 표시장치는 발광방식에 따라 형광발광, 인광발광으로 나뉠 수 있고, 발광구조에 따라 전면발광(Top Emission) 구조와 배면발광 (Bottom Emission) 구조로 나뉘어질 수 있다. 또한, 유기발광 다이오드 표시장치는 구동방식에 따라 PMOLED(Passive Matrix OLED)와 AMOLED(Active Matrix OLED)로 나뉘어질 수 있다.

표시장치는 시계열적으로 진행되는 일련의 공정 단계들을 거쳐 완성된다. 표시장치는 전술한 공정을 거쳐 형성된 다수의 레이어들로 구성될 수 있는데, 적층된 레이어들은 구성 물질 간 열 특성(예를 들어, 열 변형율)이 상이하기 때문에, 이들이 공정 계속 중 온도가 변화하는 환경에 지속적으로 노출되는 경우, 계면의 점착력(adhesion)이 약화되어 계면 분리에 의한 막들뜸 현상이 발생할 수 있다. 막들뜸 현상이 발샘함에 따라 분리된 레이어들 사이는 소자 열화를 야기하는 투습 경로가 될 수 있는 바, 문제된다.

본 발명의 목적은 막들뜸 현상을 개선한 표시장치를 제공하는 데 있다.

본 발명의 일 실시예에 따른 표시장치는 기판, 버퍼층, 및 도전 패턴을 포함한다. 기판은 픽셀들이 배열된 표시영역 및 표시영역 외측의 비표시 영역을 갖는다. 버퍼층은 기판 상에 배치된다. 도전 패턴은 비표시 영역에서 버퍼층 상에 배치되며, 표시영역을 둘러싸도록 배치된다. 도전 패턴은 금속 물질을 포함한다.

도전 패턴은 폐 루프(Closed loop) 형상을 가질 수 있다.

본 발명에 의한 표시장치는 패드들, 및 링크 라인들을 더 포함할 수 있다. 패드들은 비표시 영역에 배치될 수 있다. 링크 라인들은 패드들과 픽셀들을 연결하여 신호를 전달할 수 있다. 도전 패턴은 기판의 에지부와 패드들 사이에 위치할 수 있다.

본 발명에 의한 표시장치는 게이트 구동회로를 더 포함할 수 있다. 게이트 구동회로는 비표시 영역에 배치되며, 표시 영역의 픽셀들에 게이트 펄스를 인가할 수 있다. 도전 패턴은 기판의 에지부와 게이트 구동회로 사이에 위치할 수 있다.

본 발명에 의한 표시장치는, 버퍼층 상에 배치되며 기판의 에지부까지 연장되는 무기층들을 더 포함할 수 있다. 무기층들은 순차적으로 적층된 게이트 절연막, 층간 절연막, 패시베이션막을 포함할 수 있다. 도전 패턴은 버퍼층과 게이트 절연막 사이, 게이트 절연막과 층간 절연막 사이, 및 층간 절연막과 패시베이션막 사이 중 적어도 어느 하나에 배치될 수 있다.

도전 패턴은 제1 도전 패턴 및 제2 도전 패턴을 포함할 수 있다. 제1 도전 패턴과 제2 도전 패턴은 서로 다른 층에 배치될 수 있다.

제1 도전 패턴과 제2 도전 패턴은, 수평 방향으로 소정 간격 이격되거나, 수직 방향으로 중첩되도록 배치될 수 있다.

본 발명에 의한 표시장치는, 비표시 영역에서 버퍼층 상에 배치되며, 금속 물질을 포함하는 보조 도전 패턴을 더 포함할 수 있다. 보조 도전 패턴은 개 루프(Open loop) 형상을 가질 수 있다.

본 발명에 의한 표시장치는, 버퍼층 상에 배치되며 기판의 에지부까지 연장되는 무기층들, 및 비표시 영역에 형성되며 무기층들 중 적어도 하나를 관통하는 오픈홀을 더 포함할 수 있다. 도전 패턴은 기판의 에지부와 오픈홀 사이에 배치될 수 있다.

본 발명에 의한 표시장치는, 픽셀들을 덮는 인캡슐레이션막, 및 비표시 영역에 배치되며 인캡슐레이션막을 내측에 수용하는 댐을 더 포함할 수 있다. 도전 패턴은 기판의 에지부와 댐 사이에 배치될 수 있다.

본 발명에 의한 표시장치는, 버퍼층 상에 배치되며, 기판의 에지부까지 연장되는 무기층들, 및 기판의 에지부에서 버퍼층 및 무기층들을 관통하는 트리밍 홀을 더 포함할 수 있다.

본 발명에 의한 표시장치는, 무기층들의 상부면 및 측면을 덮도록 형성되어, 상기 도전 패턴을 커버하는 커버층을 더 포함할 수 있다. 커버층은 유기 물질을 포함할 수 있다.

본 발명의 다른 실시예에 따른 표시장치는, 기판, 패드들, 링크 라인들, 및 도전 패턴을 포함한다. 기판은 픽셀들이 배열된 표시영역 및 표시영역 외측의 비표시 영역을 갖는다. 패드들은 비표시 영역에 배치된다. 링크 라인들은 패드들과 픽셀들을 연결하여 신호를 전달한다. 도전 패턴은 기판의 에지부와 패드들 사이에 위치한다. 도전 패턴은 금속 물질을 포함한다.

도전 패턴은 표시 영역을 둘러싸도록 폐 루프(Closed loop)를 이룰 수 있다.

폐 루프의 평면 형상은 기판의 평면 형상과 동일할 수 있다.

도전 패턴은 링크 라인들과 교차하지 않을 수 있다.

본 발명에 의한 표시장치는 기판과 도전 패턴 사이에 개재되는 버퍼층을 더 포함할 수 있다.

본 발명에 의한 표시장치는 비표시 영역에서 버퍼층 상에 배치되며, 금속 물질을 포함하는 적어도 하나의 보조 도전 패턴을 더 포함할 수 있다. 보조 도전 패턴은 개 루프 형상을 가질 수 있다.

픽셀은, 버퍼층 상에 배치된 트랜지스터, 및 트랜지스터에 연결된 발광 소자를 포함할 수 있다. 트랜지스터는, 버퍼층 상에 배치된 반도체층, 게이트 절연막을 사이에 두고 반도체층 상에 배치되는 게이트 전극, 및 층간 절연막을 사이에 두고 게이트 전극 상에 배치되며, 층간 절연막 및 게이트 절연막을 관통하는 콘택홀들을 통해 반도체층의 일측 및 타측에 연결된 소스 전극 및 드레인 전극을 포함할 수 있다.

본 발명은 기판의 에지부에 도전 패턴을 구비함으로써, 온도 변화 환경에서 기판과 버퍼층 간 열 특성 편차를 보상할 수 있다. 이에 따라, 본 발명은 막들뜸 현상을 개선한 표시장치를 제공할 수 있는 이점을 갖는다.

도 1은 복수 개의 표시 패널이 형성된 원장 기판을 나타내는 도면이다.
도 2는 본 발명에 따른 표시 패널을 개략적으로 도시한 평면도이다.
도 3은 도 2의 AR 영역을 확대 도시한 평면도이다.
도 4는 도 3을 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 5 내지 도 8은 본 발명에 의한 도전 패턴의 형상 및 위치 예를 개략적으로 나타낸 도면들이다.
도 9는 본 발명의 바람직한 실시예에 따른 표시패널을 개략적으로 도시한 평면도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명에 따른 표시장치는 기판 상에 표시소자(또는, 발광 소자)가 형성된 표시장치이다. 표시장치는, 유기발광 표시장치, 액정표시장치, 전기영동표시장치 등으로 구현될 수 있으나, 이하에서는, 설명의 편의를 위해 유기발광 다이오드를 포함하는 유기발광 표시장치인 경우를 예로 들어 설명한다.

도 1은 복수 개의 표시 패널이 형성된 원장 기판을 나타내는 도면이다. 도 2는 본 발명에 따른 표시 패널을 개략적으로 도시한 평면도이다. 도 3은 도 2의 AR 영역을 확대 도시한 평면도이다. 도 4는 도 3을 Ⅰ-Ⅰ'로 절취한 단면도이다.

도 1 및 도 2를 참조하면, 원장 기판(혹은 모기판, mother substrate, MS)은 공정의 편의상 복수 개의 표시 패널(PNL)을 동시에 제조하기 위한 기판이다. 복수 개의 표시 패널(PNL)들은 원장 기판(MS) 상에 동시에 형성될 수 있고, 트리밍(trimming) 공정을 통해 개별적으로 분리될 수 있다. 개별적으로 분리된 표시 패널(PNL)들 각각은 유기발광 표시장치로서 기능할 수 있다. 트리밍 공정은, 레이저를 이용한 컷팅 공정일 수 있고, 커터(cutter)와 같은 기구물을 이용하여 기판에 직접접인 물리적 힘을 가하는 스크라이빙 공정일 수 있다.

트리밍 공정은 인접하는 표시 패널(PNL) 사이에 미리 설정된 트리밍 라인을 따라 진행될 수 있다. 분할된 표시 패널들 각각은, 별도의 연결 부재와 연결되어 신호를 인가 받을 수 있다. 후술하겠으나, 연결 부재는 COF(Chip On Film)일 수 있으나, 이에 한정되는 것은 아니다.

도 2를 참조하면, 본 발명에 따른 표시장치는 표시패널(10), 데이터 구동부, 게이트 구동부, 전원 공급부(PS) 및 타이밍 콘트롤러(TC) 등을 포함할 수 있다.

표시패널(10)은 표시영역(DA) 및 비표시 영역(NDA)을 갖는 기판을 포함한다. 표시영역(DA)은 입력 영상이 구현되는 영역이다. 비표시 영역(NDA)은 표시영역(DA) 외측의 입력 영상이 구현되지 않는 영역이다.

표시영역(DA)은 복수의 픽셀들(P)이 배열된 픽셀 어레이가 배치되는 영역이다. 비표시 영역(NDA)은 게이트 구동회로의 쉬프트 레지스터(SRa, SRb) 및 각종 링크 라인들(GL1~GLn, DL1~DLm)과 전원 공급라인들(VDL1, VDL2, VSL1, VSL2), 전원 공급전극들(VDLa, VDLb, VSLa, VSLb) 등이 배치되는 영역이다.

표시영역(DA)에 배치된 픽셀 어레이는 서로 교차하도록 배치되는 다수의 데이터 라인들(D1~Dm) 및 다수의 게이트 라인들(G1~Gn)을 포함한다. 픽셀(P)들은 데이터 라인들(D1~Dm)과 다수의 게이트 라인들(G1~Gn)의 교차 구조에 의해 정의될 수 있으나, 이에 한정되는 것은 아니다.

각각의 픽셀(P)은 유기발광 다이오드(LED), 유기발광 다이오드(LED)에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, 이하 구동 TFT라 함)(DT), 구동 TFT(DT)의 게이트-소스간 전압을 세팅하기 위한 프로그래밍부(SC)를 포함한다. 픽셀 어레이의 픽셀(P)들은 전원 공급부(PS)로부터 제1 전원 공급라인들(VDL1, VDL2), 제1 전원 공급전극들(VDLa, VDLb) 및 제1 전원라인들(VD1~VDm)을 통해 고전위 전압인 제1 전원(Vdd)을 공급받고, 전원 공급부(PS)로부터 제2 전원 공급라인들(VSL1~VSL2) 및 제2 전원 공급전극들(VSLa, VSLb)을 통해 저전위 전압인 제2 전원(Vss)을 공급받는다.

제1 전원라인들(VD1~VDm)은 연결 부재(30)가 부착된 측의 비표시 영역(NDA)에 배치된 하측 제1 전원 공급전극(VDLa)과, 그 반대쪽 비표시 영역(NDA)에 배치된 상측 제1 전원 공급전극(VDLb)을 통해, 양측에서 제1 전원(Vdd)을 공급받을 수 있다. 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)은 제1 전원 공급라인들(VDL1, VDL2)에 의해 양단부가 서로 연결될 수 있다. 따라서, 표시영역(DA)에 배치된 픽셀들의 위치에 따른 RC증가로 인한 표시품질의 저하를 최소화할 수 있는 효과를 얻을 수 있다. 다만, 이에 한정되는 것은 아니다.

프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있다. 스위치 TFT는 게이트 라인(GL)으로부터의 스캔 신호에 응답하여 턴 온 됨으로써, 데이터 라인(D1)으로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가한다. 구동 TFT(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 유기발광 다이오드(LED)로 공급되는 전류량을 제어하여 유기발광 다이오드(LED)의 발광량을 조절한다. 유기발광 다이오드(LED)의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례한다.

픽셀을 구성하는 TFT들은 p 타입으로 구현되거나 또는, n 타입으로 구현될 수 있다. 또한, 픽셀을 구성하는 TFT들의 반도체층은, 비정질 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다. 유기발광 다이오드(LED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 개재된 발광 구조물을 포함한다. 애노드 전극은 구동 TFT(DT)에 접속된다. 발광 구조물은 발광층(Emission layer, EML)을 포함하고, 발광층을 사이에 두고 그 일측에는 정공 주입층(Hole injection layer, HIL) 및 정공 수송층(Hole transport layer, HTL)이, 그 타측에는 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron injection layer, EIL)이 각각 배치될 수 있다.

데이터 구동부는 데이터 IC(SD)가 실장되며, 일측은 소스 인쇄회로기판(20)의 일단부에 접속되고, 타측은 기판의 비표시 영역(NDA)에 부착되는 연결 부재(30)를 포함한다. 연결 부재(30)는 COF(Chip On Film), COP(Chip On Panel)일 수 있으나, 이에 한정되는 것은 아니다.

데이터 IC(SD)는 타이밍 콘트롤러(TC)로부터 입력되는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 IC(SD)로부터 출력된 데이터 전압은 데이터 라인들(D1~Dm)에 공급된다.

GIP 타입의 게이트 구동부는 소스 인쇄회로기판(20) 상에 실장된 레벨 쉬프터(LSa, LSb)와, 기판의 비표시 영역(NDA)에 형성되어, 레벨 쉬프터(LSa, LSb)로부터의 공급되는 신호들을 수신하는 쉬프트 레지스터(SRa, SRb)를 포함한다.

레벨 쉬프터(LSa, LSb)는 타이밍 콘트롤러(TC)로부터 스타트 펄스(ST), 게이트 쉬프트 클럭들(GLCK), 및 플리커 신호(FLK) 등의 신호를 입력 받고, 또한 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등의 구동 전압을 공급받는다. 스타트 펄스(ST), 게이트 쉬프트 클럭들(GCLK) 및 플리커 신호(FLK)는 대략 0V와 3.3V 사이에서 스윙하는 신호들이다. 게이트 쉬프트 클럭들(GLCK1~n)은 소정의 위상차를 갖는 n 상 클럭신호들이다. 게이트 하이 전압(VGH)은 표시패널(10)의 픽셀 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압 이상의 전압으로서 대략 28V 정도의 전압이고, 게이트 로우 전압(VGL)은 표시패널(10)의 픽셀 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압이다.

레벨 쉬프터(LSa, LSb)의 출력 신호들은 데이터 IC(SD)가 배치된 연결 부재(30)에 형성된 라인들과, 기판에 형성된 LOG(Line On Glass) 라인들을 통해 쉬프트 레지스터(SRa, SRb)에 공급될 수 있다. 쉬프트 레지스터(SRa, SRb)는 GIP 공정에 의해 기판의 비표시 영역(NDA) 상에 직접 형성될 수 있다.

쉬프트 레지스터(SRa, SRb)는 레벨 쉬프터(LSa, LSb)로부터 입력되는 스타트 펄스(VST)를 게이트 쉬프트 클럭신호들(CLK1~CLKn)에 따라 쉬프트함으로써 게이트 하이 전압과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트펄스를 순차적으로 쉬프트시킨다. 쉬프트 레지스터(SRa, SRb)로부터 출력되는 게이트 펄스는 게이트 라인들(G1a~Gn, G1b~Gn)에 순차적으로 공급된다.

타이밍 콘트롤러(TC)는 호스트 시스템(도시 생략)으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력 받아 데이터 IC(SD), 및 게이트 구동부의 레벨 쉬프터(LSa, LSb)와 쉬프트 레지스터(SRa, SRb)의 동작 타이밍을 동기시킨다. 데이터 IC(SD)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 등을 포함할 수 있다. 게이트 구동부의 레벨 쉬프터(LSa, LSb)와 쉬프트 레지스터(SRa, SRb)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함할 수 있다.

도 2에서는 쉬프트 레지스터(SRa, SRb)가 표시영역(DA) 외측의 양측에 배치되어 표시영역(DA)의 양단부에서 게이트 라인들(G1a~Gn, G1b~Gn)에 게이트 펄스를 공급하는 구성을 도시하고 있으나, 이에 한정되는 것은 아니며, 쉬프트 레지스터가 표시영역(DA)의 일측에만 배치되어 표시영역(DA)의 일측에서 게이트 라인들(G1a~Gn, G1b~Gn)에 게이트 펄스를 공급할 수도 있다. 쉬프트 레지스터(SRa, SRb)가 표시영역(DA) 외측의 양측에 배치되는 경우, 픽셀 어레이의 동일 수평라인에 배치된 게이트 라인에는 동일 위상, 동일 진폭의 게이트 펄스가 공급된다.

이상 설명에서는, 게이트 구동부가 GIP 타입인 경우를 예로 들어 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어 게이트 구동부는 COF 타입으로 구비되어 표시패널(10)의 비표시 영역(NDA) 상에 접합될 수도 있다.

도 3 및 도 4를 참조하면, 본 발명에 의한 표시 패널은 표시 영역(DA) 및 비 표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은, 패드부(PA), 크랙 방지부(CA), 뜯김 방지부(FA)를 포함한다.

기판(SUB) 상에는 단층 또는 다층 구조의 버퍼층(BUF)이 배치될 수 있다. 기판(SUB)은 소정의 연성을 갖는 물질로 형성될 수 있다. 버퍼층(BUF)은 기판(SUB)이 폴리이미드와 같은 물질로 형성될 경우, 후속 공정에서 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 발광소자가 손상되는 것을 방지하기 위해 무기물질 및 유기물질 중의 어느 하나로 구성된 단일층으로 형성될 수 있다. 이와 달리 버퍼층(BUF)은 서로 다른 무기물질로 형성된 다중층으로 형성될 수 있다. 또한, 버퍼층(BUF)은 유기물질층과 무기물질층으로 형성된 다중층으로도 형성될 수 있다. 무기물질층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 중의 어느 하나를 포함할 수 있다. 유기물질은 포토 아크릴(Photoacryl)을 포함할 수 있다.

표시 영역(DA)에서, 버퍼층(BUF) 상에는 트랜지스터(TFT) 및 트랜지스터(TFT)와 전기적으로 연결된 유기발광 다이오드(LED)가 배치된다. 트랜지스터는 탑 게이트(top gate), 바텀 게이트(bottom gate), 듀얼 게이트(dual gate) 구조 등 다양한 형태로 구현될 수 있다.

버퍼층(BUF) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 채널 영역(CA)을 사이에 두고 이격 배치되는 소스 영역(SA)과 드레인 영역(DA)을 포함할 수 있다. 소스 영역(SA)과 드레인 영역(DA)은 도체화된 영역일 수 있다. 반도체층(A)은 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 이와 달리, 반도체층(A)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있다. 또한, 반도체층(A)은 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있다.

반도체층(A)이 배치된 버퍼층(BUF) 상에는 반도체층(A)을 커버하도록 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.

게이트 절연막(GI)상에는 반도체층(A)의 채널층(CA)과 적어도 일부 영역이 중첩되도록 박막 트랜지스터(TFT)의 게이트 전극(GE)과, 게이트 전극(GE)에 연결되는 게이트 라인(도시 생략)이 배치될 수 있다. 게이트 전극(GE) 및 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.

게이트 전극(GE) 및 게이트 라인이 배치된 게이트 절연막(GI) 상에는 이들을 커버하도록 층간 절연막(INT)이 배치될 수 있다. 층간 절연막(INT)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 층간 절연막(INT)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 형성될 수 있다.

층간 절연막(INT) 상에는 박막 트랜지스터(TFT)의 소스 전극(SE)과 드레인 전극(DE)과 데이터 라인(도시생략)이 배치될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 게이트 절연막(GI), 층간 절연막(INT)을 관통하는 콘택홀들을 통해 노출된 반도체층의 소스 영역(SA)과, 드레인 영역(DA)에 각각 접속될 수 있다. 소스 전극(SE), 드레인 전극(DE), 및 데이터 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.

소스 전극(SE), 드레인 전극(DE), 및 데이터 라인을 커버하는 제1 패시베이션막(PAS1)이 배치될 수 있다. 제1 패시베이션막(PAS)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제1 패시베이션막(PAS1)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.

제1 패시베이션막(PAS1) 상에는 평탄화막(PNL)이 배치될 수 있다. 평탄화막(PNL)은 하부 구조의 단차를 완화시키면서 하부 구조를 보호하기 위한 것으로, 유기물질층으로 형성될 수 있다. 예를 들면, 평탄화막(PNL)은 포토 아크릴층으로 형성될 수 있다.

평탄화막(PNL) 상에는 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 평탄화막(PNL)과 제1 패시베이션막(PAS1)을 관통하는 콘택홀을 통해 노출된 드레인 전극(DE)에 접속된다. 애노드 전극(ANO)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide)와 같은 투명 도전성 물질로 형성될 수 있다.

평탄화막(PNL) 상에는 애노드 전극(AN)을 노출시키는 개구부를 갖는 뱅크층(BN)이 형성될 수 있다. 뱅크층(BN)의 개구부는 발광영역을 정의하는 영역일 수 있다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 등의 유기물로 이루어진다. 뱅크층(BN) 상에는 스페이서(SPC)가 형성될 수 있다. 스페이서(SPC)는 후속하는 유기 발광층(LES)의 제조를 위한 마스크(mask)가 스페이서(SPC) 하부의 적층물에 접촉하는 것을 방지하는 역할을 한다. 스페이서(SPC)는 뱅크층(BN)의 제조 시 하프톤 마스크(half-tone mask)를 이용하여 뱅크층(BN)과 동시에 제조된다. 따라서, 스페이서(SPC)는 뱅크층(BN)의 재료와 동일하게 이루어질 수 있으며, 뱅크층(BN)과 일체(one body)로 이루어진다.

뱅크층(BN)의 발광영역을 통해 노출된 애노드 전극(ANO) 상에는 유기 발광층(LES)과 캐소드 전극(CAT)이 순차적으로 배치되어 유기발광 다이오드(LED)를 구성한다. 유기 발광층(LES)은 정공 관련층, 발광층, 전자 관련층을 포함할 수 있다. 캐소드 전극(CAT)은 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 본 발명에서는 애노드 전극(ANO)상에 유기 발광층(LES)이 배치되고, 유기 발광층(LES)상에 캐소드 전극(CAT)이 배치되는 것으로 설명이 되었으나, 캐소드 전극(CAT)상에 유기 발광층(LES)이 배치되고, 유기 발광층(LES)상에 애노드 전극(ANO)이 배치될 수 있다.

캐소드 전극(CAT) 상에 제2 패시베이션막(PAS2)이 배치될 수 있다. 제2 패시베이션막(PAS2)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제2 패시베이션막(PAS2)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제2 패시베이션막(PAS2)은 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다.

제2 패시베이션막(PAS2) 상에는 캐소드 전극(CAT)과 뱅크층(BN)을 커버하도록 인캡슐레이션막(ENC)이 배치될 수 있다. 인캡슐레이션막(ENC)은 외부로부터의 수분이나 산소가 인캡슐레이션막(ENC) 내부에 위치한 유기 발광층(LES)로 침투되는 것을 방지하기 위한 것으로 유기물층 또는 무기물층의 단일층으로 형성하거나, 무기물층과 유기물층이 번갈아 배치되는 다층 구조로 형성될 수 있다. 본 발명에서는 유기물층의 단일층으로 형성되는 인캡슐레이션막(ENC)을 개시한다. 인캡슐레이션막(ENC)은 표시영역(DA)의 픽셀들을 덮도록 배치될 수 있다. 후술하겠으나, 인캡슐레이션막(ENC)은 댐(DAM)까지 연속적으로 배치될 수 있다.

인캡슐레이션막(ENC) 상에는 인캡슐레이션막(ENC)으로 수분이나 산소가 침투되는 것을 방지하기 위해, 제3 패시베이션막(PAS3)이 배치된다. 제3 패시베이션막(PAS3)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제3 패시베이션막(PAS3)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제3 패시베이션막(PAS3)은 전술한 제2 패시베이션막(PAS2) 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다. 제3 패시베이션막(PAS2)은 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다.

기판(SUB)의 에지부에는 트리밍 라인(Trimming Line)이 정의된다. 트리밍 라인은 트리밍 공정을 통해 기판(SUB)이 절단되는 영역을 의미한다. 트리밍 라인이 설정되는 영역에는, 기판(SUB)의 에지부를 향해 연장된 무기층들을 관통하는 트리밍 홀(TH)이 형성된다. 기판(SUB)의 에지부를 향해 연장되어 배치된 무기층들이 트리밍 라인에 잔류하는 경우, 트리밍 공정이 용이하지 않을 수 있다. 본 발명의 바람직한 실시예는 트리밍 홀(TH)을 형성함으로써, 트리밍 라인이 설정된 영역의 무기층들을 미리 제거할 수 있기 때문에, 트리밍 공정을 통한 기판(SUB)의 절단을 용이하게 수행할 수 있는 이점을 갖는다.

비표시 영역(NDA)에는 댐(DAM)이 더 배치될 수 있다. 댐(DAM)은 인캡슐레이션막(ENC)의 제조 시 인캡슐레이션막(ENC)의 재료를 내측에 수용하여, 외측으로 넘치지 않도록 한다. 댐(DAM)은 표시영역(DA)을 완전히 둘러싸도록 배치될 수 있으며, 평면 상에서 바라볼 때, 폐 루프(closed loop) 형상으로 이루어질 수 있다. 도면에서는, 댐(DAM)이 하나의 폐 루프 형태로 마련된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니며, 필요에 따라서 복수 개의 폐 루프들로 이루어질 수도 있다.

댐(DAM)은 평탄화막(PLN), 뱅크(BN), 스페이서(SPC) 중 적어도 하나 이상이 적층된 형태로 구성될 수 있으나 이에 한정되는 것은 아니다. 댐(DAM)의 높이는 인캡슐레이션막(ENC)의 재료 특성을 고려하여 적절히 선택될 수 있다.

패드부(PA)에는, 연결 부재(30, 도 1)와 접합되는 패드들(PD)들이 배치된다. 연결 부재(30)는 범프(bump)(또는, 단자(terminal))들을 포함한다. 연결 부재(30)의 범프는 이방성 도전필름(Anisotropic conductive Film)을 통해 패드부(PA)의 패드들(PD)에 각각 접합될 수 있다.

연결 부재(30)를 통해 공급받은 구동 신호들은, 패드들(PD)에 각각 연결된 링크 라인들을 통해, 표시 영역(DA)의 신호 라인들에 공급된다. 신호 라인은 표시 영역(DA) 내에 배치된 데이터 라인(도 2의 D1~Dm), 전원 라인(도 2의 VD1~VDm)을 포함할 수 있다. 링크 라인은 데이터 라인(도 2의 D1~Dm)에 전기적으로 연결된 데이터 링크 라인(DL), 전원 라인(도 2의 VD1~VDm) 및/또는 전원 공급라인들(VDL1, VDL2)에 연결된 전원 링크 라인(VL)을 포함할 수 있다.

크랙 방지부(CA)에는 크랙 방지 패턴(CP)이 배치된다. 크랙 방지 패턴(CP)은 기판(SUB)의 에지부까지 연장된 무기층들의 적어도 일부를 관통하는 오픈홀(OH)들을 포함한다. 크랙 방지 패턴(CP)은 오픈홀(OH)들이 형성됨에 따라 그 사이에 잔류하는 무기층들의 일부 패턴일 수 있다. 오픈홀(OH)은 크랙이 픽셀 내부에 배치된 소자를 향하여 전파되는 것을 차단하는 기능을 한다. 오픈홀(OH)은, 기판(SUB)의 대부분을 차지하도록 넓게 형성되어 기판(SUB)의 에지부까지 연장 배치된 버퍼층(BUF), 게이트 절연막(GI), 층간 절연막(INT), 제1 패시베이션막(PAS1) 중 적어도 하나 이상을 관통하도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 바람직하게, 버퍼층(BUF)은 기판(SUB)을 통한 투습 방지를 위해, 기판(SUB) 전면에 넓게 형성될 수 있고, 오픈홀(OH)은 버퍼층(BUF) 상에 배치된 무기층들을 관통하여 버퍼층(BUF)을 노출하도록 형성될 수 있다.

좀 더 구체적으로, 전술한 바와 같이, 표시패널(10)을 분리하기 위한 트리밍 공정이 진행되는 경우, 기판(SUB)의 에지부에까지 연장 배치된 무기층들에는 트리밍 공정시 제공된 외력에 의해 크랙(crack)이 발생할 수 있고, 발생한 크랙은 외부 충격 등에 의해 표시패널(10) 내부로 전파될 수 있다. 전파된 크랙은 투습 경로가 되어 내부 소자들을 열화시킬 수 있으며, 이는 흑점 및 흑선 얼룩으로서 사용자에게 시인되어 표시 장치의 표시 품질을 현저히 저하시키는 바 문제될 수 있다.

본 발명은 무기층들을 관통하는 오픈홀(OH)을 형성함으로써, 무기층을 따라 크랙이 전파되는 것을 차단할 수 있다. 즉, 오픈홀(OH)은 기판(SUB)의 에지부로부터 내측을 향하여 연장되는 무기층들을 물리적으로 분리시킴으로써, 크랙 전파 경로를 차단하는 기능을 한다. 본 발명은 크랙 전파를 차단할 수 있고, 이에 따라 크랙을 따라 유입될 수 있는 수분 및 산소를 차단할 수 있는 이점을 갖는다.

뜯김 방지부(FA)는 도전 패턴(COP)을 포함한다. 뜯김 방지부(FA)는 패드부(PA)와 기판(SUB)의 에지부 사이에 정의될 수 있다. 도전 패턴(COP)은 기판(SUB)의 에지부에 인접하게 배치되어, 표시 영역(DA)을 완전히 둘러싸도록 배치될 수 있다. 도전 패턴(COP)은 기판(SUB)의 최외곽에 배치되기 때문에, 비표시 영역(NDA)에 배치되는 패드들(PD), 크랙 방지 패턴(CP), 댐(DAM) 등은 도전 패턴(COP)의 내측에 형성된다. 도전 패턴(COP)은 금속 물질로 형성되어, 기판(SUB)의 에지부에서 유기층과 무기층 간 열 특성 편차를 보상하여, 막들뜸 현상을 개선한다.

좀 더 구체적으로, 공정 계속 중 온도/압력이 변화하는 환경에 지속적으로 노출되는 경우, 기판(SUB)과 버퍼층(BUF) 사이에 들뜸 현상이 발생할 수 있다. 즉, 기판(SUB)은 PI(polyimide)와 같은 유기물질을 포함할 수 있고, 버퍼층(BUF)은 SiNx 또는 SiOx와 같은 무기물질을 포함할 수 있다. 기판(SUB)과 버퍼층(BUF)의 구성 물질간 열 특성(예를 들어, 열 변형율)이 상이하기 때문에, 온도 변화 환경에 노출되는 경우, 계면의 점착력(adhesion)이 약화되어 계면 분리에 의한 막들뜸 현상이 발생할 수 있다. 나아가, 온도/압력 변화에 따른 공정 스트레스(stress)는 상대적으로 얇은 두께로 형성된 무기층들에 집중될 수 있고, 이에 따라 공정 스트레스(stress)에 상대적으로 민감한 버퍼층(BUF)의 팽창/수축 정도는 심화되어 유기층과의 열 변형율 편차를 더욱 가중시킬 수 있다. 이와 같이, 열 특성 편차에 의해 막들뜸 현상이 발생하는 경우, 분리된 기판(SUB)과 버퍼층(BUF) 사이 공간은 소자 열화를 야기하는 투습 경로가 될 수 있어 문제된다.

본 발명은 기판(SUB)과 버퍼층(BUF) 사이의 막들뜸 현상을 개선하기 위해, 금속 물질을 포함하는 도전 패턴(COP)을 형성한다. 예를 들어, 도전 패턴(COP)은 Mo(Molybdenum)으로 이루어질 수 있는데, 이는 버퍼층(BUF)을 구성하는 주요 물질인 SiO2 보다 열 변형에 강하다. 따라서, 온도 변화 공정에 노출되는 경우, 도전 패턴(COP)을 구성하는 금속은 버퍼층(BUF)의 열 변형을 저감시킬 수 있기 때문에, 기판(SUB)과 버퍼층(BUF)의 열적 특성의 편차를 줄일 수 있다. 또한, 도전 패턴(COP)은 온도/압력 변화 환경에서, 버퍼층(BUF)에 집중될 수 있는 열 및 스트레스를 분산시킬 수 있기 때문에, 막들뜸 현상을 개선할 수 있다.

도 5 내지 도 8은 본 발명에 의한 도전 패턴의 형상 및 위치 예를 개략적으로 나타낸 도면들이다.

도전 패턴(COP)은 표시 영역(DA)을 완전히 둘러싸도록 기판(SUB)의 에지부에 배치될 수 있다. 도 5를 참조하면, 도전 패턴(COP)은, 평면상에서 바라볼 때, 폐 루프(closed loop) 형상으로 이루어질 수 있다. 도전 패턴(COP)은 하나의 폐 루프 형태로 마련될 수 있고, 필요에 따라서 복수 개의 폐 루프들로 이루어질 수도 있다.

폐 루프의 평면 형상은, 기판(SUB)의 평면 형상과 실질적으로 동일할 수 있다. 도전 패턴(COP)은 기판(SUB)과 인접하게 배치되어 기판(SUB)의 외곽의 형상을 따라 형성됨이 바람직하기 때문에, 기판(SUB)의 외곽 형상과 실질적으로 동일할 수 있다.

도 6을 참조하면, 도전 패턴(COP)은 버퍼층(BUF) 상에서, 기판(SUB)의 가장자리에 인접하여 배치된다. 즉, 도전 패턴(COP)은 기판(SUB)의 에지부와 패드부(PA) 사이에 배치될 수 있고, 게이트 구동부가 GIP 타입으로 구현되는 경우 기판(SUB)의 에지부와 GIP회로의 쉬프트 레지스터(SRa, SRb)사이에 배치될 수 있다. 도전 패턴(COP)은 이와 같이 기판(SUB)의 최 외곽에 배치되기 때문에, 폐 루프를 구성하더라도, 패드부(PA)에서 표시 영역(DA)으로 연장되는 링크 라인들 및 GIP 회로로부터 표시 영역(DA)으로 연장되는 링크 라인들과의 신호 간섭이 발생하지 않는다.

도 7을 참조하면, 본 발명에 의한 표시패널(10)은 금속 물질을 포함하는 적어도 하나의 보조 도전 패턴(ACOP)을 더 포함할 수 있다. 보조 도전 패턴(ACOP)은 평면 상에서 바라볼 때, 개 루프(open loop) 형상으로 이루어져, 뜯김 방지부(FA)의 기 설정된 위치에 선택적으로 배치될 수 있다. 기 설정된 위치는 막 들뜸 현상이 빈번히 발생하는 영역으로 설정될 수 있다. 예를 들어, 본 발명에 의한 표시장치는 벤더블(Bendable) 표시장치, 폴더블(Folderable) 표시장치, 롤러블(Rollable) 표시장치, 스트레처블(stretchable) 표시장치와 같은 플렉서블 표시장치로 구현될 수 있는데, 이 경우 표시장치의 형태 변형 시 제공되는 외력에 의해 특정 영역에서 막 들뜸 현상이 가중될 수 있다. 본 발명의 바람직한 실시예는, 외력이 집중될 수 있는 특정 영역에 보조 도전 패턴(ACOP)을 더 형성함으로써, 막 들뜸 현상을 최소화할 수 있다. 이에 따라, 본 발명의 바람직한 실시예에 따른 표시장치는, 막 들뜸 불량 없이, 플렉서블 표시장치와 같은 다기능 표시장치에 용이하게 적용될 수 있다.

보조 도전 패턴(ACOP)은, 도전 패턴(COP)과 같이 기판(SUB)의 에지부에서, 버퍼층(BUF, 도 4)과 게이트 절연막(GI, 도 4) 사이, 게이트 절연막(GI, 도 4)과 층간 절연막(INT, 도 4) 사이, 및 층간 절연막(INT, 도 4)과 제1 패시베이션막(PAS1, 도 4) 사이 중 적어도 어느 하나에 배치될 수 있다. 또한, 도시하지는 않았으나, 보조 도전 패턴(ACOP)는, 도전 패턴(COP)과 같이 기판(SUB)의 에지부와 패드부(PA) 사이에 배치될 수 있고, 게이트 구동부가 GIP 타입으로 구현되는 경우 기판(SUB)의 에지부와 GIP회로의 쉬프트 레지스터(SRa, SRb)사이에 배치될 수 있다.

도전 패턴(COP)은 단일층 및 복수의 층으로 구성될 수 있다. 도전 패턴(COP)은 버퍼층(BUF) 상에 배치되되, 버퍼층(BUF)과 인접한 층에 배치되는 것이 바람직할 수 있다.

일 예로, 도 8의 (a)를 참조하면, 도전 패턴(COP)은 버퍼층(BUF) 위에 곧바로 배치될 수 있다. 이 경우, 도전 패턴(COP)이 버퍼층(BUF) 상에 직접 접촉하기 때문에, 기판(SUB)과 버퍼층(BUF)의 구성 물질간 열 특성을 효과적으로 보상할 수 있는 이점을 갖는다.

다른 예로, 도 8의 (b)를 참조하면, 도전 패턴(COP)은 게이트 절연막(GI) 상에서, 표시 영역(DA)의 트랜지스터(TFT)를 구성하는 게이트 전극(GE)과 동일 층에 동일 물질로 형성될 수 있다. 이 경우, 도전 패턴(COP)을 형성하기 위한, 별도의 공정을 수행할 필요가 없기 때문에, 공정을 단순화하여 공정 불량을 저감할 수 있는 이점을 갖는다. 다만, 필요에 따라서, 도전 패턴(COP)과 게이트 전극(GE)은 동일층에 배치되되, 서로 다른 물질로 구성될 수도 있다.

또 다른 예로, 도 8의 (c)를 참조하면, 도전 패턴(COP)은 층간 절연막(INT) 상에서, 표시 영역(DA)의 트랜지스터(TFT)를 구성하는 소스/드레인 전극(SE, DE)과 동일 층에 동일 물질로 형성될 수 있다. 이 경우, 도전 패턴(COP)을 형성하기 위한, 별도의 공정을 수행할 필요가 없기 때문에, 공정을 단순화하여 공정 불량을 저감할 수 있는 이점을 갖는다. 다만, 필요에 따라서, 도전 패턴(COP)과 소스/드레인 전극(SE, DE)은 동일층에 배치되되, 서로 다른 물질로 구성될 수도 있다.

또 다른 예로, 도 8의 (d)를 참조하면, 도전 패턴(COP)은 전술한 바와 같이 복수의 폐 루프들로 이루어질 수 있다. 예를 들어, 제1 폐 루프(COP1)는 제2의 폐 루프(COP2)와 적어도 하나의 절연층을 사이에 두고 서로 다른 층에 배치될 수 있다. 제1 폐 루프(COP1)와 제2 폐 루프(COP2)는 기 설정된 영역에 배치될 수 있다. 예를 들어, 기 설정된 간격을 갖고 수평 방향으로 이격되어 배치될 수 있고, 수직 방향으로 중첩되어 배치될 수도 있다. 이 경우, 설계 자유도가 개선됨에 따라, 스마트폰과 태블릿 PC와 같은 모바일 기기 뿐만 아니라 TV(Television), 자동차 디스플레이, 웨어러블 기기 등 다양한 전자 기기에 용이하게 적용될 수 있는 이점이 있다.

도 9는 본 발명의 바람직한 실시예에 따른 표시패널을 개략적으로 도시한 평면도이다.

도 9를 참조하면, 본 발명의 바람직한 실시예에 따른 표시패널(10)은 커버층(CV)을 더 포함한다. 커버층(CV)은 기판(SUB)의 에지부에 연장된 무기층들의 상부 표면 및 가장자리의 측벽을 덮도록 배치되어, 도전 패턴(COP)을 커버하도록 형성될 수 있다. 커버층(CV)은 무기 물질 대비 변형률이 크며, 내충격성이 강한 유기 물질로 이루어질 수 있다. 커버층(CV)은 평탄화막(PLN), 뱅크(BN), 스페이서(SPC) 중 적어도 하나 이상이 적층된 형태로 구성될 수 있으나 이에 한정되는 것은 아니다.

커버층(CV)은 트리밍 공정 시 제공되는 외력을 완충하여, 무기층들에 크랙이 발생하는 것을 방지할 수 있다. 또한, 커버층(CV)은 온도/압력 변화 환경에서, 기판(SUB)의 에지부에서 특정 레이어에 집중될 수 있는 공정 스트레스를 분산시킬 수 있다. 이에 따라, 본 발명의 바람직한 실시예는 커버층(CV)을 더 포함함으로써, 막들뜸 현상을 더욱 효과적으로 개선할 수 있는 이점을 갖는다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.

10 : 표시패널 SUB : 기판
DA : 표시영역 NDA : 비표시 영역
COP : 도전 패턴 ACOP : 보조 도전 패턴

Claims

픽셀들이 배열된 표시영역 및 상기 표시영역 외측의 비표시 영역을 갖는 기판;
상기 기판 상에 배치되는 버퍼층; 및
상기 비표시 영역에서 상기 버퍼층 상에 배치되며, 상기 표시영역을 둘러싸도록 배치되는 적어도 하나의 도전 패턴을 포함하고,
상기 도전 패턴은,
금속 물질을 포함하는, 표시장치.
제 1 항에 있어서,
상기 도전 패턴은,
폐 루프(Closed loop) 형상을 갖는, 표시장치.
제 1 항에 있어서,
상기 비표시 영역에 배치되는 패드들; 및
상기 패드들과 상기 픽셀들을 연결하여 신호를 전달하는 링크 라인들을 더 포함하고,
상기 도전 패턴은,
상기 기판의 에지부와 상기 패드들 사이에 위치하는, 표시장치.
제 1 항에 있어서,
상기 비표시 영역에 배치되며, 상기 표시 영역의 픽셀들에 게이트 펄스를 인가하는 게이트 구동회로를 더 포함하고,
상기 도전 패턴은,
상기 기판의 에지부와 상기 게이트 구동회로 사이에 위치하는, 표시장치.
제 1 항에 있어서,
상기 버퍼층 상에 배치되며 상기 기판의 에지부까지 연장되는 무기층들을 포함하고,
상기 무기층들은,
순차적으로 적층된 게이트 절연막, 층간 절연막, 패시베이션막을 포함하며,
상기 도전 패턴은,
상기 버퍼층과 상기 게이트 절연막 사이, 상기 게이트 절연막과 상기 층간 절연막 사이, 및 상기 층간 절연막과 상기 패시베이션막 사이 중 적어도 어느 하나에 배치되는, 표시장치.
제 1 항에 있어서,
상기 도전 패턴은,
제1 도전 패턴 및 제2 도전 패턴을 포함하고,
상기 제1 도전 패턴과 제2 도전 패턴은 서로 다른 층에 배치되는, 표시장치.
제 6 항에 있어서,
상기 제1 도전 패턴과 상기 제2 도전 패턴은,
수평 방향으로 소정 간격 이격되거나, 수직 방향으로 중첩되는, 표시장치.
제 1 항에 있어서,
상기 비표시 영역에서 상기 버퍼층 상에 배치되며, 금속 물질을 포함하는 적어도 하나의 보조 도전 패턴을 더 포함하고,
상기 보조 도전 패턴은,
개 루프(Open loop) 형상을 갖는, 표시장치.
제 1 항에 있어서,
상기 버퍼층 상에 배치되며 상기 기판의 에지부까지 연장되는 무기층들; 및
상기 비표시 영역에 형성되며, 상기 무기층들 중 적어도 하나를 관통하는 오픈홀을 더 포함하고,
상기 도전 패턴은,
상기 기판의 에지부와 상기 오픈홀 사이에 배치되는, 표시장치.
제 1 항에 있어서,
상기 픽셀들을 덮는 인캡슐레이션막; 및
상기 비표시 영역에 배치되며, 상기 인캡슐레이션막을 내측에 수용하는 댐을 더 포함하고,
상기 도전 패턴은,
상기 기판의 에지부와 상기 댐 사이에 배치되는, 표시장치.
제 1 항에 있어서,
상기 버퍼층 상에 배치되며 상기 기판의 에지부까지 연장되는 무기층들; 및
상기 기판의 에지부에서, 상기 버퍼층 및 상기 무기층들을 관통하는 트리밍 홀을 더 포함하는, 표시장치.
제 11 항에 있어서,
상기 무기층들의 상부면 및 측면을 덮도록 형성되어, 상기 도전 패턴을 커버하는 커버층을 더 포함하고,
상기 커버층은,
유기 물질을 포함하는, 표시장치.
픽셀들이 배열된 표시영역 및 상기 표시영역 외측의 비표시 영역을 갖는 기판;
상기 비표시 영역에 배치되는 패드들;
상기 패드들과 상기 픽셀들을 연결하여 신호를 전달하는 링크 라인들; 및
상기 기판의 에지부와 상기 패드들 사이에 위치하는 도전 패턴을 포함하고,
상기 도전 패턴은,
금속 물질을 포함하는, 표시장치.
제 13 항에 있어서,
상기 도전 패턴은,
상기 표시 영역을 둘러싸도록 폐 루프(Closed loop)를 이루는, 표시장치.
제 14 항에 있어서,
상기 폐 루프의 평면 형상은,
상기 기판의 평면 형상과 동일한, 표시장치.
제 13 항에 있어서,
상기 도전 패턴은 상기 링크 라인과 교차되지 않는, 표시장치.
제 13 항에 있어서,
상기 기판과 상기 도전 패턴 사이에 개재되는 버퍼층을 더 포함하는, 표시장치.
제 17 항에 있어서,
상기 비표시 영역에서 상기 버퍼층 상에 배치되며, 금속 물질을 포함하는 적어도 하나의 보조 도전 패턴을 더 포함하고,
상기 보조 도전 패턴은,
개 루프(Open loop) 형상을 갖는, 표시장치.
제 17 항에 있어서,
상기 버퍼층 상에 배치되며 상기 기판의 에지부까지 연장되는 무기층들; 및
상기 비표시 영역에 형성되며, 상기 무기층들 중 적어도 하나를 관통하는 오픈홀을 더 포함하고,
상기 도전 패턴은,
상기 기판의 에지부와 상기 오픈홀 사이에 배치되는, 표시장치.
제 17 항에 있어서,
상기 픽셀들을 덮는 인캡슐레이션막; 및
상기 비표시 영역에 배치되며, 상기 인캡슐레이션막을 내측에 수용하는 댐을 더 포함하고,
상기 도전 패턴은,
상기 기판의 에지부와 상기 댐 사이에 배치되는, 표시장치.
제 17 항에 있어서,
상기 버퍼층 상에 배치되며 상기 기판의 에지부까지 연장되는 무기층들; 및
상기 기판의 에지부에서, 상기 버퍼층 및 상기 무기층들을 관통하는 트리밍 홀을 더 포함하는, 표시장치.
제 17 항에 있어서,
상기 픽셀은,
상기 버퍼층 상에 배치된 트랜지스터, 및 상기 트랜지스터에 연결된 발광 소자를 포함하고,
상기 트랜지스터는,
버퍼층 상에 배치된 반도체층;
게이트 절연막을 사이에 두고, 상기 반도체층 상에 배치되는 게이트 전극; 및
층간 절연막을 사이에 두고, 상기 게이트 전극 상에 배치되며, 상기 층간 절연막 및 상기 게이트 절연막을 관통하는 콘택홀들을 통해 상기 반도체층의 일측 및 타측에 연결된 소스 전극 및 드레인 전극을 포함하는, 표시장치.