KR20200039264A - 표시장치 - Google Patents

Abstract

본 발명의 특징에 따른 표시장치는 표시영역에 배치되는 화소들과, 상기 표시영역 외측 비표시 영역에 배치되는 적어도 하나의 댐을 포함하는 표시패널, 상기 표시패널 상의 표시영역에 배치되며, 서로 교차하고 전기적으로 절연되도록 배치되는 복수의 제1 터치전극들 및 복수의 제 2 터치전극들, 상기 표시패널 상의 비표시 영역에 배치되며, 상기 복수의 제1 터치전극들에 각각 연결되는 복수의 제1 터치 라우팅 배선들과, 상기 복수의 제2 터치전극들에 각각 연결되는 복수의 제2 터치 라우팅 배선들을 포함하며, 상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 교차하여 중첩되고, 상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 중첩된 중첩 영역과 상기 복수의 제1 및 제2 터치 라우팅 배선들과 중첩되지 않는 비중첩 영역을 포함하며, 상기 중첩 영역에서의 상기 댐의 높이는 상기 비중첩 영역에서의 상기 댐의 높이보다 낮을 수 있다.

Description

표시장치{Display Device}

본 명세서는 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 이러한 평판 표시장치로서, 액정표시장치(Liquid Crystal Display: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계발광 표시장치(Electroluminescent Display: EL), 전계방출 표시장치(Field Emission Display: FED), 및 전기영동 표시장치(Electrophoretic Display: ED)와 같은 다양한 평판 표시장치가 개발되어 활용되고 있다.

이러한 표시 장치들은 TV, 컴퓨터용 모니터, 노트북 컴퓨터, 휴대폰(mobile phone), 냉장고의 표시부, 개인 휴대용 정보 단말기(Personal Digital Assistant), 현금 자동 입출금기(Automated Teller Machine) 등 다양한 전자제품에 사용되어 왔다. 일반적으로, 이러한 표시장치들은 키보드, 마우스, 디지타이저(Digitizer) 등의 다양한 입력장치(Input Device)를 이용하여 사용자와의 인터페이스를 구성한다. 그러나, 키보드와 마우스 등과 같은 별도의 입력장치를 사용하는 것은 사용법을 익혀야 하고 공간을 차지하는 등의 불편을 야기하여 제품의 완성도를 높이기 어려운 면이 있었다. 따라서, 편리하면서도 간단하고 오작동을 감소시킬 수 있는 입력장치에 대한 요구가 날로 증가되고 있다. 이와 같은 요구에 따라 사용자가 손이나 펜 등으로 화면과 직접 접촉하여 정보를 입력하는 터치소자(Touch Device)가 제안되었다.

터치소자는 그 구조에 따라서, 상판 부착형(Add-on type), 상판 일체형(On-Cell type), 및 내장형(Integrated type)으로 나눌 수 있다. 상판 부착형(Add-on type)은 표시장치와 터치 패널을 개별적으로 제조한 후에, 표시장치의 상판에 터치 패널을 부착하는 방식이다. 상판 일체형(On-Cell type)은 표시장치의 상판 표면에 터치소자를 직접 형성하는 방식이다. 내장형(Integrated type)은 표시장치의 상판 내측에 터치소자를 구성하는 방식이다.

이들 터치소자는 다양한 표시장치에 적용가능하며, 특히 전계발광 표시장치에 적용될 경우, 터치소자를 구성하는 소자들은 전계발광 표시장치의 발광부를 보호하기 위한 인캡슐레이션막(encapsulation film)의 상부 또는 하부에 형성될 수 있다. 즉, 터치 구동신호 송신채널을 구성하는 터치 구동 전극들과, 터치 인식신호 수신채널을 구성하는 터치 센싱 전극들이 전계발광 표시장치의 표시소자들을 커버하는 인캡슐레이션막의 상부 표면 및/또는 하부 표면에 형성된다.

표시장치의 표시 영역에 화소들을 보호하기 위하여 인캡슐레이션막이 배치되는데, 인캡슐레이션막을 구성하는 막의 적어도 일부는 비표시 영역까지 연장되며 인캡슐레이션막의 넘침을 방지하기 위한 용도 등으로 비표시 영역에 형성되는 댐 상에 적어도 일부가 배치될 수 있다. 인캡슐레이션막 위에 터치 전극 및 터치 배선들을 형성하는 경우 일부의 터치 배선들이 비표시 영역에서의 댐과 교차한다.

터치 패널이 별도로 제작되어 표시 패널에 부착되는 방식이 아닌 터치 전극 및 터치 배선을 표시장치의 패널을 구성하는 인캡슐레이션막 위에 형성하는 경우 비표시 영역에서의 댐으로 인한 단차로 인해 터치 배선들이 단락되어 터치 동작에 불량이 발생하는 문제가 있었다.

본 발명의 특징에 따른 표시장치는 표시영역에 배치되는 화소들과, 상기 표시영역 외측 비표시 영역에 배치되는 적어도 하나의 댐을 포함하는 표시패널, 상기 표시패널 상의 표시영역에 배치되며, 서로 교차하고 전기적으로 절연되도록 배치되는 복수의 제1 터치전극들 및 복수의 제 2 터치전극들, 상기 표시패널 상의 비표시 영역에 배치되며, 상기 복수의 제1 터치전극들에 각각 연결되는 복수의 제1 터치 라우팅 배선들과, 상기 복수의 제2 터치전극들에 각각 연결되는 복수의 제2 터치 라우팅 배선들을 포함하며, 상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 교차하여 중첩되고, 상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 중첩된 중첩 영역과 상기 복수의 제1 및 제2 터치 라우팅 배선들과 중첩되지 않는 비중첩 영역을 포함하며, 상기 중첩 영역에서의 상기 댐의 높이는 상기 비중첩 영역에서의 상기 댐의 높이보다 낮을 수 있다.

일례로, 상기 적어도 하나의 댐은 제1 댐부, 상기 제1 댐부 상에 배치된 제2 댐부 및 상기 제2 댐부 상에 배치된 제3 댐부를 포함하며, 상기 중첩 영역에서의 상기 제2 및 제3 댐부의 높이는 상기 비중첩 영역에서의 상기 제2 및 제3 댐부의 높이보다 낮을 수 있다.

일례로, 상기 비중첩 영역의 제1 댐부는 제1 각도의 경사를 이루고, 상기 중첩 영역의 제1 댐부는 제2 각도의 경사를 이루며, 상기 제2 각도는 상기 제1 각도보다 작을 수 있고, 상기 제2 각도는 20 내지 40도일 수 있다.

일례로, 상기 비중첩 영역의 댐은 제1 폭을 가지고 상기 중첩 영역의 댐은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭과 같거나 넓을 수 있고, 상기 제2 폭은 20 내지 80㎛일 수 있다.

일례로, 상기 비중첩 영역의 댐은 제1 높이를 가지고, 상기 중첩 영역의 댐은 제2 높이를 가지며, 상기 제2 높이는 상기 제1 높이보다 낮을 수 있다.

일례로, 상기 적어도 하나의 댐은 폐쇄 루프 형상으로 이루어질 수 있다.

일례로, 상기 화소는, 기판 상에 배치된 박막 트랜지스터, 상기 박막 트랜지스터 상에 배치된 평탄화막, 상기 평탄화막 상에 배치된 애노드 전극, 상기 애노드 전극 상에 배치된 뱅크층 및 스페이서, 및 상기 뱅크층 및 스페이서 상에 배치된 발광 적층물 및 캐소드 전극을 포함할 수 있다.

일례로, 상기 캐소드 전극 상에 배치된 인캡슐레이션막, 상기 인캡슐레이션막 상에 배치된 제3 버퍼층, 상기 제3 버퍼층 상에 배치된 절연층, 및 상기 절연층 상에 서로 이격되어 배치된 상기 복수의 제1 터치전극들 및 복수의 제 2 터치전극들을 포함할 수 있다.

일례로, 상기 제1 터치전극들은 제1 메시패턴을 포함하고 상기 제2 터치전극들은 제2 메시패턴을 포함하며, 상기 제1 및 제2 메시패턴들은 광이 방출되지 않는 비발광 영역에 배치될 수 있다.

일례로, 상기 댐의 제1 댐부는 상기 평탄화막과 동일한 물질로 이루어지고, 상기 댐의 제2 댐부는 상기 뱅크층과 동일한 물질로 이루어지며, 상기 댐의 제3 댐부는 상기 스페이서와 동일한 물질로 이루어질 수 있다.

또한, 본 발명의 특징에 따른 표시장치는 표시영역에 배치되는 화소들과, 상기 표시영역 외측 비표시 영역에 배치되는 적어도 하나의 댐을 포함하는 표시패널, 상기 표시패널 상의 표시영역에 배치되며, 서로 교차하고 전기적으로 절연되도록 배치되는 복수의 제1 터치전극들 및 복수의 제 2 터치전극들, 상기 표시패널 상의 비표시 영역에 배치되며, 상기 복수의 제1 터치전극들에 각각 연결되는 복수의 제1 터치 라우팅 배선들과, 상기 복수의 제2 터치전극들에 각각 연결되는 복수의 제2 터치 라우팅 배선들을 포함하며, 상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 교차하여 중첩되고, 상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 중첩된 중첩 영역과 상기 복수의 제1 및 제2 터치 라우팅 배선들과 중첩되지 않는 비중첩 영역을 포함하며, 상기 중첩 영역에서의 상기 댐의 경사는 상기 비중첩 영역에서의 상기 댐의 경사보다 작을 수 있다.

일례로, 상기 적어도 하나의 댐은 제1 댐부, 상기 제1 댐부 상에 배치된 제2 댐부 및 상기 제2 댐부 상에 배치된 제3 댐부를 포함하며, 상기 비중첩 영역에서의 상기 제1 댐부는 제1 각도의 경사를 이루고 상기 중첩 영역에서의 상기 제1 댐부는 제2 각도를 이루고, 상기 제2 각도는 상기 제1 각도보다 작을 수 있다.

또한, 본 발명의 특징에 따른 표시장치는 표시영역에 배치되는 화소들과, 상기 표시영역 외측 비표시 영역에 배치되는 적어도 하나의 댐을 포함하는 표시패널, 상기 표시패널 상의 표시영역에 배치되며, 서로 교차하고 전기적으로 절연되도록 배치되는 복수의 제1 터치전극들 및 복수의 제 2 터치전극들, 상기 표시패널 상의 비표시 영역에 배치되며, 상기 복수의 제1 터치전극들에 각각 연결되는 복수의 제1 터치 라우팅 배선들과, 상기 복수의 제2 터치전극들에 각각 연결되는 복수의 제2 터치 라우팅 배선들을 포함하며, 상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 교차하여 중첩되고, 상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 중첩된 중첩 영역과 상기 복수의 제1 및 제2 터치 라우팅 배선들과 중첩되지 않는 비중첩 영역을 포함하며, 상기 중첩 영역에서의 상기 댐의 폭은 상기 비중첩 영역에서의 상기 댐의 폭보다 넓을 수 있다.

일례로, 상기 중첩 영역에서의 상기 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들이 연장된 방향으로 돌출될 수 있다.

일례로, 상기 중첩 영역에서의 상기 댐은 상기 비중첩 영역에서의 상기 댐의 연장 방향과 교차하는 방향으로 일측과 마주보는 타측 각각으로 돌출될 수 있다.

본 발명의 실시예에 따른 표시장치는 터치 라우팅 배선들과 중첩되는 댐의 중첩 영역에서는 터치 라우팅 배선들과 댐의 비중첩 영역보다 댐의 높이를 낮게 형성하고 경사 각도를 작게 형성하거나, 중첩 영역에서의 댐의 폭을 넓게 형성함으로써, 댐을 타고 넘어가는 터치 라우팅 배선들의 단선을 방지하고 인캡슐레이션막 물질 코팅 시 댐에 의해 가둬지지 않고 넘치는 것을 방지할 수 있다.

도 1은 본 명세서의 실시예에 따른 표시장치를 도시한 평면도.
도 2는 도 1의 A 영역을 확대하여 나타낸 도면.
도 3은 도 2의 B 영역을 확대하여 나타낸 도면.
도 4는 도 1에서 터치소자를 제외한 표시장치의 구성을 개략적으로 도시한 평면도.
도 5는 도 1의 R1을 확대 도시한 평면도.
도 6은 도 5에 도시된 절취선 I-I'를 따라 절취한 단면도.
도 7은 도 5에 도시된 전계발광 표시장치의 영역 R2를 확대 도시한 평면도.
도 8은 도 7에 도시된 절취선 Ⅱ-Ⅱ'를 따라 절취한 단면도.
도 9는 도 7에 도시된 절취선 Ⅲ-Ⅲ'를 따라 절취한 단면도.
도 10은 표 1과 2의 댐 높이에 따른 인캡슐레이션막의 도포 불량률을 나타낸 그래프.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 전계발광 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.

이하, 도 1 및 도 2를 참조하여 본 명세서의 실시예에 따른 표시장치에 대해 설명하기로 한다.

도 1은 본 명세서의 실시예에 따른 표시장치를 도시한 평면도이고, 도 2는 도 1의 A 영역을 확대하여 나타낸 도면이며, 도 3은 도 2의 B 영역을 확대하여 나타낸 도면이고, 도 4는 도 1에서 터치소자를 제외한 표시장치의 구성을 개략적으로 도시한 평면도이다. 설명을 간략히 하기 위해 도 1에는 표시장치의 터치소자의 구성만 나타나도록 도시하였고, 도 4에는 표시장치의 구성만 나타나도록 도시하였다. 도 1 내지 도 4에서는 설명의 편의상 전계발광 표시장치를 예로 들어 설명하기로 한다.

도 1의 예에서 터치소자(TD)는 인캡슐레이션막 상에 형성되는 구조를 예로 들어 설명하지만, 상판 일체형(on-cell type), 상판 부착형(add-on type) 또는 내장형(integrated type)에도 적용할 수 있다.

도 1을 참조하면, 터치소자(TD)는 영상이 표시되는 표시영역(DA) 표시영역 외측의 비표시 영역(NDA)을 포함하는 전계발광 표시장치의 기판(SUB) 상에 설치된다. 터치소자(TD)는 서로 교차하도록 배치되는 복수의 제1 터치전극들(Tx1~Tx6) 및 복수의 제2 터치전극들(Rx1~Rx4)과, 복수의 제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4) 각각 연결되는 복수의 제1 터치 라우팅 배선들(TW1~TW6) 및 복수의 제2 터치 라우팅 배선들(RW1~RW4)과, 복수의 제1 및제 2 터치 라우팅 배선들(TW1~TW6, RW1~RW4)에 각각 연결되는 복수의 제1 터치 패드들(TP1~TP6) 및 복수의 제2 터치 패드들(RP1~RP4)을 포함한다. 본 발명에서는 각각 6개의 제1 터치전극들(Tx1~Tx6), 제1 터치 라우팅 배선들(TW1~TW6) 및 제1 터치 패드들(TP1~TP6)을 도시하고 각각 4개의 제2 터치전극들(Rx1~Rx4), 제2 터치 라우팅 배선들(RW1~RW4) 및 제2 터치패드들(RP1~RP4)을 도시하여 일예로 설명하나, 이는 터치소자를 설명하기 위한 일 예일 뿐, 더 많은 복수 개의 제1 및 제2 터치전극들, 제1 및 제2 터치 라우팅 배선들 및 제1 및 제2 터치 패드들을 포함할 수 있다.

복수의 제1 터치전극들(Tx1~Tx6)은 기판(SUB)의 표시영역(DA)에 배치된 인캡슐레이션막(ENC) 상에서 제1 방향(예를 들면, y축 방향)을 따라 서로 나란하게 배치되고, 제1 방향과 교차하는 제2 방향(예를 들어, x축 방향)으로 연장된다. 복수의 제1 터치전극들(Tx1~Tx6) 각각은 메시(mesh) 패턴들이 삼각형, 사각형, 마름모꼴, 다각형 등으로 형성된 다수의 제1 터치전극 패턴들이 연속된 형태로 연결된 구조를 가지지만, 본 발명이 이에 한정되는 것은 아니다.

복수의 제2 터치전극들(Rx1~Rx4)은 기판(SUB)의 표시영역(DA)에 배치된 인캡슐레이션막(ENC) 상에서 제2 방향을 따라 서로 나란하게 배치되고, 제1 방향으로 연장된다. 복수의 제2 터치전극들(Rx1~Rx4) 또한 제1 터치전극과 마찬가지로 메시 패턴들이 삼각형, 사각형, 마름모꼴, 다각형 등으로 형성된 다수의 제2 터치전극 패턴들이 연속된 형태로 연결된 구조를 가질 수 있지만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제1 및 제2 전극패턴들의 형상은 터치 인식을 양호하게 하기 위해 얼마든지 다른 다양한 형상으로 만들어질 수 있다.

복수의 제1 터치전극들(Tx1~Tx6)과 복수의 제2 터치전극들(Rx1~Rx4) 사이의 전기적인 절연상태가 유지되도록, 복수의 제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4) 사이에 절연층(도시생략)이 배치되거나, 그들의 교차부에만 절연패턴들(도시생략)이 배치될 수도 있다.

복수의 제1 터치 라우팅 배선들(TW1~TW6)은 기판(SUB)의 비표시 영역(NDA)에 배치되며, 복수의 제1 터치전극들(Tx1~Tx6)에 각각 연결된다. 제1 터치 라우팅 배선들(TW1, TW3, TW5)은 홀수 번째 행에 배치되는 제1 터치전극들(Tx1, Tx3, Tx5)의 좌측 단부에 연결되며, 표시영역 좌측의 비표시 영역을 따라 표시영역 하측의 비표시 영역으로 연장된다. 제1 터치 라우팅 배선들(TW2, TW4, TW6)은 짝수 번째 행에 배치되는 제1 터치전극들(Tx2, Tx3, Tx6)의 우측 단부에 연결되며, 표시영역 우측의 비표시 영역을 따라 표시영역 하측의 비표시 영역으로 연장된다.

복수의 제2 터치 라우팅 배선들(RW1~RW4)은 기판(SUB)의 비표시 영역(NDA)에 배치되며, 복수의 제2 터치전극들(Rx1~Rx4)의 하측 단부에 각각 연결되어 표시영역 하측의 비표시 영역으로 연장된다.

복수의 제1 터치 패드들(TP1~TP6)은 기판(SUB)의 표시영역 하측의 비표시 영역(NDA) 단부에 배치되며, 복수의 제1 터치 라우팅 배선들(TW1~TW6)에 각각 연결된다. 제1 터치 패드들(TP1, TP3, TP5)은 홀수 번째 행의 제1 터치전극들(Tx1, Tx3, Tx5)에 연결된 제1 터치 라우팅 배선들(TW1, TW3, TW5)에 각각 연결된다. 제1 터치 패드들(TP2, TP4, TP6)은 짝수 번째 행의 제1 터치전극들(Tx2, Tx4, Tx6)에 연결된 제1 터치 라우팅 배선들(TW2, TW4, TW6)에 각각 연결된다.

복수의 제2 터치 패드들(RP1~RP4)은 기판(SUB)의 표시영역 하측의 비표시 영역(NDA) 단부에 배치되며, 복수의 제2 터치 라우팅 배선들(RW1~RW4)에 각각 연결된다. 복수의 제2 터치 패드들(RP1~RP4)은 제1 터치 패드들(TP1, TP3, TP5)의 그룹과 제1 터치 패드들(TP2, TP4, TP6)의 그룹 사이에 배치될 수 있다.

제1 및 제2 터치 라우팅 배선들(TW1~TW6, RW1~RW4)과, 제1 및 제2 터치 패드들(TP1~TP6, RP1~RP4)은 단일층 또는 다중층으로 형성될 수 있다. 제1 및 제2 터치 라우팅 배선(TW1~TW6, RW1~RW4)은 단일층인 경우, Ti, Al, AlNd, Mo, MoTi, Cu, CuOx, Cr와 같은 금속물질이나 ITO, IZO와 같은 투명 도전성 물질로 형성될 수 있다. 제1 및 제2 터치 라우팅 배선(TW1~TW6, RW1~RW4)은 다중층일 경우, Al, AlNd, Mo, MoTi, Cu, CuOx, Cr와 같은 금속물질 또는 ITO, IZO와 같은 투명 도전성 물질 중 선택된 둘 이상이 적층된 구조로 형성될 수 있다. 또한, 제1 및 제2 터치 라우팅 배선(TW1~TW6, RW1~RW4)이 다중층일 경우, Ti/Al/Ti 3층 구조 또는 ITO/Ti/Al/Ti 의 4층 구조일 수도 있다.

도 2를 참조하여, 본 발명의 제1 터치전극과 제2 터치전극의 구조를 살펴보기로 한다.

도 2를 참조하면, 제1 터치전극(Tx2)은 제2 방향(예를 들어, x축 방향)으로 연장되어 배치되고, 제2 터치전극(Rx2)은 제2 방향과 교차하는 제1 방향(y축 방향)으로 연장되어 배치된다. 제1 터치전극(Tx2)은 제1 메시패턴(TxP)을 포함하고 제2 터치전극(Rx2)은 제2 메시패턴(RxP)을 포함한다. 제1 메시패턴(TxP)과 제2 메시패턴(RxP) 각각은 마름모꼴을 이루며 다수의 마름모꼴이 연속된 형태로 연결된 구조로 이루어질 수 있다. 제1 메시패턴(TxP)과 제2 메시패턴(RxP) 각각은 마름모꼴 외에 삼각형, 사각형 또는 오각형 등의 다각형이거나 원형 등을 이룰 수도 있다. 본 실시예에서는 제1 메시패턴(TxP)과 제2 메시패턴(RxP) 각각이 마름모꼴을 이루는 것을 예로 설명한다.

제1 터치전극(Tx2)과 제2 터치전극(Rx2)이 교차하는 교차부에는 제1 터치전극(Tx2)과 제2 터치전극(Rx2)이 서로 연결되지 않도록 브릿지전극(RCO)이 배치된다. 구체적으로, 제1 터치전극(Tx2)은 일체(one body)로 제2 방향을 따라 연속적으로 배치된다. 제2 터치전극(Rx2)은 제1 터치전극(Tx2)과 연결되지 않고 제1 방향을 따라 배치될 수 있도록 브릿지전극(RCO)을 통해 연결된다. 즉, 제2 터치전극(Rx2)은 제1 터치전극(Tx2)과의 교차부에서 브릿지전극(RCO)과 컨택함으로써 전기적으로 연속하여 배치될 수 있다. 본 실시예에서는 제2 터치전극(Rx2)이 브릿지전극(RCO)을 통해 연결되는 것을 개시하지만, 이와는 달리 제1 터치전극(Tx2)이 브릿지전극을 통해 연결될 수도 있다.

도 3을 참조하면, 제1 터치전극(Tx2)은 제1 메시패턴(TxP)으로 형성되고 제2 터치전극(Rx2)은 제2 메시패턴(RxP)으로 형성된다. 제1 터치전극(Tx2)과 제2 터치전극(Rx2)은 서로 연결되지 않도록 이격되어 배치된다.

제1 터치전극(Tx2)의 제1 메시패턴(TxP) 사이와, 제2 터치전극(Rx2)의 제2 메시패턴(TxP) 사이에는 적어도 하나의 발광영역(EA)이 배치된다. 발광영역(EA)은 적어도 하나의 서브픽셀이 배치되어 광을 방출하는 영역일 수 있다. 일 예로, 발광영역(EA)은 적어도 둘 이상의 복수의 서브픽셀이 배치될 수도 있다.

제1 터치전극(Tx2)과 제2 터치전극(Rx2)은 금속(metal)으로 이루어질 수 있다. 금속은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 구리(Cu) 중 어느 하나 또는 이들의 합금일 수 있으며, 단일층 또는 이들의 다중층으로 이루어질 수 있다. 또한, 제1 터치전극(Tx2)과 제2 터치전극(Rx2)은 금속 산화물(metal oxide)로 이루어질 수 있으며, 금속 산화물은 ITO 또는 IZO로 이루어질 수 있다.

제1 터치전극(Tx2)과 제2 터치전극(Rx2)이 금속으로 이루어진 경우, 제1 터치전극(Tx2)의 제1 메시패턴(TxP)과 제2 터치전극(Rx2)의 제2 메시패턴(TxP)은 발광영역(EA)과 중첩되지 않는 비발광 영역(NEA)에 배치될 수 있다. 예를 들어, 제1 터치전극(Tx2)의 제1 메시패턴(TxP)과 제2 터치전극(Rx2)의 제2 메시패턴(TxP)은 후술하는 뱅크층에 중첩하여 배치될 수 있다. 그러나, 본 발명의 제1 터치전극(Tx2)의 제1 메시패턴(TxP)과 제2 터치전극(Rx2)의 제2 메시패턴(TxP)은 광이 발광되지 않는 비발광 영역(NEA)이라면 어디에도 배치될 수 있다.

한편, 도 4를 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치는 표시패널(10), 데이터 구동부, 게이트 구동부, 전원 공급부(PS) 및 타이밍 콘트롤러(TC) 등을 포함할 수 있다.

표시패널(10)은 정보를 표시하는 표시영역(DA)과, 정보가 표시되지 않는 비표시 영역(NDA)을 포함한다.

표시영역(DA)은 입력 영상이 표시되는 영역으로 복수의 화소들(P)이 매트릭스 타입으로 배열된 화소 어레이가 배치되는 영역이다. 표시패널(10)의 표시영역(DA)에 대응하여서는 도 1에 도시된 터치소자(TD)의 제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4)이 배치될 수 있다.

비표시 영역(NDA)은 게이트 구동회로의 쉬프트 레지스터(SRa, SRb) 및 각종 링크 신호배선들(GL1~GLn, DL1~DLm)과 전원 공급라인들(VDL1, VDL2, VSL1, VSL2), 전원 공급전극들(VDLa, VDLb, VSLa, VSLb) 등이 배치되는 영역이다. 표시패널(10)의 비표시 영역(NDA)에 대응하여서는 도 1에 도시된 터치소자(TD)의 제1 및 제2 터치 라우팅 배선들(TW1~TW6, RW1~RW4)과 제1 및 제2 터치패드들(TP1~TP6, RP1~RP4)이 배치될 수 있다.

표시영역(DA)에 배치된 화소 어레이는 서로 교차하도록 배치되는 다수의 데이터 라인들(D1~Dm) 및 다수의 게이트 라인들(G1~Gn)과, 이들 교차영역마다 매트릭스 형태로 배치되는 화소(P)들을 포함한다.

각각의 화소(P)는 발광 다이오드(ED), 발광 다이오드(ED)에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, 이하 구동 TFT라 함)(DT), 구동 TFT(DT)의 게이트-소스간 전압을 세팅하기 위한 프로그래밍부(SC)를 포함한다. 화소 어레이의 화소(P)들은 전원 공급부(PS)로부터 제1 전원 공급라인들(VDL1, VDL2), 제1 전원 공급전극들(VDLa, VDLb) 및 제1 전원라인들(VD1~VDm)을 통해 고전위 전압인 제1 전원(Vdd)을 공급받고, 전원 공급부(PS)로부터 제2 전원 공급라인들(VSL1~VSL2) 및 제2 전원 공급전극들(VSLa, VSLb)을 통해 저전위 전압인 제2 전원(Vss)을 공급받는다.

제1 전원라인들(VD1~VDm)은 칩온필름(30)이 부착된 측의 비표시 영역(NDA)에 배치된 하측 제1 전원 공급전극(VDLa)과, 그 반대쪽 비표시 영역(NDA)에 배치된 상측 제1 전원 공급전극(VDLb)을 통해 양측에서 전원 공급부(PS)로부터 제1 전원(Vdd)를 공급받는다. 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)은 제1 전원 공급라인들(VDL1, VDL2)에 의해 양단부가 서로 연결될 수 있다. 따라서, 표시영역(DA)에 배치된 화소들의 위치에 따른 RC증가로 인한 표시품질의 저하를 최소화할 수 있는 효과를 얻을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 경우에 따라서는 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)의 양단부를 서로 연결하는 제1 전원 공급라인들(VDL1, VDL2)을 형성하지 않고 하측 제1 전원 공급전극(VDLa)과 제1 전원라인들(VD1~VDm)의 구성만으로 대체할 수도 있다.

프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있다. 스위치 TFT는 게이트 라인(GL)으로부터의 스캔 신호에 응답하여 턴 온 됨으로써, 데이터 라인(DL)으로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가한다. 구동 TFT(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 발광 다이오드(ED)로 공급되는 전류량을 제어하여 발광 다이오드(ED)의 발광량을 조절한다. 발광 다이오드(ED)의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례한다.

화소를 구성하는 TFT들은 p 타입으로 구현되거나 또는, n 타입으로 구현될 수 있다. 또한, 화소를 구성하는 TFT들의 반도체층은, 비정질 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다. 발광 다이오드(ED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 개재된 발광 구조물을 포함한다. 애노드 전극은 구동 TFT(DT)에 접속된다. 발광 구조물은 발광층(Emission layer, EML)을 포함하고, 발광층을 사이에 두고 그 일측에는 정공 주입층(Hole injection layer, HIL) 및 정공 수송층(Hole transport layer, HTL)이, 그 타측에는 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron injection layer, EIL)이 각각 배치될 수 있다.

데이터 구동부는 데이터 IC(SD)가 실장되며, 일측은 소스 인쇄회로기판(20)의 일단부에 접속되고, 타측은 표시패널(10)의 비표시 영역(NDA)에 부착되는 칩온필름(30)을 포함한다.

데이터 IC(SD)는 타이밍 콘트롤러(TC)로부터 입력되는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 IC(SD)로부터 출력된 데이터 전압은 데이터 라인들(D1~Dm)에 공급된다.

GIP 타입의 게이트 구동부는 소스 인쇄회로기판(20) 상에 실장된 레벨 쉬프터(LSa, LSb)와, 표시패널(10)의 비표시 영역(NDA)에 형성되어, 레벨 쉬프터(LSa, LSb)로부터의 공급되는 신호들을 수신하는 쉬프트 레지스터(SRa, SRb)를 포함한다.

레벨 쉬프터(LSa, LSb)는 타이밍 콘트롤러(TC)로부터 스타트 펄스(ST), 게이트 쉬프트 클럭들(GLCK), 및 플리커 신호(FLK) 등의 신호를 입력 받고, 또한 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등의 구동 전압을 공급받는다. 스타트 펄스(ST), 게이트 쉬프트 클럭들(GCLK) 및 플리커 신호(FLK)는 대략 0V와 3.3V 사이에서 스윙하는 신호들이다. 게이트 쉬프트 클럭들(GLCK1~n)은 소정의 위상차를 갖는 n 상 클럭신호들이다. 게이트 하이 전압(VGH)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압 이상의 전압으로서 대략 28V 정도의 전압이고, 게이트 로우 전압(VGL)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압이다.

레벨 쉬프터(LSa, LSb)의 출력 신호들은 데이터 IC(SD)가 배치된 칩온필름(30)에 형성된 배선들과, 표시패널(10)의 기판에 형성된 LOG(Line On Glass) 배선들을 통해 쉬프트 레지스터(SRa, SRb)에 공급될 수 있다. 쉬프트 레지스터(SRa, SRb)는 GIP 공정에 의해 표시패널(10)의 비표시 영역(NDA) 상에 직접 형성될 수 있다.

쉬프트 레지스터(SRa, SRb)는 레벨 쉬프터(LSa, LSb)로부터 입력되는 스타트 펄스(VST)를 게이트 쉬프트 클럭신호들(CLK1~CLKn)에 따라 쉬프트함으로써 게이트 하이 전압과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트펄스를 순차적으로 쉬프트시킨다. 쉬프트 레지스터(SRa, SRb)로부터 출력되는 게이트 펄스는 게이트 라인들(G1a~Gn, G1b~Gn)에 순차적으로 공급된다.

타이밍 콘트롤러(TC)는 호스트 시스템(도시 생략)으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력 받아 데이터 IC(SD), 및 게이트 구동부의 레벨 쉬프터(LSa, LSb)와 쉬프트 레지스터(SRa, SRb)의 동작 타이밍을 동기시킨다. 데이터 IC(SD)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 등을 포함할 수 있다. 게이트 구동부의 레벨 쉬프터(LSa, LSb)와 쉬프트 레지스터(SRa, SRb)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함할 수 있다.

도 2에서는 쉬프트 레지스터(SRa, SRb)가 표시영역(DA) 외측의 양측에 배치되어 표시영역(DA)의 양단부에서 게이트 라인들(G1a~Gn, G1b~Gn)에 게이트 펄스를 공급하는 구성을 도시하고 있지만 본 발명이 이에 한정되는 것은 아니며, 쉬프트 레지스터가 표시영역(DA)의 일측에만 배치되어 표시영역(DA)의 일측에서 게이트 라인들(G1a~Gn, G1b~Gn)에 게이트 펄스를 공급할 수도 있다. 쉬프트 레지스터(SRa, SRb)가 표시영역(DA) 외측의 양측에 배치되는 경우, 화소 어레이의 동일 수평라인에 배치된 게이트 라인에는 동일 위상, 동일 진폭의 게이트 펄스가 공급된다.

이상의 본 발명의 실시예에 따르는 설명에서는 게이트 구동부가 GIP 타입인 경우를 예로 들어 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어 게이트 구동부는 칩온필름 타입으로 표시패널의 비표시부에 실장될 수도 있다.

다음으로 도 5 내지 도 9를 참조하여 터치 라우팅 배선들과 댐들의 관계에 대해 보다 상세히 설명하기로 한다.

도 5는 도 1에 도시된 전계발광 표시장치의 영역 R1을 확대 도시한 평면도이다. 도 6은 도 5에 도시된 절취선 I-I'를 따라 절취한 단면도이고, 도 7은 도 5에 도시된 전계발광 표시장치의 영역 R2를 확대 도시한 평면도이며, 도 8은 도 7에 도시된 절취선 Ⅱ-Ⅱ'를 따라 절취한 단면도이고, 도 9는 도 7에 도시된 절취선 Ⅲ-Ⅲ'를 따라 절취한 단면도이며, 도 10은 표 1과 2의 댐 높이에 따른 인캡슐레이션막의 도포 불량률을 나타낸 그래프이다.

도 5를 참조하면, 제1 터치 라우팅 배선들(TW1~TW6) 및 제2 터치 라우팅 배선들(RW1~RW4)은 표시패널(10)의 비표시 영역(NDA)에 배치된 댐(DAM)과 교차하여 중첩되도록 배치될 수 있다.

댐(DAM)은 표시장치의 인캡슐레이션막의 제조 시 인캡슐레이션막을 이루는 일부의 재료가 댐(DAM) 내부로 가두어지도록 넘침을 방지할 수 있다. 댐(DAM)은 표시영역(DA)을 완전히 둘러싸도록 배치될 수 있으며, 폐쇄 루프(closed loop) 형상으로 이루어질 수 있다. 본 실시예에서 댐(DAM)은 2개의 폐쇄 루프가 표시영역(DA)을 둘러싸는 것으로 도시하였지만, 댐(DAM)은 1개 또는 3개 이상의 폐쇄 루프로도 이루어질 수 있으며 이에 한정되지 않는다.

구체적으로, 도 6을 참조하여 표시영역과 비표시 영역에서의 구조를 살펴보기로 한다.

도 6을 참조하면, 기판(SUB) 상에는 단층 또는 다층구조의 제1 버퍼층(BUF1)이 배치될 수 있다. 기판(SUB)은 플렉서블한 물질로 형성될 수 있다. 제1 버퍼층(BUF1)은 기판(SUB)이 폴리이미드와 같은 물질로 형성될 경우, 후속 공정에서 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 발광소자가 손상되는 것을 방지하기 위해 무기물질 및 유기물질 중의 어느 하나로 구성된 단일층으로 형성될 수 있다. 이와 달리 제1 버퍼층(BUF1)은 서로 다른 무기물질로 형성된 다중층으로 형성될 수 있다. 또한, 제1 버퍼층(BUF1)은 유기물질층과 무기물질층으로 형성된 다중층으로도 형성될 수 있다. 무기물질층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 중의 어느 하나를 포함할 수 있다. 유기물질은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 중의 어느 하나를 포함할 수 있다. 폴리아크릴레이트의 예로는 포토 아크릴(Photoacryl)을 포함할 수 있다.

표시영역(DA)에 대응하는 제1 버퍼층(BUF1) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 채널 영역(CA)을 사이에 두고 이격 배치되는 소스 영역(SA)과 드레인 영역(DA)을 포함할 수 있다. 소스 영역(SA)과 드레인 영역(DA)은 도체화된 영역일 수 있다. 반도체층(A)은 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 이와 달리, 반도체층(A)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있다. 또한, 반도체층(A)은 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있다.

반도체층(A)이 배치된 제1 버퍼층(BUF1) 상에는 반도체층(A)을 커버하도록 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.

표시영역(DA)에 대응하는 게이트 절연막(GI)상에는 반도체층(A)의 채널층(CA)과 적어도 일부 영역이 중첩되도록 박막 트랜지스터(TFT)의 게이트 전극(GE)과, 게이트 전극(GE)에 연결되는 게이트 라인(도시 생략)이 배치될 수 있다. 게이트 전극(GE) 및 게이트 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.

비표시 영역(NDA)에 대응하는 게이트 절연막(GI) 상에는 제2 터치 패드(RP1)가 배치될 수 있다.

게이트 전극(GE) 및 게이트 라인이 배치된 게이트 절연막(GI) 상에는 이들을 커버하도록 층간 절연막(INT)이 배치될 수 있다. 층간 절연막(INT)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 층간 절연막(INT)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 형성될 수 있다.

표시영역(DA)에 대응하는 층간 절연막(INT) 상에는 박막 트랜지스터(TFT)의 소스 전극(SE)과 드레인 전극(DE)과 데이터 라인(도시생략)이 배치될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 게이트 절연막(GI), 층간 절연막(INT)을 관통하는 콘택홀들을 통해 노출된 반도체층의 소스 영역(SA)과, 드레인 영역(DA)에 각각 접속될 수 있다. 소스 전극(SE), 드레인 전극(DE), 및 데이터 라인은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나의 단일층, 이들의 조합으로 이루어진 다중층으로 이루어지거나, 이들의 합금으로 이루어진 단일층 또는 이들의 합금을 포함하는 다중층으로 이루어질 수 있다.

소스 전극(SE), 드레인 전극(DE), 및 데이터 라인 상에 이들을 커버하는 절연막이 배치될 수 있다. 절연막은 무기 절연막 또는 유기 절연막의 단일층이거나, 무기 절연막 또는 유기 절연막의 다중층으로 이루어질 수 있다. 또한, 절연막은 무기 절연막과 유기 절연막이 적층된 다중층으로 이루어질 수도 있다. 무기 절연막의 예로는 후술하는 패시베이션막일 수 있으며, 유기 절연막의 예로는 후술하는 평탄화막일 수 있다. 본 실시예에서는 소스 전극(SE), 드레인 전극(DE), 및 데이터 라인 상에 패시베이션막이 적층되고, 패시베이션막이 상에 평탄화막이 배치된 것을 예로 설명하기로 한다.

소스 전극(SE), 드레인 전극(DE), 및 데이터 라인을 커버하는 제1 패시베이션막(PAS1)이 배치될 수 있다. 제1 패시베이션막(PAS)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제1 패시베이션막(PAS1)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 중의 어느 하나의 단일층 또는 이들의 다중층으로 이루어질 수 있다.

그리고, 제1 패시베이션막(PAS1) 상에는 평탄화막(PLN)이 배치될 수 있다. 평탄화막(PLN)은 하부 구조의 단차를 완화시키면서 하부 구조를 보호하기 위한 것으로, 유기물질층으로 형성될 수 있다. 유기물질은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 중의 어느 하나를 포함할 수 있다. 폴리아크릴레이트의 예로는 포토 아크릴(Photoacryl)을 포함할 수 있다.

비표시 영역(NDA)에 대응하는 게이트 절연막(GI) 상에는 댐(DAM)의 제1 댐부(DM1)가 배치될 수 있다. 댐(DAM)의 제1 댐부(DM1)는 상기 평탄화막(PLN)의 제조 시 동시에 제조됨으로써 평탄화막(PLN)과 동일한 물질로 이루어질 수 있다. 본 실시예에서는 제1 댐부(DM1)가 평탄화막(PLN)으로 이루어진 것을 예로 설명하였지만, 제1 댐부(DM1)는 후술하는 뱅크층(BN)으로 이루어질 수도 있다. 또한, 도면에는 도시하지 않았지만 댐과 게이트 절연막(GI) 사이에 층간 절연막(INT) 및 VSS 전극으로 사용되는 소스/드레인 금속 등이 배치될 수 있으며, 그 외 표시영역에 적층된 층들이 개재될 수 있다.

표시영역(DA)의 평탄화막(PLN) 상에는 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 평탄화막(PLN)과 제1 패시베이션막(PAS1)을 관통하는 콘택홀을 통해 노출된 드레인 전극(DE)에 접속된다. 애노드 전극(ANO)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 중 어느 하나의 단일층이거나 이들의 조합으로 이루어진 다중층으로 형성될 수 있다. 또한, 애노드 전극(ANO)은 광을 반사하는 반사층을 더 포함할 수 있다. 반사층은 알루미늄(Al) 또는 은(Ag)일 수 있다. 애노드 전극(ANO)이 반사층을 포함하는 경우, Ag/ITO/Ag의 다중층으로 이루어질 수도 있다.

평탄화막(PLN) 상에는 애노드 전극(AN)을 노출시키는 개구부를 갖는 뱅크층(BN)이 형성될 수 있다. 뱅크층(BN)의 개구부는 발광영역을 정의하는 영역일 수 있다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 등의 유기물로 이루어질 수 있다. 뱅크층(BN) 상에는 스페이서(SPC)가 형성될 수 있다. 스페이서(SPC)는 후속하는 발광 적층물(LES)의 제조를 위한 마스크(mask)가 스페이서(SPC) 하부의 적층물에 접촉하는 것을 방지하는 역할을 한다. 스페이서(SPC)는 뱅크층(BN)의 제조 시 하프톤 마스크(half-tone mask)를 이용하여 뱅크층(BN)과 동시에 제조될 수 있다. 따라서, 스페이서(SPC)는 뱅크층(BN)의 물질과 동일하게 이루어질 수 있으며, 뱅크층(BN)과 일체(one body)로 이루어질 수 있다.

전술한 스페이서(SPC)는 뱅크층(BN) 상부라면 어디에도 배치될 수 있다. 예를 들어, 스페이서(SPC)는 뱅크층(BN) 전체 상부에 배치될 수 있으며, 이 경우 스페이서(SPC)는 뱅크층(BN)의 폭보다 좁게 형성될 수 있다. 또한, 스페이서(SPC)는 뱅크층(BN) 상부에 배치되되 뱅크층(BN)의 폭보다 넓게 형성될 수도 있으며, 이 경우 스페이서(SPC)는 발광영역과 일부 중첩될 수도 있다. 또한, 스페이서(SPC)는 일부 뱅크층(BN) 상부에 배치될 수 있다. 예를 들어, 스페이서(SPC)는 하나의 서브픽셀을 둘러싸는 뱅크층(BN) 전체에 배치될 수도 있고, 하나의 서브픽셀을 사이에 두고 서로 이웃하여 배치될 수도 있다. 또한, 스페이서(SPC)는 적어도 둘 이상의 서브픽셀을 사이에 두고 서로 이웃하여 배치될 수도 있다.

비표시 영역(NDA)에 대응하는 댐(DAM)의 제1 댐부(DM1) 상에 제2 댐부(DM2)가 배치되고 제2 댐부(DM2) 상에 제3 댐부(DM3)가 배치될 수 있다. 댐(DAM)의 제2 댐부(DM2)는 상기 뱅크층(BN)의 제조 시 동시에 제조됨으로써 뱅크층(BN)과 동일한 물질로 이루어질 수 있다. 댐(DAM)의 제3 댐부(DM3)는 스페이서(SPC)의 제조 시 동시에 제조됨으로써 스페이서(SPC)와 동일한 물질로 이루어질 수 있다.

뱅크층(BN)의 발광영역을 통해 노출된 애노드 전극(ANO) 상에는 발광 적층물(LES)과 캐소드 전극(CAT)이 순차적으로 배치되어 발광소자(ED)를 구성한다. 발광 적층물(LES)은 정공 관련층, 발광층, 전자 관련층을 포함할 수 있다. 캐소드 전극(CAT)은 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 본 발명에서는 애노드 전극(ANO)상에 발광 적층물(LES)이 배치되고, 발광 적층물(LES)상에 캐소드 전극(CAT)이 배치되는 것으로 설명이 되었으나, 캐소드 전극(CAT)상에 발광 적층물(LES)이 배치되고, 발광 적층물(LES)상에 애노드 전극(ANO)이 배치될 수 있다.

캐소드 전극(CAT) 상에 캐소드 전극(CAT)과 뱅크층(BN)을 커버하도록 인캡슐레이션막(ENC)이 배치될 수 있다. 인캡슐레이션막(ENC)은 외부로부터의 수분이나 산소가 인캡슐레이션막(ENC) 내부에 위치한 발광 적층물(LES)로 침투되는 것을 방지하기 위한 것으로 유기물층 또는 무기물층의 단일층으로 형성하거나, 무기물층과 유기물층이 번갈아 배치되는 다층 구조로 형성될 수 있다. 본 발명에서는 무기물층/유기물층/무기물층의 3층 구조의 인캡슐레이션막(ENC)을 개시한다.

본 발명의 인캡슐레이션막(ENC)은 제2 패시베이션막(PAS2), 커버층(PCL) 및 제3 패시베이션막(PAS3)을 포함한다.

제2 패시베이션막(PAS2)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제2 패시베이션막(PAS2)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 또는 이들의 다중층으로 이루어질 수 있다. 제2 패시베이션막(PAS2)은 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있으며, 구체적으로 표시영역(DA)의 캐소드 전극(CAT) 상부 및 비표시 영역(NDA)의 댐(DAM) 상부에 배치될 수 있다. 제2 패시베이션막(PAS2)은 댐(DAM)을 너머 비표시 영역(NDA)의 기판(SUB)의 가장자리로 연장될 수 있다.

커버층(PCL)은 유기물질로 이루어진 단일층 또는 서로 다른 유기 물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 커버층(PCL)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 폴리아크릴레이트(polyacrylate) 중 어느 하나의 단일층 또는 이들의 다중층으로 이루어질 수 있다.

커버층(PCL)은 표시영역(DA)과 비표시 영역(NDA)에 배치될 수 있다. 구체적으로, 커버층(PCL)은 표시영역(DA) 전체에 배치되고, 표시영역(DA)에서부터 비표시 영역(NDA)에 배치된 댐(DAM) 중 표시영역(DA)에 인접한 댐(DAM)까지 연속적으로 배치될 수 있다. 커버층(PCL)은 댐(DAM)에 의해 가두어져 표시영역(DA)과 비표시 영역(NDA)에 형성될 수 있다. 또한, 커버층(PCL)은 댐(DAM)과 댐(DAM) 사이까지 너머 배치될 수도 있다.

커버층(PCL) 상에는 제3 패시베이션막(PAS3)이 배치될 수 있다. 제3 패시베이션막(PAS3)은 전술한 제2 패시베이션막(PAS2)과 동일하게 구성될 수 있다. 구체적으로, 제3 패시베이션막(PAS3)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 제3 패시베이션막(PAS3)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 또는 이들의 다중층으로 이루어질 수 있다. 제3 패시베이션막(PAS3)은 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있으며, 구체적으로 표시영역(DA)의 캐소드 전극(CAT) 상부 및 비표시 영역(NDA)의 댐(DAM) 상부에 배치될 수 있다. 제3 패시베이션막(PAS3)은 댐(DAM)을 너머 비표시 영역(NDA)의 기판(SUB)의 가장자리로 연장될 수 있다.

한편, 인캡슐레이션막(ENC) 상에는 제2 버퍼층(BUF2)이 배치되어, 하부의 소자로 수분이나 산소가 침투되는 것을 방지할 수 있다. 제2 버퍼층(BUF2)은 전술한 제3 패시베이션막(PAS3)과 동일한 물질로 이루어질 수 있다. 제2 버퍼층(BUF2)은 제3 패시베이션막(PAS3)과 동일하게 표시영역(DA) 및 비표시 영역(NDA)에 배치될 수 있다. 구체적으로 제2 버퍼층(BUF2)은 표시영역(DA)의 제3 패시베이션막(PAS3) 상부 및 비표시 영역(NDA)의 댐(DAM) 상부의 제3 패시베이션막(PAS3) 상에 배치될 수 있다.

제2 버퍼층(BUF2) 상에는 도 1에 도시된 바와 같이 제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4)과 제1 및 제2 터치 라우팅 배선들(TW1~TW6, RW1~RW4)이 배치될 수 있다.

구체적으로, 제2 버퍼층(BUF2) 상에 제1 터치전극(Rx1)을 연결시키는 브릿지전극(RCO)이 배치되고, 브릿지전극(RCO) 상에 브릿지전극(RCO)을 절연시키는 절연층(INS)이 배치될 수 있다. 절연층(INS)은 표시영역(DA) 및 비표시 영역(NDA)에 배치되며, 비표시 영역(NDA)의 댐(DAM) 상부에도 배치될 수 있다. 절연층(INS) 상에 제1 터치전극(Rx1)이 제2 터치전극(Tx6)을 사이에 두고 서로 이격하여 배치되고 제1 터치전극(Rx1)은 브릿지전극(RCO)을 통해 연결된다. 제1 터치전극(Rx1)의 일측에는 제2 터치 라우팅 배선(RW1)이 연결되고, 제2 터치 라우팅 배선(RW1)은 비표시 영역(NDA)의 댐(DAM) 상부를 덮으며 제2 터치 패드(RP1)에 연결된다.

제1 및 제2 터치전극들(Tx1~Tx6, Rx1~Rx4) 상에 제4 패시베이션막(PAS4)이 배치되어, 하부의 터치 소자들을 외부의 수분, 산소 또는 충격으로부터 보호한다.

한편, 도 7을 참조하면, 제1 및 제2 터치패드들(TP1~TP6, RP1~RP4)과 표시영역(DA) 사이에 제1 방향(y축 방향)으로 서로 이격되어 터치 라우팅 배선들(TW1, TW3, TW5)이 배치되고, 제1 방향과 교차하는 제2 방향(x축 방향)으로 서로 이격되어 댐들(DAM)이 배치될 수 있다. 댐(DAM)은 터치 라우팅 배선들(TW1, TW3, TW5)과 교차하거나 나란하게 중첩되는 중첩 영역(OVA)을 가지고, 터치 라우팅 배선들(TW1, TW3, TW5)과 중첩되지 않는 비중첩 영역(NOVA)을 가진다.

댐(DAM)과 터치 라우팅 배선들(TW1, TW3, TW5)이 중첩되지 않는 비중첩 영역(NOVA)에서는 일정 폭을 가진 라인 형상으로 댐(DAM)이 연장되어 배치될 수 있다. 댐(DAM)과 터치 라우팅 배선들(TW1, TW3, TW5)이 중첩되는 중첩 영역(OVA)에서는 터치 라우팅 배선들(TW1, TW3, TW5)이 용이하게 댐(DAM)을 타고 넘어갈 수 있도록 제1 방향(y축 방향)으로 댐(DAM)의 폭이 넓어진다. 도 7에 도시된 바와 같이 중첩 영역(OVA)에서 댐(DAM)은 비중첩 영역(NOVA)의 댐(DAM)보다 폭이 넓어져 터치 라우팅 배선들(TW1, TW3, TW5)이 연장된 방향으로 돌출될 수 있다. 예를 들어, 중첩 영역(OVA)에서 댐(DAM)은 비중첩 영역(NOVA)의 댐(DAM)의 연장 방향(x축 방향)과 교차하는 방향(y축 방향)으로 일측과 마주보는 타측 각각으로 돌출될 수 있다. 도 7에서는 중첩 영역(OVA)에서 댐(DAM)이 각진 형상으로 돌출된 것으로 도시하였으나, 라운드진 형상으로 돌출될 수도 있다.

하기에서 개시하는 도 8과 도 9에서는 댐의 단면 형상이 도 6에 도시된 댐과 다르게 도시되었으나, 도 6에서는 표시영역과 비표시 영역을 한 도면에 나타내기 위해 댐의 형상을 간략히 도시한 것이다. 그리고 본 발명에서는 하나의 댐을 예로 댐의 폭, 각도, 높이 등을 후술하고 있지만, 댐이 복수인 경우 후술하는 댐의 폭, 각도 및 높이의 범위 내에서 서로 동일하거나 다르게 구성될 수도 있다.

도 8을 참조하여 터치 라우팅 배선들과 댐이 중첩되지 않는 비중첩 영역을 살펴보면, 댐(DAM) 상에 제2 패시베이션막(PAS2), 제3 패시베이션막(PAS3), 제2 버퍼층(BUF2) 및 절연층(INS)이 순차적으로 적층되어 배치될 수 있다.

댐(DAM)은 제1 댐부(DM1), 제2 댐부(DM2) 및 제3 댐부(DM3)를 포함한다. 제1 댐부(DM1)는 제1 각도(θ1)의 경사를 이루고 제1 폭(W1)으로 이루어질 수 있다. 제1 댐부(DM1)는 댐(DAM)의 형상을 유지할 수 있는 각도로 이루어질 수 있다. 제1 댐부(DM1)의 제1 각도(θ1)는 30 내지 60도일 수 있다.

제1 댐부(DM1)는 제1 각도를 유지하고 인캡슐레이션막(ENC)의 커버층(PCL)의 넘침을 방지할 수 있는 폭으로 이루어질 수 있다. 제1 댐부(DM1)의 제1 폭(W1)은 20 내지 70㎛로 이루어질 수 있다. 제1 댐부(DM1)는 경우 직선으로 이루어진 영역보다 곡선으로 이루어진 영역의 폭이 더 크게 이루어질 수 있다.

제2 댐부(DM2)와 제3 댐부(DM3)는 인캡슐레이션막(ENC)의 커버층(PCL)의 넘침을 방지할 수 있는 제1 높이(h1)로 제1 댐부(DM1) 상에 배치될 수 있다. 제1 높이(h1)는 1 내지 3㎛로 이루어질 수 있다. 댐(DAM)은 인캡슐레이션막(ENC)의 커버층(PCL)의 넘침을 방지할 수 있도록 전체 높이가 이루어질 수 있다. 댐(DAM)의 전체 높이인 제2 높이(h2)는 인캡슐레이션막(ENC)의 커버층(PCL)이 넘치지 않도록 3.5㎛ 내지 7㎛ 이하로 이루어질 수 있다.

도 9를 참조하여, 터치 라우팅 배선들과 댐이 교차하여 중첩하는 중첩 영역을 살펴보면, 댐(DAM) 상에 제2 패시베이션막(PAS2), 제3 패시베이션막(PAS3), 제2 버퍼층(BUF2) 및 절연층(INS)이 순차적으로 적층되어 배치될 수 있다. 그리고, 절연층(INS) 상에 제1 터치 라우팅 배선(TW1)이 배치될 수 있다.

댐(DAM)은 제1 댐부(DM1), 제2 댐부(DM2) 및 제3 댐부(DM3)를 포함한다. 제1 댐부(DM1)는 제2 각도(θ2)의 경사를 이루고 제2 폭(W2)으로 이루어질 수 있다. 제1 댐부(DM1)의 제2 각도(θ2)는 전술한 비중첩 영역(NOVA)의 제1 댐부(DM1)의 제1 각도(θ1)에 대비하여 작거나 같게 이루어질 수 있다. 제1 댐부(DM1)의 제2 각도(θ2)는 20 내지 40도로 이루어질 수 있다. 여기서, 제2 각도(θ2)가 20도 이상이면 인캡슐레이션막의 제조시 인캡슐레이션막의 커버층의 물질이 넘치는 것을 방지할 수 있고, 제2 각도(θ2)가 40도 이하이면 제1 터치 라우팅 배선(TW1)이 댐(DAM)의 단차에 의해 단락되는 것을 방지할 수 있다.

그리고, 중첩영역(OVA)에서 제1 댐부(DM1)의 제2 폭(W2)은 상기 전술한 비중첩 영역(NOVA)의 제1 댐부(DM1)의 제1 폭(W1)에 대비하여 넓게 이루어질 수 있다. 제1 댐부(DM1)의 제2 폭(W2)은 20 내지 80㎛로 이루어질 수 있다. 제1 댐부(DM1)의 제2 폭(W2)이 20㎛ 이상이면 제1 댐부(DM1)의 제2 각도(θ2)를 작게 형성하기 용이하여 제1 터치 라우팅 배선(TW1)이 댐(DAM)의 단차에 의해 단락되는 것을 방지할 수 있고, 제2 폭(W2)이 80㎛ 이하이면 비표시 영역이 증가하는 것을 방지할 수 있다.

중첩 영역(OVA)에서의 댐(DAM)은 인캡슐레이션막의 커버층 물질이 넘치는 것을 방지하고 터치 라우팅 배선이 단락되지 않도록 전체 높이인 제4 높이(h4)로 이루어질 수 있다. 댐(DAM)의 전체 높이인 제4 높이(h4)는 전술한 비중첩 영역(NOVA)의 제2 높이(h2)에 대비하여 낮게 이루어질 수 있다. 댐(DAM)의 제4 높이(h4)는 3 내지 4.5㎛로 이루어질 수 있다. 댐(DAM)의 제4 높이(h4)가 3㎛ 이상이면, 인캡슐레이션막의 제조시 인캡슐레이션막의 커버층 물질이 넘치는 것을 방지할 수 있다. 댐(DAM)의 제4 높이(h4)가 4.5㎛ 이하이면, 제1 터치 라우팅 배선(TW1)이 댐(DAM)의 단차에 의해 단락되는 것을 방지할 수 있고 제조 공정 시 댐들(DAM) 사이에 도포되는 포토레지스트의 두꺼운 두께로 터치 라우팅 배선의 패턴 불량에 따른 터치 라우팅 배선의 쇼트 발생을 방지할 수 있다.

중첩 영역(OVA)에서의 댐(DAM)의 제2 댐부(DM2)와 제3 댐부(DM3)는 인캡슐레이션막의 커버층의 물질이 넘치는 것을 방지하고 터치 라우팅 배선이 단락되지 않도록 제3 높이(h3)로 제1 댐부(DM1) 상에 배치될 수 있다. 제3 높이(h3)는 비중첩 영역(NOVA)의 제1 높이(h1)에 대비하여 낮게 이루어질 수 있다. 제3 높이(h3)는 1 내지 2.5㎛로 이루어질 수 있다.

또한, 중첩 영역에서의 댐(DAM)의 전체 높이(h4)를 비중첩 영역(NOVA)에서의 댐(DAM)의 전체 높이(h2)보다 낮게 형성하기 위해, 댐(DAM)의 제1 댐부(DM1)의 높이를 조절할 수도 있다. 구체적으로, 도 8과 같이, 비중첩 영역(NOVA)에서의 댐(DAM)의 제1 댐부(DM1)는 제1 높이(h1)에서 제2 높이(h2)를 뺀 나머지 높이인 제5 높이(h2-h1)로 이루어질 수 있다. 제5 높이(h2-h1)는 2.5 내지 4㎛로 이루어질 수 있다. 또한, 도 9와 같이, 중첩 영역(OVA)에서의 댐(DAM)의 제1 댐부(DM1)는 제4 높이(h4)에서 제3 높이(h3)를 뺀 나머지 높이인 제6 높이(h4-h3)로 이루어질 수 있다. 제6 높이(h4-h3)는 상기 비중첩 영역(NOVA)의 제5 높이(h2-h1)에 대비하여 같거나 낮게 이루어진다. 제6 높이(h4-h3)는 2 내지 3㎛로 이루어질 수 있다.

전술한 바와 같이, 본 발명은 터치 라우팅 배선들과 중첩되는 댐의 중첩 영역에서는 터치 라우팅 배선들과 댐이 중첩되지 않는 비중첩 영역보다 댐의 높이를 낮게 형성하고 경사 각도를 작게 형성함으로써, 댐을 타고 넘어가는 터치 라우팅 배선들의 단선을 방지하고 인캡슐레이션막의 커버층 물질 코팅 시 댐에 의해 가둬지지 않고 넘치는 것을 방지할 수 있다. 본 발명은 터치 라우팅 배선들과 중첩되는 중첩 영역에서의 댐의 폭을 터치 라우팅 배선들과 중첩되지 않는 비중첩 영역에서의 댐의 폭을 더 넓게 형성함으로써, 터치 라우팅 배선들이 댐의 단차에 의해 단락되는 것을 방지할 수 있다.

이하, 비교예 및 실시예에 따라 표시장치를 제조한 실험예를 개시한다.

<비교예>

하기 표 1은 전체 댐의 높이를 동일하게 형성한 표시장치에서 댐의 높이에 따른 터치 라우팅 배선의 불량률 및 인캡슐레이션막 도포 불량(넘침 현상)을 나타내었다.

댐의 높이(㎛)	터치 라우팅 배선 불량률(%)	인캡슐레이션막 도포 불량률(%)
5	100	0
4.5	82	0
4	43	3
3.5	3	10
3	0	50

상기 표 1을 참조하면, 댐의 높이가 낮아질수록 터치 라우팅 배선의 불량률이 감소하고 댐의 높이가 낮아질수록 인캡슐레이션막 물질 코팅 시 도포 불량이 증가하는 것으로 나타났다.

<실시예>

하기 표 2는 터치 라우팅 배선과 댐이 중첩하지 않는 비중첩 영역에서 댐의 높이를 5㎛로 형성하고, 터치 라우팅 배선과 댐이 중첩하는 중첩 영역에서 댐의 높이를 하기와 같이 조절하여 형성한 표시장치의 터치 라우팅 배선의 불량률 및 인캡슐레이션막 도포 불량(넘침 현상)을 나타내었다. 도 8은 표 1과 표 2의 인캡슐레이션 도포 불량률을 나타낸 그래프이다.

중첩 영역의 댐의 높이(㎛)	터치 라우팅 배선 불량률(%)	인캡슐레이션막 도포 불량률(%)
5	100	0
4.5	82	0
4	43	0.015
3.5	3	0.05
3	0	0.25

상기 표 2를 참조하면, 중첩 영역에서의 댐의 높이가 낮아질수록 터치 라우팅 배선의 불량률이 감소하고 감소하는 것으로 나타났다.

상기 비교예와 실시예를 비교해 보면, 터치 라우팅 배선의 불량률은 터치 라우팅 배선과 댐의 중첩 영역에서 발생하기 때문에 비교예와 실시예의 불량률이 동일하게 나타난다. 인캡슐레이션막의 도포 불량률은 인캡슐레이션 물질을 가두는 댐의 높이에 따라 확연하게 나타난다. 그러나, 실시예에서는 터치 라우팅 배선과 중첩하는 댐의 높이만 낮추어 형성하였다. 터치 라우팅 배선과 중첩하는 댐의 중첩 영역은 전체 댐 영역 중에서 약 0.5%만 차지한다. 따라서, 전체 댐 영역 중 0.5%에서만 댐의 높이를 낮게 형성하여도 표 2 및 도 10에서 나타나는 바와 같이, 인캡슐레이션막의 도포 불량률은 미세한 정도만 나타나게 된다.

결과적으로, 터치 라우팅 배선과 중첩되는 영역에서 댐의 높이를 낮게 형성함으로써, 터치 라우팅 배선의 불량률이 감소하고 인캡슐레이션막의 도포 불량률이 현저하게 줄일 수 있음을 알 수 있다.

전술한 바와 같이, 본 발명의 실시예에 따른 표시장치는 터치 라우팅 배선들과 중첩되는 댐의 중첩 영역에서는 터치 라우팅 배선들과 댐의 비중첩 영역보다 댐의 높이를 낮게 형성하고 경사 각도를 작게 형성하거나, 중첩 영역에서의 댐의 폭을 넓게 형성함으로써, 댐을 타고 넘어가는 터치 라우팅 배선들의 단선을 방지하고 인캡슐레이션막 물질 코팅 시 댐에 의해 가둬지지 않고 넘치는 것을 방지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 본 발명에 도시된 예에서는 전계발광 표시장치를 예로 들어 설명했으나, 본 발명이 이에 한정되는 것은 아니며, 터치 라우팅 배선이 배치되는 영역과 중첩되는 표시패널의 비표시 영역에 전원 공급을 위한 전극이 배치되는 표시장치라면 어느 것에나 적용될 수 있다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10: 표시패널 DA: 표시영역
NDA: 비표시 영역 Tx1~Tx6: 제1 터치전극
Rx1~Rx6: 제2 터치전극 TW1~TW6: 제1 터치 라우팅 배선
RW1~RW4: 제2 터치 라우팅 배선 TP1~TP6: 제1 터치패드
RP1~RP4: 제2 터치패드 DAM : 댐
DM1~DM3: 제1 내지 제3 댐부

Claims (17)

1. 표시영역에 배치되는 화소들과, 상기 표시영역 외측 비표시 영역에 배치되는 적어도 하나의 댐을 포함하는 표시패널;
   상기 표시패널 상의 표시영역에 배치되며, 서로 교차하고 전기적으로 절연되도록 배치되는 복수의 제1 터치전극들 및 복수의 제 2 터치전극들;
   상기 표시패널 상의 비표시 영역에 배치되며, 상기 복수의 제1 터치전극들에 각각 연결되는 복수의 제1 터치 라우팅 배선들과, 상기 복수의 제2 터치전극들에 각각 연결되는 복수의 제2 터치 라우팅 배선들을 포함하며,
   상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 교차하여 중첩되고,
   상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 중첩된 중첩 영역과 상기 복수의 제1 및 제2 터치 라우팅 배선들과 중첩되지 않는 비중첩 영역을 포함하며,
   상기 중첩 영역에서의 상기 댐의 높이는 상기 비중첩 영역에서의 상기 댐의 높이보다 낮은 표시장치.
2. 제1 항에 있어서,
   상기 적어도 하나의 댐은 제1 댐부, 상기 제1 댐부 상에 배치된 제2 댐부 및 상기 제2 댐부 상에 배치된 제3 댐부를 포함하며,
   상기 중첩 영역에서의 상기 제2 및 제3 댐부의 높이는 상기 비중첩 영역에서의 상기 제2 및 제3 댐부의 높이보다 낮은 표시장치.
3. 제2 항에 있어서,
   상기 비중첩 영역의 제1 댐부는 제1 각도의 경사를 이루고, 상기 중첩 영역의 제1 댐부는 제2 각도의 경사를 이루며, 상기 제2 각도는 상기 제1 각도보다 작은 표시장치.
4. 제3 항에 있어서,
   상기 제2 각도는 20 내지 40도인 표시장치.
5. 제1 항에 있어서,
   상기 비중첩 영역의 댐은 제1 폭을 가지고 상기 중첩 영역의 댐은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭과 같거나 넓은 표시장치.
6. 제5 항에 있어서,
   상기 제2 폭은 20 내지 80㎛인 표시장치.
7. 제1 항에 있어서,
   상기 비중첩 영역의 댐은 제1 높이를 가지고, 상기 중첩 영역의 댐은 제2 높이를 가지며, 상기 제2 높이는 상기 제1 높이보다 낮은 표시장치.
8. 제1 항에 있어서,
   상기 적어도 하나의 댐은 폐쇄 루프 형상으로 이루어진 표시장치.
9. 제1 항 내지 제8 항 중 어느 한 항에 있어서,
   상기 화소는,
   기판 상에 배치된 박막 트랜지스터;
   상기 박막 트랜지스터 상에 배치된 평탄화막;
   상기 평탄화막 상에 배치된 애노드 전극;
   상기 애노드 전극 상에 배치된 뱅크층 및 스페이서; 및
   상기 뱅크층 및 스페이서 상에 배치된 발광 적층물 및 캐소드 전극을 포함하는 표시장치.
10. 제9 항에 있어서,
    상기 캐소드 전극 상에 배치된 인캡슐레이션막;
    상기 인캡슐레이션막 상에 배치된 제3 버퍼층;
    상기 제3 버퍼층 상에 배치된 절연층; 및
    상기 절연층 상에 서로 이격되어 배치된 상기 복수의 제1 터치전극들 및 복수의 제 2 터치전극들을 포함하는 표시장치.
11. 제10 항에 있어서,
    상기 제1 터치전극들은 제1 메시패턴을 포함하고 상기 제2 터치전극들은 제2 메시패턴을 포함하며,
    상기 제1 및 제2 메시패턴들은 광이 방출되지 않는 비발광 영역에 배치되는 표시장치.
12. 제9 항에 있어서,
    상기 댐의 제1 댐부는 상기 평탄화막과 동일한 물질로 이루어지고, 상기 댐의 제2 댐부는 상기 뱅크층과 동일한 물질로 이루어지며, 상기 댐의 제3 댐부는 상기 스페이서와 동일한 물질로 이루어지는 표시장치.
13. 표시영역에 배치되는 화소들과, 상기 표시영역 외측 비표시 영역에 배치되는 적어도 하나의 댐을 포함하는 표시패널;
    상기 표시패널 상의 표시영역에 배치되며, 서로 교차하고 전기적으로 절연되도록 배치되는 복수의 제1 터치전극들 및 복수의 제 2 터치전극들;
    상기 표시패널 상의 비표시 영역에 배치되며, 상기 복수의 제1 터치전극들에 각각 연결되는 복수의 제1 터치 라우팅 배선들과, 상기 복수의 제2 터치전극들에 각각 연결되는 복수의 제2 터치 라우팅 배선들을 포함하며,
    상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 교차하여 중첩되고,
    상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 중첩된 중첩 영역과 상기 복수의 제1 및 제2 터치 라우팅 배선들과 중첩되지 않는 비중첩 영역을 포함하며,
    상기 중첩 영역에서의 상기 댐의 경사는 상기 비중첩 영역에서의 상기 댐의 경사보다 작은 표시장치.
14. 제13 항에 있어서,
    상기 적어도 하나의 댐은 제1 댐부, 상기 제1 댐부 상에 배치된 제2 댐부 및 상기 제2 댐부 상에 배치된 제3 댐부를 포함하며,
    상기 비중첩 영역에서의 상기 제1 댐부는 제1 각도의 경사를 이루고 상기 중첩 영역에서의 상기 제1 댐부는 제2 각도를 이루고,
    상기 제2 각도는 상기 제1 각도보다 작은 표시장치.
15. 표시영역에 배치되는 화소들과, 상기 표시영역 외측 비표시 영역에 배치되는 적어도 하나의 댐을 포함하는 표시패널;
    상기 표시패널 상의 표시영역에 배치되며, 서로 교차하고 전기적으로 절연되도록 배치되는 복수의 제1 터치전극들 및 복수의 제 2 터치전극들;
    상기 표시패널 상의 비표시 영역에 배치되며, 상기 복수의 제1 터치전극들에 각각 연결되는 복수의 제1 터치 라우팅 배선들과, 상기 복수의 제2 터치전극들에 각각 연결되는 복수의 제2 터치 라우팅 배선들을 포함하며,
    상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 교차하여 중첩되고,
    상기 적어도 하나의 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들 중 적어도 하나와 중첩된 중첩 영역과 상기 복수의 제1 및 제2 터치 라우팅 배선들과 중첩되지 않는 비중첩 영역을 포함하며,
    상기 중첩 영역에서의 상기 댐의 폭은 상기 비중첩 영역에서의 상기 댐의 폭보다 넓은 표시장치.
16. 제15 항에 있어서,
    상기 중첩 영역에서의 상기 댐은 상기 복수의 제1 및 제2 터치 라우팅 배선들이 연장된 방향으로 돌출된 표시장치.
17. 제15 항에 있어서,
    상기 중첩 영역에서의 상기 댐은 상기 비중첩 영역에서의 상기 댐의 연장 방향과 교차하는 방향으로 일측과 마주보는 타측 각각으로 돌출된 표시장치.

Images