JP2001159872A - 平面表示装置およびその製造方法 - Google Patents

平面表示装置およびその製造方法

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Abstract

(57)【要約】 【課題】 本発明は、表示画素欠陥を起こしたスイッチ
ング素子（ＴＦＴ）を確実にリペアすることができる平
面表示装置の製造方法を提供する。 【解決手段】 本発明の平面表示装置は、ガラス基板上
に半導体層と補助容量電極とを同層に形成し、その上面
にゲート絶縁膜を形成し、その上面にゲート電極と補助
容量給電線とを同層に形成し、その上面に層間絶縁膜を
形成し、その上面にソース電極とドレイン電極を形成す
る。補助容量電極と画素電極との間の配線部にレーザを
照射して配線部の抵抗値を増加させるため、画素電極が
補助容量給電線の電圧の影響を受けなくなり、表示画素
欠陥の発生頻度を低減でき、製造歩留まりを向上でき
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画素表示用のスイ
ッチング素子に補助容量が接続された平面表示装置およ
びその製造方法に関し、例えば、アクティブマトリクス
型の液晶表示装置などを対象とする。
【０００２】
【従来の技術】液晶表示装置は、高画質、薄型軽量、低
消費電力という大きな利点を有するため、ノート型コン
ピュータや携帯電子機器などに幅広く利用されている。
特に、最近では、移動度の高い多結晶シリコンによる薄
膜トランジスタ（以下、ＴＦＴと呼ぶ）を画素スイッチ
ング素子に用いた液晶表示装置の開発研究が盛んに行わ
れている。
【０００３】図１４はこの種のＴＦＴを用いた液晶表示
装置の構造を示す上面図、図１５は図１４のＡ−Ａ線断
面図である。
【０００４】以下、図１４の液晶表示装置の製造方法に
ついて簡単に説明する。ガラス基板１の上面に、多結晶
シリコンからなる半導体層２が形成され、この半導体層
２を被覆するようにゲート絶縁膜４が形成された後、そ
の上面に第１の配線層であるゲート電極５が形成され
る。
【０００５】画素表示用のＴＦＴには、画素電極１９と
補助容量電極３とが接続されている。補助容量は、半導
体層２により形成される補助容量電極３と、ゲート電極
５と同じ層に形成される補助容量給電線６とで、ゲート
絶縁膜４を挟み込んだ構造になっている。
【０００６】図１４に示したＴＦＴは、半導体層２の材
料として多結晶シリコンを用いているため、電界効果移
動度が高く、個々のＴＦＴを小型化しても、十分な駆動
能力を得ることができる。したがって、この種のＴＦＴ
を用いてアクティブマトリクス型の液晶表示装置を構成
すると、開口率や輝度を向上できるとともに、消費電力
も減らすことができる。
【０００７】また、この種のＴＦＴは電界効果移動度が
高いため、ＴＦＴの動作を制御するためのシフトレジス
タ等の駆動回路を画像表示領域と同じガラス基板上に形
成することも可能である。このため、ＴＦＴ駆動用の基
板を別に設ける必要がなくなり、外部回路を簡略化でき
るとともに、製造工程の削減と製造コストの削減が可能
になる。
【０００８】しかしながら、図１４の液晶表示装置は、
補助容量電極３の表面性や製造途中での異物の混入等に
より、補助容量の容量絶縁膜（ゲート絶縁膜）４の絶縁
性が不十分となり、画素電極１９と補助容量給電線６と
が短絡する欠陥が生じて製造歩留まりが低下するという
問題があった。
【０００９】このような欠陥が生じると、対応する画素
はある電位に固定され、常時非点灯の画素欠陥となる。
また、対向電極との間に直流電圧が印加され続けるため
に、画素領域に対応した液晶層に含まれる液晶組成物が
劣化することになり、信頼性も低下してしまう。
【００１０】このような画素欠陥を修復する一手法とし
て、短絡不良の起きた補助容量電極部分にレーザビーム
を照射して切断し、画素電極から電気的に切り離す手法
が提案されている。この場合、修復された画素は、信号
線と画素電極との間の寄生容量の影響を受けるものの、
半点灯状態に改善される。
【００１１】
【発明が解決しようとする課題】しかしながら、高開口
率を実現するための画素構造である配線ＢＭ構造では、
配線部と画素電極とが上下に重なっているため、レーザ
ビームで配線部の一部を切断すると、そのレーザビーム
により新たな短絡不良が起きるおそれがある。
【００１２】このようなおそれを回避するには、補助容
量電極とスイッチング素子とを、予め切断するための配
線で接続しておき、画素電極を形成する前に短絡箇所を
検出して切り離す必要がある。
【００１３】ところが、アレイ基板の状態での短絡箇所
の発見率は100％ではなく、アレイ基板の完成後、対向
基板と張り合わせた後に新たに発見された短絡箇所に関
しては、修復できないという問題があった。
【００１４】本発明は、このような点に鑑みてなされた
ものであり、その目的は、表示不良画素を信頼性よくリ
ペアすることができる平面表示装置およびその製造方法
を提供することにある。
【００１５】また、本発明の他の目的は、平面表示装置
の完成後に、補助容量信号線および補助容量電極の短絡
不良箇所をリペアすることができる平面表示装置および
その製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、絶縁基板上に縦横に列設さ
れた信号線層および走査線層と、前記信号線層および前
記走査線層の各交点にスイッチング素子を介して接続さ
れた複数の画素電極と、前記スイッチング素子と半導体
配線とを介して電気的に接続された補助容量電極と、前
記補助容量電極のそれぞれに絶縁層を介して対向配置さ
れる補助容量給電線と、を含むアレイ基板を備えた平面
表示装置の製造方法において、前記半導体配線部に、レ
ーザの強度Ｒ(μJ)と前記配線部の体積Ｖ(μｍ3)とが
（１）式の関係を満たすレーザ光を照射する。 0.01×Ｖ＋0.6＜Ｒ＜0.1×Ｖ＋1.5 …（１）
【００１７】
【発明の実施の形態】以下、本発明に係る平面表示装置
およびその製造方法について、図面を参照しながら具体
的に説明する。以下では、平面表示装置の一例として、
液晶表示装置について説明する。
【００１８】（第１の実施形態）図３は本発明の第１の
実施形態である液晶表示装置の第１の実施形態の上面
図、図４は図３のＡ−Ａ線断面図、図５は図３のＢ−Ｂ
線断面図である。図５では、簡略化のため、対向基板側
を省略している。
【００１９】図３の液晶表示装置は、配線部にレーザを
照射して、配線部を高抵抗化させる点に特徴がある。こ
れにより、画素電極が補助容量給電線に短絡して欠点と
なった場合でも、効果的にリペアすることができる。レ
ーザは、例えば図３の点線Ｌ１，Ｌ２に照射される。
【００２０】図６は図３の半導体回路の製造工程を示す
断面図であり、この断面図に基づいて図３の半導体回路
の製造工程を順に説明する。
【００２１】まず、ガラス基板１上に、例えば、プラズ
マＣＶＤ法により、膜厚30nm〜100nmの非結晶シリコン
層を成膜する。次に、例えば、エキシマ・レーザー・ア
ニール法等により、非結晶シリコン層を結晶化して多結
晶シリコン層を生成し、フォトリソグラフィ工程により
島状にエッチング加工してＴＦＴおよび接続配線部を構
成する半導体層２を形成する。同時に、多結晶シリコン
層からなる補助容量電極３も形成する（図６（ａ））。
【００２２】次に、半導体層２の上面に、例えば酸化シ
リコン膜などを膜厚100nm程度成膜し、ゲート絶縁膜４
を形成する（図６（ｂ））。
【００２３】次に、スパッタリング法により、第１の配
線層（例えば、MoＷ合金層）を成膜した後、このMoＷ合
金層をフォトリソグラフィ法によりエッチング加工して
レジストの剥離を行い、ゲート電極５を形成する。同時
に、補助容量給電線６も同層に形成する（図６
（ｃ））。
【００２４】次に、第１の配線層のゲート電極５をマス
クとして、例えば、ボロンＢの高濃度ドーピングを行
う。ドーピングは、例えばイオン注入により行い、ドー
ズ量は２×1015〜５×1016／cm2程度が最適である。こ
のドーピングにより、ソース領域低抵抗半導体層７と、
ドレイン領域低抵抗半導体層８と、ドレイン領域低抵抗
半導体層８から延在される接続配線部８’とが形成され
る（図６（ｃ））。
【００２５】次に、ゲート電極５とゲート絶縁膜４の上
面を酸化シリコンなどで覆って層間絶縁膜９を形成す
る。次に、ソース領域低抵抗半導体層７とドレイン領域
低抵抗半導体層８の上方に位置するゲート絶縁膜４と層
間絶縁膜９の一部領域をフォトリソグラフィ法によりエ
ッチング除去し、それぞれコンタクトホール１０，１１
を形成する。
【００２６】また、層間絶縁膜９の上面に、第２の配線
層として、スパッタリング法により、膜厚500nm程度のA
l層を成膜し、フォトリソグラフィ法によりエッチング
加工して、ソース電極１２およびドレイン電極１３を形
成する。
【００２７】ソース電極１２の形成材料であるAl層は、
コンタクトホール１０の内部に充填されてソース領域低
抵抗半導体層７に接続される。同様に、コンタクトホー
ル１１の内部にもAl層が充填されてドレイン領域低抵抗
半導体層８に接続される（図６（ｄ））。
【００２８】補助容量電極３の一部はイオン注入法等に
より低抵抗化され、この低抵抗化された部分の上方に位
置する層間絶縁膜９には、第２の配線層を埋め込むため
のコンタクトホール１５ａが形成される。
【００２９】また、接続配線部８’の端部上方に位置す
る層間絶縁膜９にも第２配線層を埋め込むためのコンタ
クトホール１５ｂが形成される。このコンタクトホール
１５ａ，１５ｂには、接続配線として機能する第２の配
線層１４が埋め込まれる。
【００３０】次に、第２の配線層１４の上面には、図５
に示すように、素子部を保護するための絶縁膜１６が形
成される。絶縁膜１６の上面には、カラーフィルタ層１
７が形成され、その上面にはオーバーコート層１８が形
成され、さらにその上面には画素電極１９が形成され
る。カラーフィルタ層１７、オーバーコート層１８およ
び画素電極１９の一部にはコンタクトホールが形成さ
れ、このコンタクトホールにより、画素電極１９とドレ
イン電極１３とを接続するコンタクト２０が形成される
（図３）。
【００３１】次に、画素電極１９の上面には、液晶分子
を配向させるためのポリイミドからなる配向膜２１が形
成される。以上の工程により、図４に示すように、アレ
イ基板５０が完成する。
【００３２】このアレイ基板５０は、配向膜２３、対向
電極２４およびガラス基板１からなる対向基板５１と対
向配置され、両基板間に液晶層２２が挟み込まれて封止
される。以上の工程により、液晶表示装置が完成する。
【００３３】上述したように、補助容量を構成する補助
容量電極３と補助容量給電線６との間の絶縁が不十分で
あったり、補助容量電極３と補助容量給電線６との間の
ゲート絶縁膜４に導電性の異物が混入したりすると、画
素電極１９と補助容量給電線６との短絡不良が起きる。
【００３４】本出願人は、半導体層にて接続配線部８’
を構成し、この接続配線部８’にそれぞれ異なる強度の
レーザを照射したときに、配線部の断面形状と液晶の比
抵抗値との間に相関があることを実験により確かめた。
【００３５】図７はこの実験結果を示す図であり、横軸
はレーザの照射エネルギー、縦軸は液晶の比抵抗値であ
る。なお、図７は波長532nmのレーザを放射するNTN製NR
S-45を用いた例を示している。
【００３６】図７に示すように、レーザの照射エネルギ
ーにより、第１期〜第４期までの４段階の異なる特性が
得られた。図８Ａは第１期の配線部の状態を模式的に示
す図、図８Ｂは第２期の配線部の状態を模式的に示す
図、図８Ｃは第３期の配線部の状態を模式的に示す図、
図８Ｄは第４期の配線部の状態を模式的に示す図であ
る。
【００３７】第１期は、接続配線部８’を構成するポリ
シリコン層が消失・変色する状態であり、この状態で
は、レーザ照射位置の比抵抗値はまだ高い。
【００３８】第２期は、レーザの照射位置の中心から周
囲の層間絶縁層９にかけて、すり鉢状のクラックが入る
状態であり、この状態では、すり鉢状のクラックは液晶
層にまで達しておらず、絶縁層９は液晶層２２に接触せ
ず、比抵抗値もほとんど低下しない。
【００３９】第３期は、クラックが大きくなって空洞が
できる状態であり、空洞の一部が液晶層２２に接触する
ようになるが、第２期より若干、抵抗値が低下するにす
ぎない。
【００４０】第４期は、絶縁層９のほとんどが液晶中に
飛散する状態であり、飛散物により液晶中の比抵抗が低
下し、いわゆる表示むらが生じやすい。
【００４１】本出願人は、図８の第２期から第４期の一
部までの状態を維持するように、レーザの照射エネルギ
ーを設定することにより、表示品質の向上を図った。
【００４２】また、本出願人は、図９に示すように、レ
ーザにより消失する配線部の体積（横軸）と、表示特性
の回復が可能な抵抗値を示すレーザエネルギー（縦軸）
に相関があることを発見した。
【００４３】図９に示すように、配線部の体積がわかれ
ば、高抵抗化が可能なレーザの照射エネルギーを求める
ことができ、逆に、レーザの照射エネルギーが予め定ま
っている場合には、配線部の体積をレーザの照射エネル
ギーに応じた値に設定することにより、配線部を高抵抗
化することができる。
【００４４】本出願人は、図８および図９の両方の特性
を考慮に入れて、以下の条件で実験を行った。まず、図
８の第２期に相当するレーザエネルギーを図３の点線部
Ｌ１またはＬ２に照射して、比抵抗を低下させないよう
な構造にする。次に、図９を参考にして、レーザエネル
ギーが（１）式を満たすように設定して、配線の高抵抗
化を実現する。 0.01×Ｖ＋0.6＜Ｒ＜0.1×Ｖ＋1.5 …（１）
【００４５】図９によれば、第２期を実現するレーザエ
ネルギーは0.8μJである。そこで、多結晶シリコンから
なる配線部の幅を500オングストローム、配線面積を６
μｍ×３μｍにした。この結果、補助容量電極３と補助
容量給電線６とが短絡した液晶表示装置では、配線部を
液晶中に飛散させることなく高抵抗化させることが可能
になり、信頼性の高い製造プロセスが得られた。
【００４６】（第２の実施形態）図１０は本発明の第２
の実施形態である液晶表示装置の平面図、図１１は図１
０のA-B-C線断面図である。本実施形態の液晶表示装置
は、縦横に列設された信号線６１および走査線６２を有
する。各信号線６１は、層間絶縁膜６３を介して、走査
線６２および補助容量給電線６４に対して直交するよう
に配置されている。補助容量給電線６４は、走査線６２
と同一の層に形成されるとともに、走査線６２に対して
平行に形成されている。信号線６１および補助容量給電
線６４により区画された領域は、一画素領域に相当す
る。
【００４７】補助容量給電線６４の一部は、ゲート絶縁
膜６５を介して、ポリシリコン膜により形成された補助
容量電極６６に対向配置され、補助容量給電線６４と補
助容量電極６６との間で補助容量素子を形成している。
【００４８】画素電極６７は、信号線６１および補助容
量給電線６４の上方に、その周縁部を重ねるように配置
されている。スイッチング素子として機能する画素ＴＦ
Ｔ６８(Thin Film Transistor)は、信号線６１と走査線
６２の各交点近傍に配置されている。
【００４９】画素ＴＦＴ６８は、ポリシリコン膜により
形成されたドレイン電極６９およびソース電極７０と、
ゲート絶縁膜６５を介して形成された走査線６２の一部
領域からなるゲート電極７１とを有する。ドレイン電極
６９は、コンタクトホール７２を介して信号線６１に電
気的に接続されている。
【００５０】本実施形態は、補助容量電極６６に接続さ
れる第１の配線層７３と、画素ＴＦＴ６８のソース電極
と第１の配線層７３とに接続される第２の配線層７４
と、補助容量素子の上部電極７５と画素ＴＦＴのソース
電極７０とに接続される第３の配線層７６とを設け、第
１および第２の配線層７３，７４を互いに上下に異なる
層に形成する点に特徴がある。
【００５１】より具体的には、画素ＴＦＴ６８のソース
電極７０は、コンタクトホール７７と第３の配線層７６
を介して、補助容量素子の上部電極７５に接続されてい
る。補助容量電極６６は、第１の配線層７３とコンタク
トホール７８を介して第２の配線層７４に接続され、こ
の第２の配線層７４は画素ＴＦＴ６８のソース電極７０
に接続されている。
【００５２】第１の配線層７３は、補助容量電極６６と
同一層に形成される。第２および第３の配線層７４，７
６は、補助容量電極６６の上部電極７５と同一層に形成
される。
【００５３】第１の配線層７３の少なくとも一部と第２
の配線層７４の少なくとも一部は、補助容量給電線６４
と補助容量電極６６に上下に重ならないように配置され
る。望ましくは、図１２に示すように、第１の配線層７
３の長さと第２の配線層７４の長さは略等しく設定され
る。これにより、第１または第２の配線層７３，７４の
どちらにレーザビームを照射しても、その配線層を確実
に切断することができる。
【００５４】また、第１の配線層７３と、第２および第
３の配線層７４，７６とは、それぞれ異なる材料で形成
され、第１の配線層７３は最下層の配線層（例えば、ポ
リシリコン層）であり、第２および第３の配線層７４，
７６は最上層の配線層（例えば、Ta等）である。
【００５５】本実施形態では、アレイ基板１００の状
態、すなわち対向基板１０１と張り合わせてセルを形成
する前の状態で補助容量電極６６と補助容量給電線６４
との短絡箇所が検出された場合には、図１１の矢印ｙ１
で示すように、アレイ基板１００の上方からレーザビー
ムを照射して第２の配線層７４を切断する。一方、セル
形成後は、図１１の矢印ｙ２で示すように、アレイ基板
１００の下方からレーザビームを照射して第１の配線層
７３を切断する。
【００５６】図１３は画素ＴＦＴ６８の周辺の等価回路
図である。図１３の「×」で示す位置が切断される。
【００５７】従来の液晶表示装置は、第１の配線層７３
を備えていなかったため、アレイ基板１００の完成前に
補助容量電極６６と補助容量給電線６４の短絡箇所を検
出できなかった場合には、液晶セル完成後に短絡が検出
されても、そのリペアを行えなかった。その理由は、画
素ＴＦＴ６８のソース電極７７と補助容量電極６６とを
接続する第２の配線層７４は、画素電極６７の近くに形
成されているため、基板の裏面側からレーザビームを照
射すると、画素電極６７がレーザビームの影響を受ける
おそれがあるためである。また、第２の配線層７４とガ
ラス基板６０との間には層間絶縁膜６３が配置されてい
るため、レーザビームを第２の配線層７４の所望の位置
に照射するのが困難であった。
【００５８】図１４は、第１の配線層７３を設けずに第
２の配線層７４により補助容量電極６６と画素ＴＦＴ６
８とを接続する従来例の平面図である。図１４の場合、
補助容量電極６６と補助容量給電線６４との短絡不良が
起きると、レーザビームにより第２の配線層７４を切断
する必要があるが、第２の配線層７４は上部電極７５と
同一層に形成されるため、画素電極６７がレーザビーム
の影響を受けるおそれがあるとともに、層間絶縁膜６３
があるためにレーザビームを精度よく第２の配線層７４
に照射できないという問題がある。
【００５９】一方、本実施形態の場合、基板の裏面側か
ら第１の配線層７３にレーザビームを照射することによ
り、画素電極６７に影響を与えることなく第２の配線層
７４を切断できる。すなわち、図１１に示すように第１
の配線層７３の上面には絶縁膜６３が形成されているた
め、矢印ｙ２に示すように基板の裏面側から第２の配線
層７４にレーザビームを照射しても、このレーザビーム
が画素電極６７に届くことはない。また、第１の配線層
７３はガラス基板６０に密接して形成されるため、レー
ザビームを確実に第１の配線層７３に照射できる。した
がって、リペアの精度を高めることができ、信頼性の高
い液晶表示装置が得られる。
【００６０】図１５は本実施形態の液晶表示装置の製造
工程を示す断面図である。以下、図１５に基づいて、本
実施形態の液晶表示装置の製造工程を説明する。まず、
高歪点ガラス基板や石英基板などの透光性絶縁性基板上
に、ＣＶＤ法などによりアモルファスシリコン膜を50nm
程度被着する（図１５（ａ））。
【００６１】次に、450℃で１時間程度、炉アニールを
行った後、XeClエキシマレーザを照射し、アモルファス
シリコンを多結晶化する。次に、多結晶シリコンをフォ
トエッチング法によりパターンニングし、表示領域内の
画素ＴＦＴ６８のチャネル層と駆動回路領域のＴＦＴ
（回路ＴＦＴ）のチャネル層となるポリシリコン膜を形
成するとともに、補助容量を形成するための補助容量電
極６６と、補助容量電極６６に接続される第１の配線層
７３とを形成する（図１５（ｂ））。
【００６２】次に、ＣＶＤ法により、絶縁基板の全面
に、ゲート絶縁膜６５となるSiＯx膜を100nm程度被着し
た後、SiOx膜の上面全体に、Ta、Cr、Al、Mo、Ｗ、Cuな
どの単体金属、これら金属の積層膜または合金膜を400n
m程度被着し、フォトエッチング法により所定の形状に
パターンニングする（図１５（ｃ））。この結果、走査
線６２、補助容量給電線６４、画素ＴＦＴ６８のゲート
電極７１、回路ＴＦＴのゲート電極７１、および駆動回
路領域内の各種配線が形成される。
【００６３】次に、ゲート電極７１をマスクとして、イ
オン注入やイオンドーピング法により不純物の注入を行
い、画素ＴＦＴ６８のドレイン電極６９およびソース電
極７０と、Nch型回路ＴＦＴ８５のソース電極７０およ
びドレイン電極６９を形成する。不純物の注入は、例え
ば加速電圧80keVで５×1015atoms/cm2のドーズ量で、Ｐ
Ｈ3／Ｈ2によりリンを高濃度注入する。
【００６４】次に、画素ＴＦＴ６８と駆動回路領域のNc
h型回路ＴＦＴ８５に不純物が注入されないように、こ
れらＴＦＴをレジストで被覆した後、Ｐch型回路ＴＦＴ
８６のゲート電極７１をマスクとして、加速電圧80keV
で５×1015atoms/cm2のドーズ量でＢ2Ｈ6／Ｈ2によりボ
ロンを高濃度注入し、Ｐch型回路ＴＦＴ８６のソース電
極７０とドレイン電極６９とを形成する。
【００６５】次に、Ｎch型ＬＤＤ(Lightly Doped Drai
n)を形成するための不純物注入を行い、基板をアニール
することにより不純物を活性化する。次に、例えばPECV
D法を用いて絶縁基板の全面にSiＯ2からなる膜６３を50
0nm程度被着する。
【００６６】次に、フォトエッチング法により、画素Ｔ
ＦＴ６８のドレイン電極６９に至るコンタクトホール７
２と、ソース電極７０に至るコンタクトホール７７と、
第１の配線層７３に至るコンタクトホール７８と、回路
ＴＦＴのソース電極７０およびドレイン電極６９に至る
コンタクトホール７９，８０とを形成する（図１５
（ｄ））。
【００６７】次に、Ta、Cr、Al、Mo、Ｗ、Cuなどの単体
金属、これら金属の積層膜または合金膜を500nm程度被
着し、フォトエッチング法により所定の形状にパターン
ニングし、信号線６１、画素ＴＦＴ６８のドレイン電極
６９と信号線６１の接続領域８１、ソース電極７０と第
１の配線層７３とを接続する第２の配線層７４、補助容
量素子の上部電極７５、および駆動回路領域内の回路Ｔ
ＦＴの各種配線領域等を形成する（図１５（ｄ））。
【００６８】次に、PECVD法により、絶縁基板の全面
に、SiＮxからなる保護絶縁膜８２を成膜し、フォトエ
ッチング法により補助容量素子の上部電極７５に至るコ
ンタクトホール８３を形成する（図１５（ｅ））。
【００６９】次に、有機絶縁膜８４を全面に２μｍほど
塗布し、補助容量素子の上部電極７５に至るコンタクト
ホール８３を形成する。
【００７０】最後に、ＩＴＯをスパッタ法により100nm
程度成膜し、フォトエッチング法により所定の形状にパ
ターンニングして、画素電極６７を形成する。画素電極
６７を上部電極７５に接続させることで、図１１に示す
アレイ基板１００が完成する。
【００７１】一方、透明性絶縁基板として例えばガラス
基板９０上に、顔料などを分散させた着色層９１を形成
し、その上面にスパッタ法により例えばＩＴＯからなる
透明性電極である対向電極９２を形成することにより、
対向基板１０１が得られる。
【００７２】次に、アレイ基板１００の画素電極６７形
成面側全面と対向基板１０１の対向電極形成面側全面
に、低温キュア型のポリイミドからなる配向膜９３，９
４を印刷塗布し、両基板を対向させたときに配向軸が90
°となるようにラビング処理をする。その後、両基板を
対向させて組み立ててセル化し、両基板の間隙にネマテ
ィック液晶を注入して封止する。そして、両基板の絶縁
基板側に偏光板を貼り付けることにより、液晶表示装置
が得られる。
【００７３】このようにして出来上がった液晶表示装置
は、第１および第２の配線層７３，７４を介して画素Ｔ
ＦＴ６８のソース電極７０と補助容量電極６６とを電気
的に接続するため、アレイ基板１００の完成時には修復
できなかった補助容量電極６６および補助容量給電線６
４の短絡箇所を、セル完成後にアレイ基板１００の裏面
からレーザビームを照射しての配線層７３を切断するこ
とり、補助容量電極６６と画素電極６７とを電気的に切
り離すことができる。このため、セル完成後でも、補助
容量電極６６と補助容量給電線６４との短絡不良をリペ
アすることができる。
【００７４】上述した第２の実施形態では、画素ＴＦＴ
６８のチャネル領域等の半導体層をポリシリコンで形成
したアクティブマトリクス型液晶表示装置について説明
したが、ポリシリコン以外の材料を用いて半導体層を形
成してもよい。
【００７５】上述した各実施形態では、本発明を液晶表
示装置の製造方法に適用した例について説明したが、本
発明は、液晶表示装置以外の各種の平面表示装置、例え
ば、ＥＬ(electroluminescence)表示装置などにも適用
可能である。
【００７６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、スイッチング素子と補助容量電極との接続経路と
して、第１および第２の配線層を設けるため、アレイ基
板の完成時に補助容量電極と補助容量給電線との短絡不
良が見つかった場合には、基板の上方から第２の配線層
にレーザビームを照射して同配線層を切断し、平面表示
装置の完成後に補助容量電極と補助容量給電線との短絡
不良が見つかった場合には、基板の裏面側から第１の配
線層にレーザビームを照射して同配線層を切断すること
ができる。
【図面の簡単な説明】
【図１】従来のＴＦＴを用いた液晶表示装置の構造を示
す上面図。
【図２】図１のＡ−Ａ線断面図。
【図３】本発明に係る平面表示装置の製造方法の一実施
形態の上面図。
【図４】図１のＡ−Ａ線断面図。
【図５】図１のＢ−Ｂ線断面図。
【図６】図１の半導体回路の製造工程を示す断面図。
【図７】横軸がレーザの照射エネルギー、縦軸が液晶の
比抵抗値を示す図。
【図８】第１〜第４期の配線部の状態を模式的に示す
図。
【図９】レーザにより消失する配線部の体積（横軸）
と、表示特性の回復が可能な抵抗値を示すレーザエネル
ギー（縦軸）との関係を示す図。
【図１０】本発明の第２の実施形態である液晶表示装置
の平面図。
【図１１】図１０のA-B-C線断面図。
【図１２】図１０を拡大した図。
【図１３】画素ＴＦＴ周辺の等価回路図。
【図１４】第１の配線層を設けずに第２の配線層により
補助容量電極と画素ＴＦＴとを接続する従来例の平面
図。
【図１５】本実施形態の液晶表示装置の製造工程を示す
断面図。
【符号の説明】
１ ガラス基板 ２ 半導体層 ３ 補助容量電極 ４ ゲート絶縁膜 ５ ゲート電極 ６ 補助容量給電線 ７ ソース領域低抵抗半導体層 ８ ドレイン領域低抵抗半導体層 ９ 層間絶縁膜 １０，１１ コンタクトホール １２ ソース電極 １３ ドレイン電極 １３ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】絶縁基板上に縦横に列設された信号線層お
    よび走査線層と、前記信号線層および前記走査線層の各
    交点にスイッチング素子を介して接続された複数の画素
    電極と、前記スイッチング素子と半導体配線とを介して
    電気的に接続された補助容量電極と、前記補助容量電極
    のそれぞれに絶縁層を介して対向配置される補助容量給
    電線と、を含むアレイ基板を備えた平面表示装置の製造
    方法において、 前記半導体配線部に、レーザの強度Ｒ(μJ)と前記配線
    部の体積Ｖ(μｍ3)とが（１）式の関係を満たすレーザ
    光を照射することを特徴とする平面表示装置の製造方
    法。 0.01×Ｖ＋0.6＜Ｒ＜0.1×Ｖ＋1.5 …（１）
  2. 【請求項２】前記レーザ光は、前記絶縁基板のスイッチ
    ング素子形成面とは逆の面方向から照射されることを特
    徴とする請求項１に記載の平面表示装置の製造方法。
  3. 【請求項３】前記スイッチング素子は活性層を含み、 前記活性層、前記半導体配線および前記補助容量電極
    は、同一工程により形成されることを特徴とする請求項
    １に記載の平面表示装置の製造方法。
  4. 【請求項４】前記活性層、前記半導体配線および前記補
    助容量電極は、多結晶シリコンを用いて形成されること
    を特徴とする請求項３に記載の平面表示装置の製造方
    法。
  5. 【請求項５】レーザ照射が欠陥画素に対して選択的に行
    われることを特徴とする請求項１に記載の平面表示装置
    の製造方法。
  6. 【請求項６】前記アレイ基板と前記アレイ基板に対向す
    る対向基板との間に液晶層を配置することを特徴とする
    請求項１に記載の平面表示装置の製造方法。
  7. 【請求項７】絶縁基板上に縦横に列設された信号線およ
    び走査線と、前記信号線および前記走査線の各交点にス
    イッチング素子を介して接続された複数の画素電極と、
    前記スイッチング素子それぞれに電気的に接続された複
    数の補助容量電極と、前記補助容量電極それぞれに絶縁
    層を介して対向配置された補助容量給電線と、を有する
    アレイ基板を備えた平面表示装置において、 前記補助容量電極に接続される第１の配線層と、 前記スイッチング素子と前記第１の配線層とに接続され
    る第２の配線層と、 前記画素電極に接続される上部電極と前記スイッチング
    素子とに接続される第３の配線層と、を備え、 前記第１および第２の配線層は、互いに上下に異なる層
    に形成されることを特徴とする平面表示装置。
  8. 【請求項８】前記第２の配線層および前記補助容量給電
    線は、互いに上下に重ならないように形成されることを
    特徴とする請求項７に記載の平面表示装置。
  9. 【請求項９】前記第１の配線層は、前記補助容量電極と
    同一層に形成されることを特徴とする請求項７に記載の
    平面表示装置。
  10. 【請求項１０】前記第２および第３の配線層は、前記上
    部電極と同一層に形成されることを特徴とする請求項７
    に記載の平面表示装置。
  11. 【請求項１１】前記第１および第２の配線層の長さは略
    等しく設定されることを特徴とする請求項７に記載の平
    面表示装置。
  12. 【請求項１２】前記スイッチング素子のチャネル領域、
    前記補助容量電極および前記第１の配線層は、多結晶シ
    リコンを用いて形成されることを特徴とする請求項７に
    記載の平面表示装置。
  13. 【請求項１３】絶縁基板上に縦横に列設された信号線お
    よび走査線と、前記信号線および前記走査線の各交点に
    スイッチング素子を介して接続された複数の画素電極
    と、前記スイッチング素子それぞれに電気的に接続され
    た複数の補助容量電極と、前記補助容量電極それぞれに
    絶縁層を介して対向配置された補助容量給電線と、を有
    するアレイ基板を備えた平面表示装置の製造方法におい
    て、 前記スイッチング素子と前記補助容量電極とを接続する
    第１の配線層と、前記補助容量電極とを形成する工程
    と、 基板上面に、第１の絶縁層を介して、ゲート電極および
    前記補助容量給電線を形成する工程と、 基板上面に、第２の絶縁層を介して、前記スイッチング
    素子と前記第１の配線層とに接続される第２の配線層
    と、前記画素電極に接続される上部電極と前記スイッチ
    ング素子とに接続される第３の配線層とを形成する工程
    と、 基板上面に保護膜を形成する工程と、 前記保護膜の上面に、第３の絶縁膜を介して前記画素電
    極を形成する工程と、を備えることを特徴とする平面表
    示装置の製造方法。
  14. 【請求項１４】前記第２および第３の配線層と前記上部
    電極とを形成した後、前記第３の絶縁膜を形成する前
    に、前記補助容量電極および前記補助容量給電線の短絡
    箇所に対応する前記第１の配線層の所定位置に基板上方
    からレーザビームを照射して前記第１の配線層を切断す
    る工程を備えることを特徴とする請求項１３に記載の平
    面表示装置の製造方法。
  15. 【請求項１５】前記アレイ基板の完成後に、前記アレイ
    基板の前記画素電極と対向基板の対向電極とを、液晶層
    を挟んで対向配置させて両基板を封止する工程と、 前記アレイ基板完成前に修復できなかった前記補助容量
    電極と前記補助容量給電線との短絡箇所に対応する前記
    第１の配線層の所定位置に、前記アレイ基板の裏面から
    レーザビームを照射して前記第１の配線層を切断する工
    程と、を備えることを特徴とする請求項１３に記載の平
    面表示装置の製造方法。
  16. 【請求項１６】前記第３の絶縁膜は、有機絶縁膜または
    カラーフィルター層であることを特徴とする請求項１３
    に記載の平面表示装置の製造方法。
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