KR20120000254A - 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20120000254A KR20120000254A KR1020100060512A KR20100060512A KR20120000254A KR 20120000254 A KR20120000254 A KR 20120000254A KR 1020100060512 A KR1020100060512 A KR 1020100060512A KR 20100060512 A KR20100060512 A KR 20100060512A KR 20120000254 A KR20120000254 A KR 20120000254A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- layer
- substrate
- electrode
- semiconductor channel
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 102
- 238000000034 method Methods 0.000 title claims abstract description 83
- 239000010409 thin film Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 113
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 45
- 238000002425 crystallisation Methods 0.000 claims abstract description 32
- 230000008025 crystallization Effects 0.000 claims abstract description 32
- 238000000151 deposition Methods 0.000 claims abstract description 21
- 238000000059 patterning Methods 0.000 claims abstract description 21
- 239000010408 film Substances 0.000 claims abstract description 17
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 230000010512 thermal transition Effects 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 239000010949 copper Substances 0.000 claims description 11
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 8
- 229910045601 alloy Inorganic materials 0.000 claims description 8
- 239000000956 alloy Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 8
- 229910052750 molybdenum Inorganic materials 0.000 claims description 8
- 239000011733 molybdenum Substances 0.000 claims description 8
- ZPZCREMGFMRIRR-UHFFFAOYSA-N molybdenum titanium Chemical compound [Ti].[Mo] ZPZCREMGFMRIRR-UHFFFAOYSA-N 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910001069 Ti alloy Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 229910052723 transition metal Inorganic materials 0.000 claims description 2
- 150000003624 transition metals Chemical class 0.000 claims description 2
- 239000000463 material Substances 0.000 description 18
- 239000007769 metal material Substances 0.000 description 12
- 229910004205 SiNX Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000010924 continuous production Methods 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 101100016388 Arabidopsis thaliana PAS2 gene Proteins 0.000 description 3
- 101100060179 Drosophila melanogaster Clk gene Proteins 0.000 description 3
- 101100297150 Komagataella pastoris PEX3 gene Proteins 0.000 description 3
- 101150038023 PEX1 gene Proteins 0.000 description 3
- 101100315760 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PEX4 gene Proteins 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 101150014555 pas-1 gene Proteins 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 마스크 공정 수를 절감한 간접 열 결정화 박막 트랜지스터 기판 제조 방법 및 그 제조 방법에 의한 간접 열 결정화 박막 트랜지스터 기판에 관한 것이다. 본 발명에 따른 간접 열 결정화 박막 트랜지스터 기판 제조 방법은, 기판 위에 게이트 요소들을 패턴하는 단계와; 상기 게이트 요소들이 형성된 기판 위에 절연막 및 비정질 반도체 층을 증착하고 하프톤 마스크로 패턴하여, 게이트 전극과 중첩하는 비정질 반도체 채널층을 형성하고, 상기 게이트 패드를 노출하는 게이트 패드 콘택홀을 형성하는 단계와; 상기 비정질 반도체 채널층의 중심부를 덮으며 양 가장자리 일부를 개방하는 개구부를 갖는 에치 스토퍼와 열 전이 패턴을 형성하는 단계와; 상기 열 전이 패턴의 표면에 적외선 레이저를 조사하여, 상기 비정질 반도체 채널층을 다결정 반도체 채널층으로 형성하는 단계와; 상기 열 전이 패턴을 모두 제거하고, 상기 개구부 내부를 채우는 오믹 접촉층을 형성하는 단계와; 오믹 접촉층이 형성된 상기 기판 위에 화소 전극을 형성하는 단계와; 상기 화소 전극이 형성된 상기 기판 위에 소스-드레인 금속을 증착하고 패턴하여, 소스-드레인 요소를 형성하는 단계를 포함한다.
Description
본 발명은 간접 열 결정화(Indirect Thermal Crystalization: ITC) 방식을 이용한 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 마스크 공정 수를 절감한 간접 열 결정화 박막 트랜지스터 기판 제조 방법 및 그 제조 방법에 의한 간접 열 결정화 박막 트랜지스터 기판에 관한 것이다.
액정표시장치 (Liquid Crystal Display Device: LCD) 혹은 유기발광 표시장치(Organic Light Emitting Diode Display: OLED)와 같은 평판 표시장치들은 능동 표시장치로서 활용하기 위해 다수의 박막 트랜지스터를 구비한 박막 트랜지스터 기판을 포함한다. 이와 같은 평판 표시 장치들에 사용하는 박막 트랜지스터의 채널을 구성하는 활성층은 통상 기판 상에 화학 증기 증착(Chemical Vapor Deposition: CVD) 방법을 사용하여 형성한다. 이러한 방법으로 형성된 활성층은 비정질 실리콘으로서 ~ 1㎠/Vs 이하의 낮은 전자 이동도 (Electron Mobility)를 갖는다. 평판 표시장치들, 특히 유기발과 표시장치들이 점점 대형화가 요구되고, 개구율 및 휘도 향상이 요구됨에 따라서, 전자 이동도가 5㎠/Vs 이상인 (경우에 따라서는 10㎠/Vs 이상) 다결정 박막 트랜지스터의 필요성이 커지고 있다. 이를 위해, 비정질 실리콘을 열처리하여 다결정 실리콘층으로 결정화하는 기술이 사용되고 있다.
간접 열 결정화 기술은 기존의 엑시머 레이저에 비해 안정적인 적외선 다이오드 레이저(IR LASER)를 이용하여 열전이층(Heat Transition Layer: HTL)에 레이저 광을 조사하여 열로 변환하고, 이 때 발생하는 순간적인 고온의 열을 이용하여 비정질 실리콘을 결정화 실리콘으로 형성하는 기술이다. 다이오드 레이저를 이용하여 열전이층을 통해 간접적으로 실리콘 층을 결정화함으로써 균일한 소자 특성을 얻을 수 있다는 장점이 있다. 도 1 및 2a 내지 2i를 참조하여, 간접 열 결정화 기술을 이용한 박막 트랜지스터 기판 및 그 제조 방법을 설명하면 다음과 같다. 도 1은 종래 기술에 의한 액정표시장치에 포함된 간접 열 결정화 기술을 이용한 다결정 박막 트랜지스터 기판 구조를 나타내는 평면도이다. 도 2a 내지 2i는 도 1의 다결정 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
도 1을 참조하면, 액정표시장치의 박막 트랜지스터 기판은 유리 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(TFT)를 구비한다. 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 화소전극(PXL)이 형성된다.
게이트 배선(GL)과 데이터 배선(DL)의 일측 단부에는 각각 게이트 패드(GP)와 데이터 패드(DP)가 형성된다. 게이트 패드(GP)와 데이터 패드(DP)는 각각 게이트 패드 콘택홀(GPH)과 데이터 패드 콘택홀(DPH)을 통해 게이트 패드 단자(GPT)와 데이터 패드 단자(GPT)에 연결된다.
도 2a 내지 2i를 참조하여, 종래 기술에 의한 다결정 박막 트랜지스터 기판을 제조하는 공정을 살펴보면 다음과 같다.
기판(SUB) 위에 게이트 금속 물질을 증착하고, 제1 마스크로 패턴하여 게이트 전극(G)를 형성한다. 이 때, 게이트 전극(G)만을 형성하거나, 혹은 필요한 경우 보조용량전극(도시하지 않음)만을 더 포함하여 형성할 수 있다. 그러나, 게이트 전극(G)을 연결하는 게이트 배선(GL) 혹은 게이트 패드(GP)는 형성하지 않는다. 이것은, 추후에 수행하는 결정화 공정에서 발생하는 고온의 열로 인해 저항이 낮지만 용융점이 낮은 게이트 배선이 손상되는 것을 방지하기 위한 것이다. 즉, 게이트 전극(G)은 비저항은 높지만, 내열성이 좋은 금속 물질인 몰리브덴-티타늄(Mo-Ti) 합금을 사용하여 형성한다. (도 2a)
게이트 전극(G)이 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 게이트 절연막(GI)을 형성한다. 연속 공정으로 비정질 실리콘과 같은 반도체 물질을 증착하여 반도체 층(A)을 형성한다. 그 위에, 연속 공정으로 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 에치 스토퍼층(ESL)을 형성한다. 그리고, 다시 연속 공정으로 열 전이성이 좋은 금속 물질을 증착하여 열 전이층을 형성한다. 그리고, 제2 마스크로 열 전이층을 패턴하여, 열 전이 패턴(HTL)을 형성한다. 열 전이 패턴(HTL)은 그 하부에 있는 비정질 반도체 물질을 결정화하기 위해 열을 전달하기 위한 것이므로, 반도체 층(A)의 일부, 특히 채널층이 형성될 게이트 전극(G)과 중첩되는 부분에 상응하는 형태를 갖도록 패턴하는 것이 바람직하다. 열 전이 패턴(HTL) 위에 적외선 다이오드 레이저(IR)를 스캐닝 방식으로 조사하여 열 에너지를 반도체 층(A)의 일부, 특히 채널층이 형성될 게이트 전극(G)과 중첩되는 부분에 가한다. 그러면, 반도체 층(A)의 비정질 반도체 물질이 결정화되어, 다결정 반도체 물질로 변환된다. (도 2b)
간접적으로 열을 전달하는 목적이 채널층을 형성하는 반도체 층(A)의 비정질 반도체 물질을 결정화하는 것이 목적이므로, 필요한 부분에만 열이 가해 질 수 있도록 열 전이막을 패턴하는 것이 바람직하다. 경우에 따라서는, 열 전이막을 패턴하지 않고, 열 전이막 전체에 적외선 다이오드 레이저를 조사할 수도 있다. 이 경우에는 마스크 공정수가 1회 감소하는 장점이 있을 수 있다. 그러나, 열 전이막을 패턴하지 않는 경우, 결정화 공정 중에 기판(SUB) 전체 면적에 열이 흡수되기 때문에 기판이 휘는 문제가 발생할 수 있다. 특히 이런 문제는 평판 표시장치와 같은 대면적 기판의 경우 더욱 심각해지므로, 액정표시장치와 같은 대면적 박막 트랜지스터 기판의 경우에는 열 전이막을 패턴하여야 한다.
반도체 층(A)을 결정화한 후에, 습식 식각 공정으로 열 전이 패턴(HTL)을 제거한다. 그리고, 제3 마스크 공정으로 노출된 에치 스토퍼 층(ESL)을 패턴하여, 에치 스토퍼(ES)를 형성한다. 에치 스토퍼(ES)는 게이트 전극(G) 위에 중첩된 반도체 층(A)의 일부분과 중첩되도록 형성하는 것이 바람직하다. 에치 스토퍼(ES)는 이 후에 형성할 소스-드레인 전극 (S-D)과 오믹층(n)을 패턴할 때, 소스-드레인 전극(S-D) 사이의 오믹층(n)을 제거하는 과정에서 반도체 층(A)이 식각되는 것을 방지하기 위한 것이다. 비정질 반도체 층을 사용하는 박막 트랜지스터 기판의 경우에는, 비정질 반도체 층이 수천 Å 단위로 형성되기 때문에, 에치 스토퍼를 사용하지 않고, 오믹 접촉층을 제거하면서 반도체 층이 어느 정도 (수백 Å 정도) 식각을 하더라도 반도체 층이 충분한 두께를 가질 수 있었다. 그러나, 다결정 반도체 층을 사용하는 경우 반도체 층(A)의 두께는 수백 Å 단위로 형성되기 때문에, 에치 스토퍼를 사용하지 않으면, 오믹 접촉층(n')을 형성하는 과정에서 반도체 층(A')이 모두 식각되어 없어지는 결과가 발생할 수 있다. 따라서, 다결정 반도체 층을 사용하는 경우에는 에치 스토퍼를 포함하는 것이 바람직하다. (도 2c)
에치 스토퍼(ES)가 형성된 기판(SUB) 위에 n+ 불순물이 고농도로 도핑된 n+ 실리콘과 같은 불순물 반도체 물질을 전면 증착하여 오믹층(n)을 도포한다. 오믹층(n)은 에치 스토퍼(ES) 위에서 일정 거리를 이격하여 서로 마주보며 형성될 소스-드레인 전극(S-D) 각각이 반도체 층(A)과 오믹 접촉을 이루도록 하기 위한 계면층이다. (도 2d)
오믹층(n)이 도포된 기판(SUB) 전면에 금속 물질을 도포하고, 제4 마스크 공정으로 패턴하여 데이터 라인(DL), 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 라인(DL)에서 분기되어 게이트 전극(G)의 일측면과 중첩하는 소스 전극(S), 그리고, 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 형성한다. 소스-드레인 전극(S-D)의 모양을 마스크로 하여, 오믹층(n)과 반도체 층(A)을 계속 패턴하여, 오믹 접촉층(n')과 반도체 채널층(A')을 완성한다. 이로써, 소스 전극(S), 드레인 전극(D), 결정화 반도체 채널층(A'), 그리고 게이트 전극(G)과 함께 스위칭 소자인 박막 트랜지스터(TFT) 를 구성한다. 이 때, 데이터 패드(DP) 및 데이터 라인(DL)의 하부에도 오믹층(n)과 반도체 층(A)이 그대로 남아 있는 적층 구조를 갖는다. (도 2e)
소스-드레인 전극(S-D)이 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 제1 보호막(PAS1)을 형성한다. 제5 마스크 공정으로 제1 보호막(PAS1)을 패턴하여, 게이트 전극(G)의 일부, 특히 반도체 채널층(A')을 사이에 두고 소스-드레인 전극(S-D)이 형성된 일측부을 제외한 타측부를 노출하는 게이트 콘택홀(GH)를 형성한다. 여기서, 게이트 전극(G)을 형성하는 과정에서 보조 용량 전극(도시하지 않음)을 형성한 경우라면, 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀(도시하지 않음)을 더 형성할 수도 있다. (도 2f)
게이트 콘택홀(GH)이 형성된 기판(SUB) 전면에 구리 합금과 같이 비저항이 낮은 금속 물질을 전면 증착하고, 제6 마스크 공정으로 패턴하여 게이트 전극(G)과 전기적으로 연결되며 데이터 배선(DL)과는 교차하는 게이트 배선(GL)을 형성한다. 그리고, 게이트 배선(GL)의 일측 단부에는 게이트 패드(GP)를 형성한다. 여기서, 도면으로 나타내지는 않았으나, 게이트 전극(G)을 형성하는 과정에서 보조 용량 전극을 형성한 경우라면, 게이트 배선(GL)은 보조 용량 콘택홀을 통해 보조 용량 전극과도 전기적으로 접촉할 수 있다. (도 2g)
게이트 배선(GL) 및 게이트 패드(GP)가 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 제2 보호막(PAS2)을 형성한다. 제7 마스크 공정으로 제2 보호막(PAS2)를 패턴하여, 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH), 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀 (GPH), 그리고 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀 (DPH)을 형성한다. (도 2h)
제2 보호막(PAS2) 위에 ITO 혹은 IZO와 같은 투명 도전성 물질을 증착한다. 그리고, 투명 도전성 물질을 제8 마스크로 패턴하여 드레인 전극(D)과 접촉하는 화소 전극(PXL), 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT), 그리고 데이터 패드(DP)와 접촉하는 데이터 패드 단자(DPT)를 형성한다. (도 2i)
이와 같은 간접 열 결정화 기술에 의한 박막 트랜지스터 기판은 비정질 반도체를 증착한 후에 적외선 다이오드 레이저로 열 결정화 시켜 다결정 반도체 층을 포함하는 박막 트랜지스터 기판을 얻을 수 있다. 즉, 대면적 표시 장치 제조 방법에서 안정적으로 기술적 성과를 얻은 비정질 실리콘 제조 공정에서 간단한 가열 공정을 통해 비정질 반도체 박막 트랜지스터 기판보다 전자 이동도 및 ON-Current가 우수한 다결정 혹은 결정화 반도체 박막 트랜지스터 기판을 얻을 수 있다.
앞에서 살펴 보았듯이, 간접 열 결정화 박막 트랜지스터 제조 공정은 7내지 8회의 마스크 패턴 공정을 필요로 한다. 마스크 패턴 공정 수가 1회 만을 경우, 그만큼 공정 시간이 더 필요하며, 공정 중에 기판에 대한 오염 가능성이 커지고, 이로 인해 박막 트랜지스터 기판의 수율이 저하되는 문제점이 있다. 따라서, 마스크 공정 수를 가급적 최소화하는 공정 개발이 필요하다.
본 발명의 목적은 마스크 공정 수를 줄인 대면적 평판 표시장치용 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 간접 열 결정화 박막 트랜지스터 기판 제조 방법은, 기판 위에 게이트 금속을 증착하고 패턴하여, 게이트 배선, 상기 게이트 배선의 일측 단부에 연결된 게이트 패드, 및 상기 게이트 배선에서 분기하는 게이트 전극을 포함하는 게이트 요소들을 패턴하는 단계와; 상기 게이트 요소들이 형성된 기판 위에 절연막 및 비정질 반도체 층을 증착하고 하프톤 마스크로 패턴하여, 상기 게이트 전극과 중첩하는 비정질 반도체 채널층을 형성하고, 상기 게이트 패드를 노출하는 게이트 패드 콘택홀을 형성하는 단계와; 상기 비정질 반도체 채널층이 형성된 기판 위에 에치 스토퍼 층 및 열 전이 금속층을 연속으로 증착하고 패턴하여, 상기 비정질 반도체 채널층의 중심부를 덮으며 양 가장자리 일부를 개방하는 개구부를 갖는 에치 스토퍼와 열 전이 패턴을 형성하는 단계와; 상기 열 전이 패턴의 표면에 적외선 레이저를 조사하여, 상기 비정질 반도체 채널층을 다결정 반도체 채널층으로 형성하는 단계와; 상기 열 전이 패턴을 모두 제거하고, 상기 개구부 내부를 채우는 오믹 접촉층을 형성하는 단계와; 오믹 접촉층이 형성된 상기 기판 전면에 투명 도전 물질을 증착하고 패턴하여 화소 전극을 형성하는 단계와; 상기 화소 전극이 형성된 상기 기판 위에 소스-드레인 금속을 증착하고 패턴하여, 소스-드레인 요소를 형성하는 단계를 포함한다.
상기 오믹 접촉층을 형성하는 단계는, 상기 에치 스토퍼가 형성된 상기 기판 위에 불순물이 도핑된 오믹층을 증착하는 단계와; 상기 오믹층 위에 포토레지스트를 도포하는 단계와; 상기 포토레지스트를 애슁하여 상기 개구부를 채운 상기 오믹층 위에만 남기고 상기 오믹층의 다른 부분은 노출시키는 단계와; 상기 노출된 오믹층을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 요소들을 패턴하는 단계는, 상기 기판 위에 제1 금속층 및 제2 금속층을 연속으로 증착하는 단계와; 하프톤 마스크로 적층된 상기 제1 금속층 및 상기 제2 금속층을 패턴하여, 상기 게이트 전극은 상기 제1 금속층만을 포함하고, 상기 게이트 배선은 상기 제1 금속층과 상기 제2 금속층이 적층된 구조를 갖도록 패턴하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 금속층은 몰리브덴(Mo), 티타늄(Ti), 몰리브덴-티타늄 합금(Mo-Ti), 및 텅스텐(W) 중 적어도 어느 하나를 포함하고; 상기 제2 금속층은 알루미늄(Al), 알루미늄-네오듐(AlNd) 합금, 구리(Cu), 및 구리 합금(Cu Alloy) 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
상기 게이트 금속은 구리를 포함하는 합금으로, 면 저항이 200mΩ ~ 300mΩ인 것을 특징으로 한다.
상기 에치 스토퍼 및 상기 열 전이 패턴을 형성하는 단계는, 상기 열 전이 패턴이 상기 비정질 반도체 채널층 전체보다 큰 크기로 상기 비정질 반도체 채널층을 덮도록 형성하고; 상기 오믹 접촉층을 형성하는 단계는, 상기 게이트 패드 콘택홀 내부를 채우는 오믹 접촉층을 더 형성하고; 상기 화소 전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드 위에 형성된 상기 오믹 접촉층을 통해 상기 게이트 패드와 전기적으로 연결된 게이트 패드 단자를 더 형성하는 것을 특징으로 한다.
상기 소스-드레인 요소는 상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선의 일측 단부에 연결되는 데이터 패드, 상기 데이터 배선에서 분기하여 상기 게이트 전극의 일측부와 중첩하는 소스전극, 그리고 상기 소스 전극과 일정 거리 이격하여 상기 게이트 전극의 타측부와 중첩하며 상기 화소 전극과 접촉하는 드레인 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명에 의한 간접 열 결정화 박막 트랜지스터 기판은, 기판; 상기 기판 위에 형성된 게이트 배선 및 상기 게이트 배선의 일측 단부에 연결된 게이트 패드, 그리고 상기 제1 금속층만을 포함하고 상기 게이트 배선에서 분기하는 게이트 전극을 포함하는 게이트 요소; 상기 게이트 요소 위에 형성된 게이트 절연막; 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩하는 다결정 반도체 채널층; 상기 게이트 절연막 위에 형성된 화소 전극; 상기 다결정 반도체 채널층의 일측면에 접촉하며 상기 게이트 전극과 중첩하는 소스 전극; 그리고 상기 소스 전극과 일정 간격 이격하여 대향하고, 상기 게이트 전극과 중첩하며 상기 다결정 반도체 채널층의 타측면에 접촉하고, 상기 화소 전극의 일부를 덮으면서 접촉하는 드레인 전극을 포함한다.
상기 소스 전극을 연결하며 상기 게이트 절연막을 사이에 두고 상기 게이트 배선과 직교하는 데이터 배선; 상기 데이터 배선의 일측 단부에 연결된 데이터 패드; 상기 게이트 패드를 노출하는 게이트 패드 콘택홀; 그리고 상기 게이트 절연막 위에 형성되며, 상기 게이트 패드와 접촉하는 게이트 패드 단자를 더 포함하는 것을 특징으로 한다.
본 발명에 의한 간접 열 결정화 박막 트랜지스터 기판 제조 방법은 게이트 배선과 게이트 전극을 동일 층에 형성하였다. 또한, 콘택홀 채움 기법으로 오믹 접촉층을 형성하였다. 이로써, 화소 전극을 먼저 형성하고 소스-드레인 요소를 나중에 형성할 수 있다. 그럼으로써, 5 마스크 공정으로 간접 열 결정화 박막 트랜지스터 기판을 제조할 수 있다. 종래에 비해 2 내지 3회의 마스크 공정을 절감함으로써, 제조 시간 및 비용 그리고 단가를 절감하는 효과를 얻을 수 있다. 또한, 제조 공정이 단순해지므로, 생산 수율이 증가하며, 제품의 신뢰도를 향상하는 효과도 얻을 수 있다.
도 1은 종래 기술에 의한 액정표시장치에 포함된 간접 열 결정화 기술을 이용한 다결정 박막 트랜지스터 기판 구조를 나타내는 평면도.
도 2a 내지 2i는 도 1의 다결정 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 3은 본 발명의 실시 예에 의한 간접 열 결정화 기술을 이용한 다결정 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 4g는 본 발명의 제1 실시 예에 의한 다결정 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 5a 내지 5g는 본 발명의 제2 실시 예에 의한 다결정 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 2a 내지 2i는 도 1의 다결정 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 3은 본 발명의 실시 예에 의한 간접 열 결정화 기술을 이용한 다결정 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 4g는 본 발명의 제1 실시 예에 의한 다결정 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 5a 내지 5g는 본 발명의 제2 실시 예에 의한 다결정 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
상기 본 발명의 목적 및 특징들은 첨부한 도면들을 참조한 실시 예의 설명을 통하여 명백하게 드러나게 될 것이다. 이하 첨부된 도 3, 도 4a 내지 4g, 그리고 도 5a 내지 5g를 참조하여 본 발명에 의한 구체적인 실시 예들을 상세히 설명한다.
간접 열 결정화 박막 트랜지스터 기판의 제조 방법에서 마스크 수를 더 줄이기 위해 게이트 전극과 게이트 배선을 동일 층에 형성하는 방법이 개발되고 있다. 대표적으로는 게이트 물질을 개선하여, 표면 저항이 낮으면서도 고온의 결정화 단계에서 변성되지 않는 구리 합금을 개발하고 있다. 이 경우, 게이트 전극과 게이트 배선을 동일층에 형성할 수 있으므로, 종래의 기술에서 도 2f에 의한 제1 보호막(PAS1)을 패턴하는 단계와, 도 2g에 의한 게이트 배선(GL)을 패턴하는 단계를 생략할 수 있어 마스크 공정 수가 2단계 더 줄어든 6회의 마스크 패턴 공정 수를 갖는 제조 방법이 개발 중에 있다.
이와 같이 마스크 공정 수를 6회로 줄인 경우에도, 본 발명의 개념을 도입하면, 추가로 마스크 공정 수를 1회 더 줄일 수 있다. 이하 첨부된 도 3 및 도 4a 내지 4g를 참조하여 본 발명에 따른 제1 실시 예를 상세히 설명한다. 도 3은 본 발명에 의한 평판 표시장치에 포함된 간접 열 결정화 기술을 이용한 다결정 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 본 발명의 제1 실시 예와 제2 실시 예에 의한 다결정 박막 트랜지스터 기판은 게이트 물질의 구성에서 차이가 난다. 따라서, 제1 실시 예와 제2 실시 예에 의한 다결정 박막 트랜지스터 기판들은 평면 구조는 차이가 없으나, 단면 구조에서 차이가 나타난다.
도 3을 참조하면, 본 발명의 바람직한 실시 예에 의한 평판표시장치(액정 표시장치 혹은 유기전계발광 표시장치)용 박막 트랜지스터 기판은 유리 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(TFT)를 구비한다. 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 화소전극(PXL)이 형성된다. 박막 트랜지스터(TFT)는 게이터 배선(GL)에서 분기한 게이트 전극(G), 게이트 전극(G)의 일측면과 중첩되고 데이터 배선(DL)에서 분기한 소스 전극(S), 그리고 게이트 전극(G)의 타측면과 중첩되고 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 포함한다.
게이트 배선(GL)과 데이터 배선(DL)의 일측 단부에는 각각 게이트 패드(GP)와 데이터 패드(DP)가 형성된다. 게이트 패드(GP)는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)에 연결된다. 한편, 데이터 패드(DP)는 화소 전극(PXL) 이후에 데이터 라인(DL) 및 소스 전극(S)과 함께 형성되므로, 최 상부 층에 노출된 상태이다. 따라서, 데이터 패드(DP) 위에 추가로 데이터 패드 단자는 필요 없다.
도 4a 내지 4g를 참조하여, 본 발명의 제1 실시 예에 의한 다결정 박막 트랜지스터 기판을 제조하는 공정을 살펴보면 다음과 같다. 도 4a 내지 4g는 도 3의 절취선 II-II'로 자른 단면으로 표시한 제조 공정도면들이다.
기판(SUB) 위에 게이트 금속 물질을 증착한다. 특히, 몰리브덴(Mo), 티타늄(Ti), 또는 몰리브덴-티타늄(Mo-Ti) 합금을 포함하는 제1 금속층(G1)을 약 300Å 두께로 먼저 증착한다. 그리고, 연속 공정으로, 알루미늄(Al), 알루미늄-네오듐(AlNd), 구리(Cu), 또는 구리 합금(Cu Alloy)을 포함하는 제2 금속층(G2)를 약 2000Å 두께로 적층 시킨다. 그리고, 제1 마스크로 패턴하여 게이트 배선(GL), 게이트 배선의 일측 단부에 연결된 게이트 패드(GP) 및 게이트 배선에서 화소 영역으로 분기된 게이트 전극(G)을 포함하는 게이트 요소들을 형성한다. 이 때, 게이트 배선(GL)과 게이트 패드(GP)는 상부 층인 제2 금속층(G2)를 포함하지만, 게이트 전극(G)은 하부 층인 제1 금속층(G1)만을 남도록 상부의 제2 금속층(G2)을 선택적으로 제거하기 위해서 하프톤 마스크를 사용한다. (도 4a)
게이트 요소들이 형성된 기판(SUB) 위에 SiNx 혹은 SiOx와 같은 절연물질을 1000Å 두께로 전면 증착하여 게이트 절연막(GI)을 형성한다. 연속 공정으로 비정질 실리콘과 같은 반도체 물질을 300Å 두께로 전면 증착하여 반도체 층을 도포한다. 그리고, 제2 마스크로 패턴하여, 게이트 전극(G) 위에는 반도체 채널층(A')을 형성한다. 이와 동시에, 게이트 패드(GP)를 덮는 게이트 절연막(GI)를 더 패턴하여 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을 형성한다. 이와 같이 게이트 전극(G) 부위는 반도체 층만을 패턴하고, 게이트 패드(GP) 부분에는 반도체 층과 게이트 절연막(GI)을 패턴하여야 하므로 하프톤 마스크를 사용하는 것이 바람직하다. (도 4b)
반도체 채널층(A')이 형성된 기판 위에, SiNx 혹은 SiOx와 같은 절연물질을 2000Å 두께로 전면 증착하여 에치 스토퍼 층을 도포한다. 그리고, 연속 공정으로 에치 스토퍼 층 위에 열 전이성이 좋은 몰리브덴과 같은 금속물질을 1000Å 두께로 전면 증착하여 열 전이층을 형성한다. 제3 마스크 공정으로 열 전이층 및 에치 스토퍼 층을 패턴하여, 열 전이패턴(HTL)과 에치 스토퍼(ES)를 형성한다. 열 전이 패턴(HTL)은 그 하부에 있는 비정질 반도체 물질을 결정화하기 위해 열을 전달하기 위한 것이므로, 반도체 채널층(A')을 충분히 덮는 형태를 갖는 것이 바람직하다. 에치 스토퍼(ES)는 게이트 전극(G) 위에 중첩된 반도체 층(A)의 중앙부분 일부분과 중첩되도록 형성하는 것이 바람직하다. 특히, 에치 스토퍼(ES)는 양 가장자리부분에서 반도체 채널층(A')의 표면 일부를 노출 시킬 수 있는 구멍(개구부: H) 형태를 갖는 것이 바람직하다. 에치 스토퍼(ES)와 열 전이 패턴(HTL)의 형상에 의해 형성된 반도체 채널층(A')의 양 가장자리 부분을 노출하는 구멍(H)들의 내부에는, 이 후에 형성할 소스-드레인 전극(S-D)과 반도체 태널층(A') 사이의 오믹 접촉을 유지하는 오믹 접촉층(n')을 형성하기 위한 것이다. 그리고 난 후에 열 전이패턴(HTL) 위에 7~9 watt의 에너지를 갖는 적외선 다이오드 레이저(IR)를 스캐닝 방식으로 조사하여 열 에너지를 반도체 채널층(A')에 가한다. 그러면, 반도체 채널층(A')의 비정질 반도체 물질이 결정화되어 다결정 반도체로 변환된다. (도 4c)
반도체 채널층(A')을 결정화한 후에, 습식 식각 공정으로 열 전이 패턴(HTL)을 모두 제거한다. 그리고, 에치 스토퍼(ES)가 노출된 기판(SUB) 위에 n+ 불순물이 고농도로 도핑된 n+ 실리콘과 같은 불순물 반도체 물질을 전면 증착하여 오믹층(n)을 증착한다. 그리고, 오믹층(n) 위에 포토레지스트를 도포한다. 포토레지스트를 애슁(ashing) 공법으로 산화시킨다. 그러면, 대부분의 포토레지스트들은 모두 날아가고, 기판의 표면 상에서 개구부에 메워진 오믹층(n) 위에만 남는다. 즉, 반도체 채널층(A') 위에 형성된 에치 스토퍼(ES)에 형성되어, 반도체 채널층(A')의 양 가장자리부의 일부를 노출하는 개구부(H)를 채우는 오믹층(n) 위부분와, 게이트 패드 콘택홀(GPH) 안에 채워진 오믹층(n) 위부분에만 포토레지스트(PR)이 채워진 형태로 남는다. (도 4d)
이 상태에서, 노출된 오믹층(n)을 제거한다. 그러면, 노출된 반도체 채널층(A') 위에 오믹 접촉층(n')가 형성된다. 오믹 접촉층(n')은 에치 스토퍼(ES) 위에서 일정 거리를 이격하여 서로 마주보며 형성될 소스-드레인 전극(S-D) 각각이 반도체 층(A)과 오믹 접촉을 이루도록 하기 위한 계면층이다. 마찬가지로, 게이트 패드(GP) 위에도 오믹층(n)이 남아 있다. (도 4e)
오믹층(n)이 도포된 기판(SUB) 전면에 ITO 혹은 IZO와 같은 투명 도전성 물질을 증착한다. 그리고, 투명 도전성 물질을 제4 마스크 공정으로 패턴하여 화소 전극(PXL) 그리고 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT)를 형성한다. 화소 전극(PXL)은 화소 영역 내에 형성한다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 노출된 오믹층(n)과 접촉한다. 게이트 패드 단자(GPT)는 오믹층(n)을 매개로하여 게이트 패드(GP)와 전기적으로 연결된다. (도 4f)
화소 전극(PXL)과 게이트 패드 단자(GPT)가 형성된 기판(SUB) 전면에 금속 물질을 도포하고, 제5 마스크 공정으로 패턴하여 데이터 라인(DL), 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 라인(DL)에서 분기되어 게이트 전극(G)의 일측면과 중첩하는 소스 전극(S), 그리고, 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 형성한다. 이로써, 소스 전극(S), 드레인 전극(D), 결정화 반도체 채널층(A'), 그리고 게이트 전극(G)과 함께 스위칭 소자인 박막 트랜지스터(TFT)를 구성한다. (도 4g)
본 발명에 의한 간접 열 결정화 박막 트랜지스터 기판은 게이트 물질을 내열성이 강한 제1 금속층과 표면 저항이 낮은 제2 금속층이 차례로 적층된 이중층 구조로 형성한다. 그리고 이중층 구조의 게이트 물질을 패턴하여, 게이트 전극은 내열성이 우수한 제1 금속층만 존재하도록 하고, 게이트 배선은 표면 저항이 낮은 제2 금속층이 상부에 그대로 남아 있도록 형성한다. 또한, 열 결정화 과정에서 열 에너지가 게이트 배선으로 가급적 적게 전달되도록 하기 위해 결정화가 필요한 반도체 채널 층에 대응하는 부분에만 열 전이패턴(HTL)을 형성한다. 이로써, 게이트 배선(GL)과 게이트 전극(G)을 동일 층에 형성할 수 있으므로, 종래 기술에 비해 두 개의 마스크 공정이 줄어든 단순한 공정으로 결정화 박막 트랜지스터 기판을 얻을 수 있다.
더욱이, 소스-드레인 전극(S-D)과 반도체 채널층(A') 사이에 오믹 접촉을 유지하는 오믹 접촉층(n')을 형성하는 방법에서 콘택 홀 채움(Contact Hole Filling) 기법을 사용하여 마스크 공정 없이 개별 공정 단계에서 패턴하였다. 그럼으로써, 소스-드레인 요소를 화소 전극(PXL) 형성 후에 형성하는 ITO On Mo (ITO 위에 몰리브덴 층 형성) 기법을 사용할 수 있다. 즉, 드레인 전극(D)과 화소 전극(PXL)을 연결함에 있어서, 보호막을 패턴하여 콘택홀을 형성하지 않고, 화소 전극(PXL) 위에 직접 접촉하는 드레인 전극(D)을 형성할 수 있어, 1회의 마스크 공정을 더 단축할 수 있다.
이하 첨부된 도 3 및 도 5a 내지 5g를 참조하여 본 발명에 따른 제2 실시 예를 상세히 설명한다. 본 발명의 제1 실시 예와 제2 실시 예에 의한 다결정 박막 트랜지스터 기판은 게이트 물질의 구성에서 차이가 있어, 평면도 상으로는 동일한 구조를 가지므로 도 3을 그대로 이용한다. 따라서, 평면도 상의 구조에 대한 설명은 생략한다.
도 5a 내지 5g를 참조하여, 본 발명의 제2 실시 예에 의한 다결정 박막 트랜지스터 기판을 제조하는 공정을 살펴보면 다음과 같다. 도 5a 내지 5g는 도 3의 절취선 II-II'로 자른 단면으로 표시한 제조 공정도면들이다.
기판(SUB) 위에 게이트 금속 물질을 증착한다. 본 실시 예에서는 게이트 전극과 게이트 배선을 동일 층에 형성한다. 이를 위해 게이트 금속 물질을 고융점 및 낮은 표면 저항 특성을 갖는 구리 합금을 증착한다. 그리고, 제1 마스크로 패턴하여 게이트 배선(GL), 게이트 배선의 일측 단부에 연결된 게이트 패드(GP) 및 게이트 배선에서 화소 영역으로 분기된 게이트 전극(G)을 포함하는 게이트 요소들을 형성한다. (도 5a)
게이트 요소들이 형성된 기판(SUB) 위에 SiNx 혹은 SiOx와 같은 절연물질을 1000Å 두께로 전면 증착하여 게이트 절연막(GI)을 형성한다. 연속 공정으로 비정질 실리콘과 같은 반도체 물질을 300Å 두께로 전면 증착하여 반도체 층을 도포한다. 그리고, 제2 마스크로 패턴하여, 게이트 전극(G) 위에는 반도체 채널층(A')을 형성한다. 이와 동시에, 게이트 패드(GP)를 덮는 게이트 절연막(GI)를 더 패턴하여 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH)을 형성한다. 이와 같이 게이트 전극(G) 부위는 반도체 층만을 패턴하고, 게이트 패드(GP) 부분에는 반도체 층과 게이트 절연막(GI)을 패턴하여야 하므로 하프톤 마스크를 사용하는 것이 바람직하다. (도 5b)
반도체 채널층(A')이 형성된 기판 위에, SiNx 혹은 SiOx와 같은 절연물질을 2000Å 두께로 전면 증착하여 에치 스토퍼 층을 도포한다. 그리고, 연속 공정으로 에치 스토퍼 층 위에 열 전이성이 좋은 몰리브덴과 같은 금속물질을 1000Å 두께로 전면 증착하여 열 전이층을 형성한다. 제3 마스크 공정으로 열 전이층 및 에치 스토퍼 층을 패턴하여, 열 전이패턴(HTL)과 에치 스토퍼(ES)를 형성한다. 열 전이 패턴(HTL)은 그 하부에 있는 비정질 반도체 물질을 결정화하기 위해 열을 전달하기 위한 것이므로, 반도체 채널층(A')을 충분히 덮는 형태를 갖는 것이 바람직하다. 에치 스토퍼(ES)는 게이트 전극(G) 위에 중첩된 반도체 층(A)의 중앙부분 일부분과 중첩되도록 형성하는 것이 바람직하다. 특히, 에치 스토퍼(ES)는 양 가장자리부분에서 반도체 채널층(A')의 표면 일부를 노출 시킬 수 있는 구멍(개구부: H) 형태를 갖는 것이 바람직하다. 에치 스토퍼(ES)와 열 전이 패턴(HTL)의 형상에 의해 형성된 반도체 채널층(A')의 양 가장자리 부분을 노출하는 구멍들의 내부에는, 이 후에 형성할 소스-드레인 전극(S-D)과 반도체 태널층(A') 사이의 오믹 접촉을 유지하는 오믹 접촉층(n')을 형성하기 위한 것이다. 그리고 난 후에 열 전이패턴(HTL) 위에 7~9 watt의 에너지를 갖는 적외선 다이오드 레이저(IR)를 스캐닝 방식으로 조사하여 열 에너지를 반도체 채널층(A')에 가한다. 그러면, 반도체 채널층(A')의 비정질 반도체 물질이 결정화되어 다결정 반도체로 변환된다. (도 5c)
반도체 채널층(A')을 결정화한 후에, 습식 식각 공정으로 열 전이 패턴(HTL)을 모두 제거한다. 그리고, 에치 스토퍼(ES)가 노출된 기판(SUB) 위에 n+ 불순물이 고농도로 도핑된 n+ 실리콘과 같은 불순물 반도체 물질을 전면 증착하여 오믹층(n)을 증착한다. 그리고, 오믹층(n) 위에 포토레지스트를 도포한다. 포토레지스트를 애슁(ashing) 공법으로 산화시킨다. 그러면, 대부분의 포토레지스트들은 모두 날아가고, 기판의 표면 상에서 개구부(H)를 메운 오믹층(n) 위에만 남는다. 즉, 반도체 채널층(A') 위에 형성된 에치 스토퍼(ES)에 형성되어, 반도체 채널층(A')의 양 가장자리부의 일부를 노출하는 개구부(H)를 채운 오믹층(n) 위부분와, 게이트 패드 콘택홀(GPH) 안에 채워진 오믹층(n) 위부분에만 포토레지스트(PR)이 채워진 형태로 남는다. (도 5d)
이 상태에서, 노출된 오믹층(n)을 제거한다. 그러면, 노출된 반도체 채널층(A') 위에 오믹 접촉층(n')가 형성된다. 오믹 접촉층(n')은 에치 스토퍼(ES) 위에서 일정 거리를 이격하여 서로 마주보며 형성될 소스-드레인 전극(S-D) 각각이 반도체 층(A)과 오믹 접촉을 이루도록 하기 위한 계면층이다. 마찬가지로, 게이트 패드(GP) 위에도 오믹층(n)이 남아 있다. (도 5e)
오믹층(n)이 도포된 기판(SUB) 전면에 ITO 혹은 IZO와 같은 투명 도전성 물질을 증착한다. 그리고, 투명 도전성 물질을 제4 마스크 공정으로 패턴하여 화소 전극(PXL) 그리고 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT)를 형성한다. 화소 전극(PXL)은 화소 영역 내에 형성한다. 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 노출된 오믹층(n)과 접촉한다. 게이트 패드 단자(GPT)는 오믹층(n)을 매개로하여 게이트 패드(GP)와 전기적으로 연결된다. (도 5f)
화소 전극(PXL)과 게이트 패드 단자(GPT)가 형성된 기판(SUB) 전면에 금속 물질을 도포하고, 제5 마스크 공정으로 패턴하여 데이터 라인(DL), 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 라인(DL)에서 분기되어 게이트 전극(G)의 일측면과 중첩하는 소스 전극(S), 그리고, 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 형성한다. 이로써, 소스 전극(S), 드레인 전극(D), 결정화 반도체 채널층(A'), 그리고 게이트 전극(G)과 함께 스위칭 소자인 박막 트랜지스터(TFT)를 구성한다. (도 5g)
본 발명의 제2 실시 예에 의한 간접 열 결정화 박막 트랜지스터 기판은 고융점 특성과 낮은 표면 저항 특성을 겸비한 구리 합금을 게이트 물질로 사용한다. 또한, 열 결정화 과정에서 열 에너지가 게이트 배선으로 가급적 적게 전달되도록 하기 위해 결정화가 필요한 반도체 채널 층에 대응하는 부분에만 열 전이패턴(HTL)을 형성한다. 이로써, 게이트 배선(GL)과 게이트 전극(G)을 동일 층에 형성할 수 있으므로, 종래 기술에 비해 두 개의 마스크 공정이 줄어든 단순한 공정으로 결정화 박막 트랜지스터 기판을 얻을 수 있다.
더욱이, 소스-드레인 전극(S-D)과 반도체 채널층(A') 사이에 오믹 접촉을 유지하는 오믹 접촉층(n')을 형성하는 방법에서 콘택 홀 채움(Contact Hole Filling) 기법을 사용하여 마스크 공정 없이 개별 공정 단계에서 패턴하였다. 그럼으로써, 소스-드레인 요소를 화소 전극(PXL) 형성 후에 형성하는 ITO On Mo (ITO 위에 몰리브덴 층 형성) 기법을 사용할 수 있다. 즉, 드레인 전극(D)과 화소 전극(PXL)을 연결함에 있어서, 보호막을 패턴하여 콘택홀을 형성하지 않고, 화소 전극(PXL) 위에 직접 접촉하는 드레인 전극(D)을 형성할 수 있어, 추가로 1회의 마스크 공정을 더 단축한 5단계의 마스크 공정으로 박막 트랜지스터 기판을 완성할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TFT: 박막 트랜지스터 G: 게이트 전극
S: 소스 전극 D: 드레인 전극
A: 반도체 층 n: 오믹층
A': 반도체 채널층 n': 오믹 접촉층
ESL: 에치 스토퍼 층 ES: 에치 스토퍼
G1: 제1 금속층 G2: 제2 금속층
GL: 게이트 라인 GP: 게이트 패드
GPH: 게이트 패드 콘택홀 GPT: 게이트 패드 단자
GH: 게이트 콘택홀 GI: 게이트 절연막
DH: 드레인 콘택홀 PXL: 화소 전극
DL: 데이터 라인 DP: 데이터 패드
SUB: 기판 IR: 적외선
S: 소스 전극 D: 드레인 전극
A: 반도체 층 n: 오믹층
A': 반도체 채널층 n': 오믹 접촉층
ESL: 에치 스토퍼 층 ES: 에치 스토퍼
G1: 제1 금속층 G2: 제2 금속층
GL: 게이트 라인 GP: 게이트 패드
GPH: 게이트 패드 콘택홀 GPT: 게이트 패드 단자
GH: 게이트 콘택홀 GI: 게이트 절연막
DH: 드레인 콘택홀 PXL: 화소 전극
DL: 데이터 라인 DP: 데이터 패드
SUB: 기판 IR: 적외선
Claims (12)
- 기판 위에 게이트 금속을 증착하고 패턴하여, 게이트 배선, 상기 게이트 배선의 일측 단부에 연결된 게이트 패드, 및 상기 게이트 배선에서 분기하는 게이트 전극을 포함하는 게이트 요소들을 패턴하는 단계와;
상기 게이트 요소들이 형성된 기판 위에 절연막 및 비정질 반도체 층을 증착하고 하프톤 마스크로 패턴하여, 상기 게이트 전극과 중첩하는 비정질 반도체 채널층을 형성하고, 상기 게이트 패드를 노출하는 게이트 패드 콘택홀을 형성하는 단계와;
상기 비정질 반도체 채널층이 형성된 기판 위에 에치 스토퍼 층 및 열 전이 금속층을 연속으로 증착하고 패턴하여, 상기 비정질 반도체 채널층의 중심부를 덮으며 양 가장자리 일부를 개방하는 개구부를 갖는 에치 스토퍼와 열 전이 패턴을 형성하는 단계와;
상기 열 전이 패턴의 표면에 적외선 레이저를 조사하여, 상기 비정질 반도체 채널층을 다결정 반도체 채널층으로 형성하는 단계와;
상기 열 전이 패턴을 모두 제거하고, 상기 개구부 내부를 채우는 오믹 접촉층을 형성하는 단계와;
오믹 접촉층이 형성된 상기 기판 전면에 투명 도전 물질을 증착하고 패턴하여 화소 전극을 형성하는 단계와;
상기 화소 전극이 형성된 상기 기판 위에 소스-드레인 금속을 증착하고 패턴하여, 소스-드레인 요소를 형성하는 단계를 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
- 제 1 항에 있어서,
상기 오믹 접촉층을 형성하는 단계는,
상기 에치 스토퍼가 형성된 상기 기판 위에 불순물이 도핑된 오믹층을 증착하는 단계와;
상기 오믹층 위에 포토레지스트를 도포하는 단계와;
상기 포토레지스트를 애슁하여 상기 개구부를 채운 상기 오믹층 위에만 남기고 상기 오믹층의 다른 부분은 노출시키는 단계와;
상기 노출된 오믹층을 제거하는 단계를 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
- 제 1 항에 있어서,
상기 게이트 요소들을 패턴하는 단계는,
상기 기판 위에 제1 금속층 및 제2 금속층을 연속으로 증착하는 단계와;
하프톤 마스크로 적층된 상기 제1 금속층 및 상기 제2 금속층을 패턴하여, 상기 게이트 전극은 상기 제1 금속층만을 포함하고, 상기 게이트 배선은 상기 제1 금속층과 상기 제2 금속층이 적층된 구조를 갖도록 패턴하는 단계를 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
- 제 3 항에 있어서,
상기 제1 금속층은 몰리브덴(Mo), 티타늄(Ti), 몰리브덴-티타늄 합금(Mo-Ti), 및 텅스텐(W) 중 적어도 어느 하나를 포함하고;
상기 제2 금속층은 알루미늄(Al), 알루미늄-네오듐(AlNd) 합금, 구리(Cu), 및 구리 합금(Cu Alloy) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
- 제 1 항에 있어서,
상기 게이트 금속은 구리를 포함하는 합금으로, 면 저항이 200mΩ ~ 300mΩ인 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
- 제 1 항에 있어서,
상기 에치 스토퍼 및 상기 열 전이 패턴을 형성하는 단계는, 상기 열 전이 패턴이 상기 비정질 반도체 채널층 전체보다 큰 크기로 상기 비정질 반도체 채널층을 덮도록 형성하고;
상기 오믹 접촉층을 형성하는 단계는, 상기 게이트 패드 콘택홀 내부를 채우는 오믹 접촉층을 더 형성하고;
상기 화소 전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드 위에 형성된 상기 오믹 접촉층을 통해 상기 게이트 패드와 전기적으로 연결된 게이트 패드 단자를 더 형성하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
- 제 1 항에 있어서,
상기 소스-드레인 요소는 상기 게이트 배선과 직교하는 데이터 배선, 상기 데이터 배선의 일측 단부에 연결되는 데이터 패드, 상기 데이터 배선에서 분기하여 상기 게이트 전극의 일측부와 중첩하는 소스전극, 그리고 상기 소스 전극과 일정 거리 이격하여 상기 게이트 전극의 타측부와 중첩하며 상기 화소 전극과 접촉하는 드레인 전극을 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
- 기판;
상기 기판 위에 형성된 게이트 배선 및 상기 게이트 배선의 일측 단부에 연결된 게이트 패드, 그리고 상기 제1 금속층만을 포함하고 상기 게이트 배선에서 분기하는 게이트 전극을 포함하는 게이트 요소;
상기 게이트 요소 위에 형성된 게이트 절연막;
상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩하는 다결정 반도체 채널층;
상기 게이트 절연막 위에 형성된 화소 전극;
상기 다결정 반도체 채널층의 일측면에 접촉하며 상기 게이트 전극과 중첩하는 소스 전극; 그리고
상기 소스 전극과 일정 간격 이격하여 대향하고, 상기 게이트 전극과 중첩하며 상기 다결정 반도체 채널층의 타측면에 접촉하고, 상기 화소 전극의 일부를 덮으면서 접촉하는 드레인 전극을 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판.
- 제 8 항에 있어서,
상기 게이트 요소 중 상기 게이트 배선 및 상기 게이트 패드는, 상기 기판 위에 차례로 적층된 제1 금속층 및 제2 금속층을 포함하고;
상기 게이트 요소 중 상기 게이트 전극은 상기 제2 금속층이 제거되어 상기 제1 금속층만을 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판.
- 제 9 항에 있어서,
상기 제1 금속층은 몰리브덴(Mo), 티타늄(Ti), 몰리브덴-티타늄 합금(Mo-Ti), 및 텅스텐(W) 중 적어도 어느 하나를 포함하고;
상기 제2 금속층은 알루미늄(Al), 알루미늄-네오듐(AlNd) 합금, 구리(Cu), 및 구리 합금(Cu Alloy) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판.
- 제 8 항에 있어서,
상기 게이트 요소는 구리를 포함하는 합금으로, 면 저항이 200mΩ ~ 300mΩ인 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판.
- 제 8 항에 있어서,
상기 소스 전극을 연결하며 상기 게이트 절연막을 사이에 두고 상기 게이트 배선과 직교하는 데이터 배선;
상기 데이터 배선의 일측 단부에 연결된 데이터 패드;
상기 게이트 패드를 노출하는 게이트 패드 콘택홀; 그리고
상기 게이트 절연막 위에 형성되며, 상기 게이트 패드와 접촉하는 게이트 패드 단자를 더 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100060512A KR20120000254A (ko) | 2010-06-25 | 2010-06-25 | 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100060512A KR20120000254A (ko) | 2010-06-25 | 2010-06-25 | 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120000254A true KR20120000254A (ko) | 2012-01-02 |
Family
ID=45608162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100060512A KR20120000254A (ko) | 2010-06-25 | 2010-06-25 | 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120000254A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140052450A (ko) * | 2012-10-24 | 2014-05-07 | 엘지디스플레이 주식회사 | 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
| US9142680B2 (en) | 2012-05-21 | 2015-09-22 | Samsung Display Co., Ltd. | Thin film transistor array panel having improved aperture ratio and method of manufacturing same |
-
2010
- 2010-06-25 KR KR1020100060512A patent/KR20120000254A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9142680B2 (en) | 2012-05-21 | 2015-09-22 | Samsung Display Co., Ltd. | Thin film transistor array panel having improved aperture ratio and method of manufacturing same |
| KR20140052450A (ko) * | 2012-10-24 | 2014-05-07 | 엘지디스플레이 주식회사 | 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101790176B1 (ko) | 어레이 기판의 제조방법 | |
| KR101019048B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20110134687A (ko) | 표시 장치 및 그 제조 방법 | |
| WO2019205440A1 (zh) | Tft基板的制作方法及tft基板 | |
| KR101922937B1 (ko) | 박막트랜지스터 기판 및 이의 제조 방법 | |
| KR101134989B1 (ko) | 어레이 기판의 제조방법 | |
| JP2007052390A (ja) | Ａｍｏｌｅｄパネルの製作方法 | |
| US8461593B2 (en) | Display apparatus and method of manufacturing the same | |
| KR102224457B1 (ko) | 표시장치와 그 제조 방법 | |
| WO2020037850A1 (zh) | 阵列基板及其制造方法、显示面板 | |
| KR101246790B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101518851B1 (ko) | 어레이 기판의 제조방법 | |
| KR20110058356A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20120000254A (ko) | 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR101978789B1 (ko) | 표시장치용 어레이 기판 및 그의 제조 방법 | |
| KR20120067108A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101087750B1 (ko) | 두가지 타입의 박막트랜지스터를 포함하는 액정표시장치용어레이기판 및 그 제조방법 | |
| KR101771251B1 (ko) | 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR20110138840A (ko) | 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR101695024B1 (ko) | 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR20060102172A (ko) | 박막 트랜지스터 표시판 | |
| KR20110056899A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101671524B1 (ko) | 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR20060088617A (ko) | 박막 트랜지스터 기판 및 그 제조방법 | |
| KR102527227B1 (ko) | 박막트랜지스터 기판 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |