KR20110138840A - 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20110138840A
KR20110138840A KR1020100058966A KR20100058966A KR20110138840A KR 20110138840 A KR20110138840 A KR 20110138840A KR 1020100058966 A KR1020100058966 A KR 1020100058966A KR 20100058966 A KR20100058966 A KR 20100058966A KR 20110138840 A KR20110138840 A KR 20110138840A
Authority
KR
South Korea
Prior art keywords
layer
gate
electrode
semiconductor layer
source
Prior art date
Application number
KR1020100058966A
Other languages
English (en)
Inventor
최병국
김기태
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020100058966A priority Critical patent/KR20110138840A/ko
Publication of KR20110138840A publication Critical patent/KR20110138840A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 비정질 반도체 층 및 비정질 오믹 접촉 (Ohmic Contact) 층 모두에 간접 열 결정화 기술을 적용한 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 따른 간접 열 결정화 박막 트랜지스터 기판 제조 방법은, 기판 위에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 상기 기판 위에 게이트 절연막, 비정질 반도체 층, 에치 스토퍼 층을 연속으로 증착하고, 상기 에치 스토퍼 층을 패턴하여 에치 스토퍼를 형성하는 단계와; 상기 기판 위에 비정질 불순물 반도체 층과, 열 전이 금속층을 연속으로 증착하는 단계와; 상기 열 전이 금속층 표면에 적외선 레이저를 조사하여, 상기 비정질 반도체 층과 상기 비정질 불순물 반도체 층을 결정화하여 다결정 반도체 층과 다결정 불순물 반도체 층을 형성하는 단계와; 상기 다결정 반도체 층과 다결정 불순물 반도체 층 위에 소스-드레인 패턴을 형성하는 단계와; 그리고, 상기 소스-드레인 패턴을 마스크로 하여 상기 다결정 반도체 층과 상기 다결정 불순물 반도체 층을 패턴하여, 각각 다결정 채널층과 다결정 오믹 접촉층을 완성함으로써 박막 트랜지스터를 형성하는 단계를 포함한다.

Description

간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 {Indirect Thermal Crystalization Thin Film Transistor Substrate And Method For Manufacturing The Same}
본 발명은 간접 열 결정화(Indirect Thermal Crystalization: ITC) 방식을 이용한 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 비정질 반도체 층 및 비정질 오믹 접촉 (Ohmic Contact) 층 모두에 간접 열 결정화 기술을 적용하여, 결정화 반도체 층 및 결정화 오믹 접촉층을 형성한 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정표시장치 (Liquid Crystal Display Device: LCD) 혹은 유기발광 표시장치(Organic Light Emitting Diode Display: OLED)와 같은 평판 표시장치들은 능동 표시장치로서 활용하기 위해 다수의 박막 트랜지스터를 구비한 박막 트랜지스터 기판을 포함한다. 이와 같은 평판 표시 장치들에 사용하는 박막 트랜지스터의 채널을 구성하는 활성층은 통상 기판 상에 화학 증기 증착(Chemical Vapor Deposition: CVD) 방법을 사용하여 형성한다. 이러한 방법으로 형성된 활성층은 비정질 실리콘으로서 ~ 1㎠/Vs 이하의 낮은 전자 이동도 (Electron Mobility)를 갖는다. 평판 표시장치들, 특히 유기발과 표시장치들이 점점 대형화가 요구되고, 개구율 및 휘도 향상이 요구됨에 따라서, 전자 이동도가 5㎠/Vs 이상인 (경우에 따라서는 10㎠/Vs 이상) 다결정 박막 트랜지스터의 필요성이 커지고 있다. 이를 위해, 비정질 실리콘을 열처리하여 다결정 실리콘층으로 결정화하는 기술이 사용되고 있다.
간접 열 결정화 기술은 기존의 UV 엑시머 레이저에 비해 안정적인 적외선 다이오드 레이저를 이용하여 열전이층(Heat Transition Layer: HTL)에 레이저 광을 조사하여 열로 변환하고, 이 때 발생하는 순간적인 고온의 열을 이용하여 비정질 실리콘을 결정화 실리콘으로 형성하는 기술이다. 다이오드 레이저를 이용하여 열전이층을 통해 간접적으로 실리콘 층을 결정화함으로써 균일한 소자 특성을 얻을 수 있다는 장점이 있다. 도 1 및 2a 내지 2i를 참조하여, 간접 열 결정화 기술을 이용한 박막 트랜지스터 기판 및 그 제조 방법을 설명하면 다음과 같다. 도 1은 종래 기술에 의한 액정표시장치에 포함된 간접 열 결정화 기술을 이용한 다결정 박막 트랜지스터 기판 구조를 나타내는 평면도이다. 도 2a 내지 2i는, 도 1에서 절취선 I-I'로 자른, 다결정 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
도 1을 참조하면, 액정표시장치의 박막 트랜지스터 기판은 유리 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(TFT)를 구비한다. 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 화소전극(PXL)이 형성된다.
게이트 배선(GL)과 데이터 배선(DL)의 일측 단부에는 각각 게이트 패드(GP)와 데이터 패드(DP)가 형성된다. 게이트 패드(GP)와 데이터 패드(DP)는 각각 게이트 패드 콘택홀(GPH)과 데이터 패드 콘택홀(DPH)을 통해 게이트 패드 단자(GPT)와 데이터 패드 단자(GPT)에 연결된다.
도 2a 내지 2i를 참조하여, 종래 기술에 의한 다결정 박막 트랜지스터 기판을 제조하는 공정을 살펴보면 다음과 같다.
기판(SUB) 위에 게이트 금속 물질을 증착하고, 제1 마스크로 패턴하여 게이트 전극(G)를 형성한다. 이 때, 게이트 전극(G)만을, 혹은 필요한 경우 보조용량전극(도시하지 않음)만을 더 포함하여 형성하며, 게이트 전극(G)을 연결하는 게이트 배선(GL) 혹은 게이트 패드(GP)는 형성하지 않는다. 이것은, 추후에 수행하는 결정화 공정에서 발생하는 고온의 열로 인해 저항이 낮으면서 용융점이 낮은 게이트 배선이 손상되는 것을 방지하기 위한 것이다. 즉, 게이트 전극(G)은 비저항은 높지만, 내열성이 좋은 금속 물질인 몰리브덴-티타늄(Mo-Ti) 합금을 사용하여 형성한다. (도 2a)
게이트 전극(G)이 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 게이트 절연막(GI)을 형성한다. 연속 공정으로 비정질 실리콘과 같은 반도체 물질을 증착하여 반도체 층(A)을 전면 도포한다. 그 위에, 연속 공정으로 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 에치 스토퍼 층(ESL)을 전면 도포한다. 그리고, 다시 연속 공정으로 열 전도성이 좋은 금속 물질을 증착하여 열 전이층(HTL)을 전면 도포한다. 열 전이층(HTL) 위에 적외선 다이오드 레이저(IR)를 스캐닝 방식으로 조사하여 열 에너지를 기판 전체, 특히 반도체 층(A)에 가한다. 그러면, 반도체 층(A)의 비정질 반도체 물질이 결정화되어, 다결정 반도체 물질로 변환된다. 한편, 열 전이층(HTL)을 패턴하여 나중에 채널층으로 사용할 반도체 층(A)에만 열을 가하여 결정화할 수도 있다. 특히, 평판 표시장치와 같은 대면적 기판의 경우 결정화 공정 중에 기판 전체가 휘는 문제가 발생할 수 있다. 이를 방지하기 위해, 열 전이층을 필요한 부분에만 존재하도록 패턴하는 것이 필요하다. 이 경우에는, 열 전이층(HTL)을 패턴하기 위한 마스크 공정이 1회 추가된다. (도 2b)
반도체 층(A)을 결정화한 후에, 습식 식가 공정으로 열 전이층(HTL) 전체를 제거한다. 그리고, 제2 마스크 공정으로 노출된 에치 스토퍼 층(ESL)을 패턴하여 에치 스토퍼(ES)를 형성한다. 에치 스토퍼(ES)는 게이트 전극(G) 위에 중첩된 반도체 층(A)의 일부분과 중첩되도록 형성하는 것이 바람직하다. 패턴된 에치 스토퍼(ES)는 이 후에 형성할 소스-드레인 전극(S-D)과 오믹층(n)을 패턴할 때, 소스-드레인 전극(S-D) 사이의 오믹층(n)을 제거하는 과정에서 반도체 층(A)이 식각되는 것을 방지하기 위한 것이다. 비정질 반도체 층을 사용하는 박막 트랜지스터 기판의 경우에는, 비정질 반도체 층이 수천 Å 단위로 형성되기 때문에, 에치 스토퍼를 사용하지 않고, 오믹 접촉층을 제거하면서 반도체 층이 어느 정도 (수백 Å 정도) 식각되더라도 반도체 층이 충분한 두께를 가질 수 있었다. 그러나, 다결정 반도체 층을 사용하는 경우 반도체 층(A)의 두께는 수백 Å 단위로 형성되기 때문에, 에치 스토퍼를 사용하지 않으면, 오믹 접촉층(n)을 형성하는 과정에서 반도체 층(A)이 모두 식각되어 없어지는 결과가 발생할 수 있다. 따라서, 다결정 반도체 층을 사용하는 경우에는 에치 스토퍼를 포함하는 것이 바람직하다. (도 2c)
에치 스토퍼(ES)가 형성된 기판(SUB) 위에 n+ 불순물이 고농도로 도핑된 n+ 실리콘과 같은 불순물 반도체 물질을 전면 증착하여 오믹층(n)을 도포한다. 오믹층(n)은 에치 스토퍼(ES) 위에서 일정 거리를 이격하여 서로 마주보며 형성될 소스-드레인 전극(S-D) 각각이 반도체 층(A)과 오믹 접촉을 이루도록 하기 위한 계면층이다. (도 2d)
오믹층(n)이 도포된 기판(SUB) 전면에 금속 물질을 도포하고, 제3 마스크 공정으로 패턴하여 데이터 라인(DL), 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 라인(DL)에서 분기되어 게이트 전극(G)의 일측면과 중첩하는 소스 전극(S), 그리고, 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 형성한다. 소스-드레인 전극(S-D)의 모양을 마스크로 하여, 오믹층(n)과 반도체 층(A)을 계속 패턴하여, 오믹 접촉층(n')과 반도체 채널층(A')을 완성한다. 이로써, 소스 전극(S), 드레인 전극(D), 결정화 반도체 채널층(A'), 그리고 게이트 전극(G)과 함께 스위칭 소자인 박막 트랜지스터(TFT)를 구성한다. 이 때, 데이터 패드(DP) 및 데이터 라인(DL)의 하부에도 오믹층(n)과 반도체 층(A)이 그대로 남아 있는 적층 구조를 갖는다. (도 2e)
소스-드레인 전극(S-D)이 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 제1 보호막(PAS1)을 형성한다. 제4 마스크 공정으로 제1 보호막(PAS1)을 패턴하여, 게이트 전극(G)의 일부, 특히 반도체 채널층(A')을 사이에 두고 소스-드레인 전극(S-D)이 형성된 일측부을 제외한 타측부를 노출하는 게이트 콘택홀(GH)를 형성한다. 여기서, 게이트 전극(G)을 형성하는 과정에서 보조 용량 전극(도시하지 않음)을 형성한 경우라면, 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀(도시하지 않음)을 더 형성할 수도 있다. (도 2f)
게이트 콘택홀(GH)이 형성된 기판(SUB) 전면에 구리 합금과 같이 비저항이 낮은 금속 물질을 전면 증착하고, 제5 마스크 공정으로 패턴하여 게이트 전극(G)과 전기적으로 연결되며 데이터 배선(DL)과는 교차하는 게이트 배선(GL)을 형성한다. 그리고, 게이트 배선(GL)의 일측 단부에는 게이트 패드(GP)를 형성한다. 여기서, 도면으로 나타내지는 않았으나, 게이트 전극(G)을 형성하는 과정에서 보조 용량 전극을 형성한 경우라면, 게이트 배선(GL)은 보조 용량 콘택홀을 통해 보조 용량 전극과도 전기적으로 접촉할 수도 있다. (도 2g)
게이트 배선(GL) 및 게이트 패드(GP)가 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 제2 보호막(PAS2)을 형성한다. 제6 마스크 공정으로 제2 보호막(PAS2)를 패턴하여, 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH), 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀 (GPH), 그리고 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀 (DPH)을 형성한다. (도 2h)
제2 보호막(PAS2) 위에 ITO 혹은 IZO와 같은 투명 도전성 물질을 증착한다. 그리고, 투명 도전성 물질을 제7 마스크로 패턴하여 드레인 전극(D)과 접촉하는 화소 전극(PXL), 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT), 그리고 데이터 패드(DP)와 접촉하는 데이터 패드 단자(DPT)를 형성한다. (도 2i)
이와 같은 간접 열 결정화 기술에 의한 박막 트랜지스터 기판은 비정질 반도체를 증착한 후에 적외선 다이오드 레이저로 열 결정화 시켜 다결정 반도체 층을 포함하는 박막 트랜지스터 기판을 얻을 수 있다. 즉, 대면적 표시 장치 제조 방법에서 안정적으로 기술적 성과를 얻은 비정질 실리콘 제조 공정에서 간단한 가열 공정을 통해 비정질 반도체 박막 트랜지스터 기판보다 전자 이동도 및 ON-Current가 우수한 다결정 혹은 결정화 반도체 박막 트랜지스터 기판을 얻을 수 있다.
그러나, 앞에서 설명한 종래 기술에 의한 간접 열 결정화 기술에서는 반도체 층만을 결정화하였다. 따라서, 다결정 혹은 결정화 반도체가 갖는 충분한 고성능의 ON-current 특성을 얻는 데는 불충분하다는 문제점이 있다.
본 발명의 목적은 반도체 채널층 뿐만 아니라, 반도체 채널층과 소스-드레인 전극 사이에서 오믹 접촉을 유지하는 오믹 접촉층도 결정화를 이루는 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은 반도체 채널층과 오믹 접촉층을 모두 결정화하면서 열 전달 금속을 소스-드레인 물질로 활용하여 제조 공정을 단순화하고 반도체 층의 오염을 방지하는 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 간접 열 결정화 박막 트랜지스터 기판 제조 방법은, 기판 위에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 상기 기판 위에 게이트 절연막, 비정질 반도체 층, 에치 스토퍼 층을 연속으로 증착하고, 상기 에치 스토퍼 층을 패턴하여 에치 스토퍼를 형성하는 단계와; 상기 에치 스토퍼를 포함하는 상기 기판 위에 비정질 불순물 반도체 층과, 열 전이 금속층을 연속으로 증착하는 단계와; 상기 열 전이 금속층 표면에 적외선 레이저를 조사하여, 상기 비정질 반도체 층과 상기 비정질 불순물 반도체 층을 결정화하여 다결정 반도체 층과 다결정 불순물 반도체 층을 형성하는 단계와; 상기 다결정 반도체 층과 다결정 불순물 반도체 층 위에 소스-드레인 패턴을 형성하는 단계와; 그리고, 상기 소스-드레인 패턴을 마스크로 하여 상기 다결정 반도체 층과 상기 다결정 불순물 반도체 층을 패턴하여, 각각 다결정 채널층과 다결정 오믹 접촉층을 완성함으로써 박막 트랜지스터를 형성하는 단계를 포함한다.
상기 소스-드레인 패턴을 형성하는 단계는, 상기 열 전이 금속층을 패턴하여 데이터 배선, 상기 데이터 배선의 일측 단부에 연결된 데이터 패드, 상기 데이터 배선에서 분기하여 상기 게이트 전극의 일측부와 중첩하는 소스전극, 그리고 상기 소스 전극과 일정 거리 이격하여 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 포함하는 상기 소스-드레인 패턴을 형성하는 것을 특징으로 한다.
상기 소스-드레인 패턴을 형성하는 단계는, 상기 열 전이 금속층을 모두 제거하는 단계와; 그리고 상기 다결정 반도체 층과 상기 다결정 불순물 반도체 층 위에 소스-드레인 금속을 증착하고 패턴하여 데이터 배선, 상기 데이터 배선의 일측 단부에 연결된 데이터 패드, 상기 데이터 배선에서 분기하여 상기 게이트 전극의 일측부와 중첩하는 소스전극, 그리고 상기 소스 전극과 일정 거리 이격하여 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 포함하는 상기 소스-드레인 패턴을 형성하는 것을 특징으로 한다.
상기 소스-드레인 패턴 위에 제1 보호막을 전면 증착하고 패턴하여, 상기 게이트 전극의 일부를 노출하는 게이트 콘택홀을 형성하는 단계와; 상기 제1 보호막 위에 저저항 금속을 증착하고 패턴하여, 상기 게이트 전극과 접촉하는 게이트 배선과 상기 게이트 배선의 일측 단부에 연결된 게이트 패드를 형성하는 단계와; 상기 게이트 배선 및 상기 게이트 패드 위에 제2 보호막을 전면 증착하고 패턴하여, 상기 게이트 패드를 노출하는 게이트 패드 콘택홀 및 상기 드레인의 일부를 노출하는 드레인 콘택홀을 형성하고, 상기 제1 보호막을 더 패턴하여 상기 데이터 패드를 노출하는 데이터 패드 콘택홀을 형성하는 단계와; 그리고 상기 제2 보호막 위에 투명 도전 물질을 전면 증착하고 패턴하여, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 전극, 그리고 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 의한 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법은 반도체 채널층과 오믹 접촉층을 모두 결정화함으로써, 전자 이동도 및 ON-Current가 우수한 다결정 혹은 결정화 반도체 박막 트랜지스터 기판을 얻을 수 있다. 또한, 본 발명에 의한 간접 열 결정화 박막 트랜지스터 기판의 제조 방법에서는 열 전달 금속을 소스-드레인 물질로 활용할 수 있으므로, 제조 공정을 단순화 할 수 있으며, 반도체 채널층의 오염 가능성을 줄여 반도체의 성능을 향상하는 효과를 얻을 수 있다.
도 1은 종래 기술에 의한 액정표시장치에 포함된 간접 열 결정화 기술을 이용한 다결정 박막 트랜지스터 기판 구조를 나타내는 평면도.
도 2a 내지 2i는 도 1의 다결정 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 3은 본 발명에 의한 평판 표시장치에 포함된 간접 열 결정화 기술을 이용한 다결정 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 4h는 도 3의 다결정 박막 트랜지스터 기판을 제조하는 공정도면들.
도 5a 및 도 5b는 종래 기술 및 본 발명에 의한 박막 트랜지스터의 On-Current 특성을 비교한 그래프.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예의 설명을 통하여 명백하게 드러나게 될 것이다. 이하 첨부된 도 3 및 도 4i 내지 4h를 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 도 3은 본 발명에 의한 평판 표시장치에 포함된 간접 열 결정화 기술을 이용한 다결정 박막 트랜지스터 기판의 구조를 나타내는 평면도이다.
도 3을 참조하면, 본 발명에 의한 평판표시장치(액정 표시장치 혹은 유기전계발광 표시장치)용 박막 트랜지스터 기판은 유리 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(TFT)를 구비한다. 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 화소전극(PXL)이 형성된다. 박막 트랜지스터(TFT)는 게이터 배선(GL)에서 분기한 게이트 전극(G), 게이트 전극(G)의 일측면과 중첩되고 데이터 배선(DL)에서 분기한 소스 전극(S), 그리고 게이트 전극(G)의 타측면과 중첩되고 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 포함한다.
게이트 배선(GL)과 데이터 배선(DL)의 일측 단부에는 각각 게이트 패드(GP)와 데이터 패드(DP)가 형성된다. 게이트 패드(GP)와 데이터 패드(DP)는 각각 게이트 패드 콘택홀(GPH)과 데이터 패드 콘택홀(DPH)을 통해 게이트 패드 단자(GPT)와 데이터 패드 단자(GPT)에 연결된다.
도 4a 내지 4h를 참조하여, 본 발명에 의한 다결정 박막 트랜지스터 기판을 제조하는 공정을 살펴보면 다음과 같다. 도 4a 내지 4h는 도 3의 절취선 II-II'로 자른 단면으로 표시한 제조 공정도면들이다.
기판(SUB) 위에 게이트 금속 물질을 증착하고, 제1 마스크로 패턴하여 게이트 전극(G)를 형성한다. 이 때, 게이트 전극(G)만을, 혹은 필요한 경우 보조용량전극(도시하지 않음)을 더 포함하여 형성하며, 게이트 전극(G)을 연결하는 게이트 배선(GL) 혹은 게이트 패드(GP)는 형성하지 않는다. 이것은, 추후에 수행하는 결정화 공정에서 발생하는 고온의 열로 인해 저항이 낮지만 용융점이 낮은 게이트 배선이 손상되는 것을 방지하기 위한 것이다. 즉, 게이트 전극(G)은 비저항은 높지만, 내열성이 좋은 금속 물질인 몰리브덴-티타늄(Mo-Ti) 합금을 사용하여 형성한다. (도 4a)
게이트 전극(G)이 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 게이트 절연막(GI)을 형성한다. 연속 공정으로 비정질 실리콘과 같은 반도체 물질을 증착하여 반도체 층(A)을 도포한다. 그 위에, 연속 공정으로 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 에치 스토퍼 층을 도포한다. 제2 마스크 공정으로 에치 스토퍼 층을 패턴하여 에치 스토퍼(ES)를 형성한다. 에치 스토퍼(ES)는 게이트 전극(G) 위에 중첩된 반도체 층(A)의 일부분과 중첩되도록 형성하는 것이 바람직하다. 패턴된 에치 스토퍼(ES)는 이 후에 형성할 소스-드레인 전극 (S-D)과 오믹 접촉층(n)을 패턴할 때, 소스-드레인 전극(S-D) 사이의 오믹 접촉층(n)을 제거하는 과정에서 반도체 층(A)이 식각되는 것을 방지하기 위한 것이다. (도 4b)
에치 스토퍼(ES)가 형성된 기판(SUB) 위에 n+ 불순물이 고농도로 도핑된 비정질 n+ 실리콘과 같은 불순물 반도체 물질을 전면 증착하여 오믹층(n)을 도포한다. 오믹층(n)은 에치 스토퍼(ES) 위에서 일정 거리를 이격하여 서로 마주보며 형성될 소스-드레인 전극(S-D) 각각이 반도체 층(A)과 오믹 접촉을 이루도록 하기 위한 계면층이다. 그리고, 연속 공정으로 열 전도성이 좋은 금속 물질을 증착하여 열 전이층(HTL)을 형성한다. 열 전이층(HTL) 위에 적외선 다이오드 레이저(IR)를 스캐닝 방식으로 조사하여 열 에너지를 기판 전체, 특히 반도체 층(A)과 오믹층(n)에 가한다. 그러면, 반도체 층(A)과 오믹층(n)의 비정질 반도체 물질이 결정화되어, 다결정 반도체로 변환된다. (도 4c)
반도체 층(A)과 오믹층(n)을 모두 결정화한 후에, 습식 식각 공정으로 열 전이층(HTL) 전체를 제거한다. 그리고, 노출된 오믹층(n) 위에 소스-드레인 용 금속물질을 전면 증착한다. 제3 마스크 공정으로 소스-드레인 금속 물질을 패턴하여, 데이터 라인(DL), 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 데이터 라인(DL)에서 분기되어 게이트 전극(G)의 일측면과 중첩하는 소스 전극(S), 그리고, 소스 전극(S)과 일정 거리 이격하여 대향하는 드레인 전극(D)을 형성한다. 소스-드레인 전극(S-D)의 모양을 마스크로 하여, 오믹층(n)과 반도체 층(A)을 계속 패턴하여, 오믹 접촉층(n')과 반도체 채널층(A')을 완성한다. 이로써, 소스 전극(S), 드레인 전극(D), 결정화 반도체 채널층(A'), 그리고 게이트 전극(G)과 함께 스위칭 소자인 박막 트랜지스터(TFT)를 구성한다. 이 때, 데이터 패드(DP) 및 데이터 라인(DL)의 하부에도 오믹층(n)과 반도체 층(A)이 그대로 남아 있는 적층 구조를 갖는다. (도 4d)
소스-드레인 전극(S-D)이 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 제1 보호막(PAS1)을 형성한다. 제4 마스크 공정으로 제1 보호막(PAS1)을 패턴하여, 게이트 전극(G)의 일부, 특히 반도체 채널층(A')을 사이에 두고 소스-드레인 전극(S-D)이 형성된 일측부을 제외한 타측부를 노출하는 게이트 콘택홀(GH)를 형성한다. 여기서, 게이트 전극(G)을 형성하는 과정에서 보조 용량 전극(도시하지 않음)을 형성한 경우라면, 보조 용량 전극의 일부를 노출하는 보조 용량 콘택홀(도시하지 않음)을 더 형성할 수도 있다. (도 4e)
게이트 콘택홀(GH)이 형성된 기판(SUB) 전면에 구리를 포함하는 비저항이 낮은 금속 물질을 전면 증착하고, 제5 마스크 공정으로 패턴하여 게이트 전극(G)과 전기적으로 연결되며 데이터 배선(DL)과는 교차하는 게이트 배선(GL)을 형성한다. 그리고, 게이트 배선(GL)의 일측 단부에는 게이트 패드(GP)를 형성한다. 여기서, 도면으로 나타내지는 않았으나, 게이트 전극(G)을 형성하는 과정에서 보조 용량 전극을 형성한 경우라면, 게이트 배선(GL)은 보조 용량 콘택홀을 통해 보조 용량 전극과도 전기적으로 접촉할 수 있다. (도 4f)
게이트 배선(GL) 및 게이트 패드(GP)가 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 제2 보호막(PAS2)을 형성한다. 제6 마스크 공정으로 제2 보호막(PAS2)를 패턴하여, 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH), 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀 (GPH), 그리고 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀 (DPH)을 형성한다. (도 4g)
제2 보호막(PAS2) 위에 ITO 혹은 IZO와 같은 투명 도전성 물질을 증착한다. 그리고, 투명 도전성 물질을 제7 마스크로 패턴하여 드레인 전극(D)과 접촉하는 화소 전극(PXL), 게이트 패드(GP)와 접촉하는 게이트 패드 단자(GPT), 그리고 데이터 패드(DP)와 접촉하는 데이터 패드 단자(DPT)를 형성한다. (도 4h)
이상 설명한 본 발명의 실시 예에 의하면, 비정질 반도체 층(A)과 비정질 불순물 반도체 층(n)을 모두 간접 열 결정화 기술을 적용하여 동시에 결정화 시켰다. 따라서, 채널층(A')이 되는 반도체 층(A)만 결정화하였던 종래의 경우에 비해서 향상된 On-Current 특성을 갖는다. 도 5a 및 도 5b는 종래 기술 및 본 발명에 의한 박막 트랜지스터의 On-Current 특성을 비교한 그래프이다.
도 5a를 참조하면, 반도체 채널층은 결정화되었으나 오믹 접촉층이 결정화되지 않은 종래 기술에 의한 간접 열 결정화 기술에 의한 박막 트랜지스터는 5V에서 ON될 때 전류량이 6.87X10-6(A)으로 측정되었다. 도 5b를 참조하면, 본 발명에 의한 간접 열 결정화 기술에 의해 반도체 채널층 및 오믹 접촉층 모두가 결정화된 박막 트랜지스터는 5V에서 ON될 때 전류량이 9.98X10-6(A)으로 ~10-5(A) 단위를 만족하고 있음을 알 수 있다. 즉, 본 발명에 의한 간접 열 결정화 기술에 의하면 전자 이동도가 더 향상된 소자 특성을 얻을 수 있다.
또한, 본 발명의 다른 실시 예로, 도 4c 단계에서, 열 전이층(HTL)을 제거하지 않고, 열 전이층(HTL)을 제3 마스크 공정으로 패턴하여 소스 전극(S), 데이터 배선(DL), 데이터 패드(DP), 및 드레인 전극(D)으로 형성할 수 있다. 이 경우, 최종 형성된 간접 열 결정화 박막 트랜지스터 기판의 구조는 앞에서 설명한 실시 예와 차이가 없다. 그러나, 열 전이층(HTL)을 제거하는 공정과, 소스-드레인 금속물질을 도포하는 공정이 생략될 수 있다. 즉, 적어도 2단계의 공정을 생략할 수 있으며, 이로 인해 결정화 반도체 층(A)의 오염수준을 저하시킬 수 있다. 즉, 더 향상된 반도체 채널층(A')의 특성을 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TFT: 박막 트랜지스터 G: 게이트 전극
S: 소스 전극 D: 드레인 전극
A: 반도체 층 n: 오믹층
A': 반도체 채널층 n': 오믹 접촉층
ESL: 에치 스토퍼 층 ES: 에치 스토퍼
GL: 게이트 라인 GP: 게이트 패드
GPH: 게이트 패드 콘택홀 GPT: 게이트 패드 단자
GH: 게이트 콘택홀 GI: 게이트 절연막
DH: 드레인 콘택홀 PXL: 화소 전극
DL: 데이터 라인 DP: 데이터 패드
DPH: 데이터 패드 콘택홀 DPT: 데이터 패드 단자
SUB: 기판 IR: 적외선

Claims (4)

  1. 기판 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극이 형성된 상기 기판 위에 게이트 절연막, 비정질 반도체 층, 에치 스토퍼 층을 연속으로 증착하고, 상기 에치 스토퍼 층을 패턴하여 에치 스토퍼를 형성하는 단계와;
    상기 에치 스토퍼를 포함하는 상기 기판 위에 비정질 불순물 반도체 층과, 열 전이 금속층을 연속으로 증착하는 단계와;
    상기 열 전이 금속층 표면에 적외선 레이저를 조사하여, 상기 비정질 반도체 층과 상기 비정질 불순물 반도체 층을 결정화하여 다결정 반도체 층과 다결정 불순물 반도체 층을 형성하는 단계와;
    상기 다결정 반도체 층과 다결정 불순물 반도체 층 위에 소스-드레인 패턴을 형성하는 단계와; 그리고
    상기 소스-드레인 패턴을 마스크로 하여 상기 다결정 반도체 층과 상기 다결정 불순물 반도체 층을 패턴하여, 각각 다결정 채널층과 다결정 오믹 접촉층을 완성함으로써 박막 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
  2. 제 1 항에 있어서,
    상기 소스-드레인 패턴을 형성하는 단계는,
    상기 열 전이 금속층을 패턴하여 데이터 배선, 상기 데이터 배선의 일측 단부에 연결된 데이터 패드, 상기 데이터 배선에서 분기하여 상기 게이트 전극의 일측부와 중첩하는 소스전극, 그리고 상기 소스 전극과 일정 거리 이격하여 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 포함하는 상기 소스-드레인 패턴을 형성하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
  3. 제 1 항에 있어서,
    상기 소스-드레인 패턴을 형성하는 단계는,
    상기 열 전이 금속층을 모두 제거하는 단계와; 그리고
    상기 다결정 반도체 층과 상기 다결정 불순물 반도체 층 위에 소스-드레인 금속을 증착하고 패턴하여 데이터 배선, 상기 데이터 배선의 일측 단부에 연결된 데이터 패드, 상기 데이터 배선에서 분기하여 상기 게이트 전극의 일측부와 중첩하는 소스전극, 그리고 상기 소스 전극과 일정 거리 이격하여 상기 게이트 전극의 타측부와 중첩하는 드레인 전극을 포함하는 상기 소스-드레인 패턴을 형성하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
  4. 제 1 항에 있어서,
    상기 소스-드레인 패턴 위에 제1 보호막을 전면 증착하고 패턴하여, 상기 게이트 전극의 일부를 노출하는 게이트 콘택홀을 형성하는 단계와;
    상기 제1 보호막 위에 저저항 금속을 증착하고 패턴하여, 상기 게이트 전극과 접촉하는 게이트 배선과 상기 게이트 배선의 일측 단부에 연결된 게이트 패드를 형성하는 단계와;
    상기 게이트 배선 및 상기 게이트 패드 위에 제2 보호막을 전면 증착하고 패턴하여, 상기 게이트 패드를 노출하는 게이트 패드 콘택홀 및 상기 드레인의 일부를 노출하는 드레인 콘택홀을 형성하고, 상기 제1 보호막을 더 패턴하여 상기 데이터 패드를 노출하는 데이터 패드 콘택홀을 형성하는 단계와; 그리고
    상기 제2 보호막 위에 투명 도전 물질을 전면 증착하고 패턴하여, 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 전극, 그리고 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 간접 열 결정화 박막 트랜지스터 기판 제조 방법.
KR1020100058966A 2010-06-22 2010-06-22 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법 KR20110138840A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100058966A KR20110138840A (ko) 2010-06-22 2010-06-22 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100058966A KR20110138840A (ko) 2010-06-22 2010-06-22 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20110138840A true KR20110138840A (ko) 2011-12-28

Family

ID=45504585

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100058966A KR20110138840A (ko) 2010-06-22 2010-06-22 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20110138840A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107636839B (zh) * 2016-07-25 2020-12-04 京东方科技集团股份有限公司 多晶硅薄膜晶体管及其制造方法、显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107636839B (zh) * 2016-07-25 2020-12-04 京东方科技集团股份有限公司 多晶硅薄膜晶体管及其制造方法、显示装置

Similar Documents

Publication Publication Date Title
US9608127B2 (en) Amorphous oxide thin film transistor, method for manufacturing the same, and display panel
US9478562B2 (en) Array substrate and manufacturing method thereof, display device, thin film transistor and manufacturing method thereof
CN104282769B (zh) 薄膜晶体管的制备方法、阵列基板的制备方法
US11003012B2 (en) Liquid crystal display device and manufacturing method thereof
US8912538B2 (en) Thin film transistor array substrate and method for manufacturing the same
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
WO2019205440A1 (zh) Tft基板的制作方法及tft基板
KR20100063493A (ko) 박막 트랜지스터 기판 및 그 제조 방법
US9252278B2 (en) Array substrate, display device and manufacturing method thereof
WO2014183422A1 (zh) 薄膜晶体管及其制备方法、阵列基板
US10121883B2 (en) Manufacturing method of top gate thin-film transistor
KR102318054B1 (ko) Tft 기판 및 이의 제조 방법
JP2007027710A (ja) コンタクトホール形成方法及びこれ用いた薄膜トランジスタ基板の製造方法
US20150014677A1 (en) Thin film transistor substrate and method of manufacturing the same
KR20130098709A (ko) 박막트랜지스터 기판 및 이의 제조 방법
KR102224457B1 (ko) 표시장치와 그 제조 방법
TWI570905B (zh) 顯示裝置及其製造方法
KR20170078394A (ko) 표시장치용 어레이기판 및 그 제조방법
KR20110138840A (ko) 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법
KR20120000254A (ko) 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법
KR20120067108A (ko) 어레이 기판 및 이의 제조방법
KR101695024B1 (ko) 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법
KR101771251B1 (ko) 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법
KR101671524B1 (ko) 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법
WO2016041285A1 (zh) 单元像素、阵列基板、显示装置及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application