KR100771730B1 - 박막트랜지스터,박막트랜지스터의제조방법및표시장치 - Google Patents

박막트랜지스터,박막트랜지스터의제조방법및표시장치

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KR100771730B1
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겐 와끼따
마사히로 미네기시
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산요덴키가부시키가이샤
소니 가부시끼 가이샤
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Abstract

본 발명은 수율의 저하나 표시 불량의 발생을 방지할 수 있는 액티브 매트릭스 방식의 표시 장치를 제공한다.
TFT(106)의 능동층이 되는 다결정 실리콘막(11)에 있어서, 드레인 영역(82) 및 소오스 영역(83)에 대응하는 부분의 그레인 크기가 채널 영역(93)에 대응하는 부분의 그레인 크기에 비해 크게 되어 있다. 그 때문에, 각 영역(82, 83)의 시트 저항은 감소하고, TFT(106)의 온 전류는 증대한다. 각 영역(82, 83)의 그레인 크기를 소망의 값으로 하려면 ELA 에너지를 최적화하면 할수록 좋다. ELA 에너지의 최대값(E)은 각 영역(82, 83)의 그레인 크기가 채널 영역(93)의 것보다도 작게 되는 레벨로 설정한다. 또한, ELA 에너지의 최소값은 필요한 소자 특성을 확보하기 위해 필요한 채널 영역(93)의 그레인 크기에 따라 설정한다.

Description

박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 표시 장치에 관한 것이다.
근래, 박막 트랜지스터(TFT; Thin Film Transistor)를 이용한 액티브 매트릭스 방식의 액정 디스플레이(LCD; Liquid Crystal Display)가 고화질의 표시 장치로서 주목받고 있다.
매트릭스에 배치된 점(도트)으로 표시를 행하는 도트 매트릭스 LCD에는 단순 매트릭스 방식과 액티브 매트릭스 방식이 있다.
액티브 매트릭스 방식은 매트릭스에 배치된 각 화소에 화소 구동 소자(액티브 소자)와 신호 축적 소자(화소 용량)를 집적하여, 각 화소에 1종의 기억 동작을 행하게 하여 액정을 준스태틱으로 구동하는 방식이다. 즉, 화소 구동 소자는 주사 신호에 의해 온·오프 상태가 전환되는 스위치로서 기능한다. 그리고, 온 상태인 화소 구동 소자를 통해 데이터 신호(표시 신호)가 표시 전극으로 전달되어, 액정의 구동이 행해진다. 그 후, 화소 구동 소자가 오프 상태가 되면, 표시 전극에 인가된 데이터 신호는 전하의 상태로 신호 축적 소자에 축적되고, 다음에 화소 구동 소자가 온 상태가 될 때까지 계속해서 액정의 구동이 행해진다. 그 때문에, 주사선 수가 증대하여 1개의 화소에 할당되는 구동 시간이 적게 되어도 액정의 구동이 영향을 받지 않고, 콘트라스트가 저하하지도 않는다.
화소 구동 소자로서는 일반적으로 TFT가 이용된다. TFT에서는 절연 기판 상에 형성된 반도체 박막이 능동층으로서 사용된다. 능동층으로서 일반적인 것은 비정질 실리콘막 및 다결정 실리콘막이다. 능동층으로서 비정질 실리콘막을 이용한 TFT는 비정질 실리콘 TFT라고 호칭되며, 다결정 실리콘막을 이용한 TFT는 다결정 실리콘 TFT라고 호칭된다. 다결정 실리콘 TFT는 비정질 실리콘 TFT에 비해, 이동도가 크고 구동 능력이 높다라는 이점이 있다. 그 때문에, 다결정 실리콘 TFT는 화소 구동 소자로서만 아니라 논리 회로를 구성하는 소자로서도 사용할 수 있다. 따라서, 다결정 실리콘 TFT를 이용하면, 화소부만 아니라 그 주변에 배치되어 있는 주변 구동 회로부까지를 동일 기판 상에 일체화하여 형성할 수 있다. 즉, 화소부에 배치된 화소 구동 소자로서의 다결정 실리콘 TFT와, 주변 구동 회로부를 구성하는 다결정 실리콘 TFT를 동일 공정으로 형성할 수도 있다.
도 4에 일반적인 액티브 매트릭스 방식 LCD의 블럭 구성을 나타낸다.
화소부(액정 패널: 101)에는 주사선(게이트 배선: G1…Gn, Gn+1…Gm)과 데이터선(드레인 배선: D1…Dn, Dn+1…Dm)이 배치되어 있다. 게이트 배선(G1∼Gm)과 드레인 배선(D1∼Dm)은 각각 직교하고, 그 직교 부분에 화소(102)가 설치되어 있다. 그리고, 각 게이트 배선(G1∼Gm)은 게이트 드라이버(103)에 접속되고, 게이트 신호(주사 신호)가 인가되도록 되어 있다. 또한, 각 드레인 배선(D1∼Dm)은 드레인 드라이버(데이터 드라이버: 104)에 접속되고, 데이터 신호(비디오 신호)가 인가되도록 되어 있다. 이들 드라이버(103, 104)에 의해 주변 구동 회로부(105)가 구성되어 있다. 그리고, 각 드라이버(103, 104) 중 적어도 어느 한 쪽을 화소부(101)와 동일 기판 상에 형성한 LCD는 일반적으로 드라이버 일체형(드라이버 내장형) LCD라고 호칭된다. 또한, 게이트 드라이버(103)가 화소부(101)의 양측에 설치되어 있는 경우도 있다. 또한, 드레인 드라이버(104)가 화소부(101)의 양측에 설치되어 있는 경우도 있다.
도 5에 게이트 배선(Gn)과 드레인 배선(Dn)과의 직교 부분에 설치되어 있는 화소(102)의 등가 회로를 나타낸다.
화소(102)는 화소 구동 소자로서의 TFT(106), 액정 셀(LC), 보조 용량(축적 용량 또는 부가 용량: CS)으로 구성되어 있다. 게이트 배선(Gn)에는 TFT(106)의 게이트가 접속되고, 드레인 배선(Dn)에는 TFT(106)의 드레인이 접속되어 있다. 그리고, TFT(106)의 소오스에는 액정 셀(LC)의 표시 전극(화소 전극)과 보조 용량(CS)이 접속되어 있다. 이 액정 셀(LC)과 보조 용량(CS)에 의해 상기 신호 축적 소자가 구성된다. 액정 셀(LC)의 공통 전극(표시 전극의 반대측 전극)에는 전압(Vcom)이 인가되어 있다. 한편, 보조 용량(CS)에서 TFT의 소오스와 접속되는 측의 전극(이하, 축적 전극이라 칭함)의 반대측 전극(이하, 대향 전극이라 칭함)에는 소정의 신호 전압(VR)이 인가되어 있다. 이 액정 셀(LC)의 공통 전극은 문자와 같이 모든 화소(102)에 대해 공통인 전극으로 되어 있다. 그리고, 액정 셀(LC)의 표시 전극과 공통 전극과의 사이에는 정전 용량이 형성되어 있다. 또, 보조 용량(CS)의 대향 전극은 인접한 게이트 배선(Gn+1)과 접속되어 있는 경우도 있다.
이와 같이 구성된 화소(102)에서, 게이트 배선(Gn)을 정전압으로 하여 TFT(106)의 게이트에 정전압을 인가하면, TFT(106)가 온 된다. 그러면, 드레인 배선(Dn)에 인가된 데이터 신호로 액정 셀(LC)의 정전 용량과 보조 용량(CS)이 충전된다. 반대로, 게이트 배선(Gn)을 부전압으로 하여 TFT(106)의 게이트에 부전압을 인가하면, TFT(106)가 오프되고, 그 시점에서 드레인 배선(Dn)에 인가되어 있던 전압이 액정 셀(LC)의 정전 용량과 보조 용량(CS)에 의해 유지된다. 이와 같이, 화소(102)로 기록된 데이터 신호를 드레인 배선(D1∼Dm)에 공급하여 게이트 배선(G1∼Gm)의 전압을 제어함으로써, 화소(102)에 임의의 데이터 신호를 유지시킬 수 있다. 그 화소(102)가 유지하고 있는 데이터 신호에 따라 액정 셀(LC)의 투과율이 변화되어, 화상이 표시된다.
여기서, 화소(102)의 특성으로서 중요한 것으로는 기록 특성과 유지 특성이 있다. 기록 특성에 대해 요구되는 것은 화소부(101)의 형태로부터 결정된 단위 시간 내에 신호 축적 소자(액정 셀(LC) 및 보조 용량(CS))에 대해 소망의 비디오 신호 전압을 충분히 기록할 수 있는지 없는지라는 점이다. 또한, 유지 특성에 대해 요구되는 것은 신호 축적 소자에 일단 기록된 비디오 신호 전압을 필요한 시간만큼 유지할 수 있는지 없는지라는 점이다.
보조 용량(CS)이 설치되어 있는 것은 신호 축적 소자의 정전 용량을 증대시켜 유지 특성을 향상시키기 위함이다. 즉, 액정 셀(LC)은 그 구조 상, 정전 용량의 증대에는 한계가 있다. 그래서, 보조 용량(CS)에 의해 액정 셀(LC)의 정전 용량의 부족 분을 보충할 수 있다.
도 6에 하부 게이트 구조의 다결정 실리콘 TFT를 TFT(106)로서 사용한 투과형 구성을 갖는 종래의 LCD에서의 화소(102; 화소부(101))의 개략 단면을 나타낸다.
서로 대향하는 각 투명 절연 기판(71, 72) 사이에는 액정이 충전(充塡)된 액정층(73)이 형성되어 있다. 투명 절연 기판(71) 측에는 액정 셀(LC)의 표시 전극(74)이 설치되고, 투명 절연 기판(72) 측에는 액정 셀(LC)의 공통 전극(75)이 설치되어 있으며, 각 전극(74, 75)은 액정층(73)을 끼워 대향하고 있다.
투명 절연 기판(71)에서의 액정층(73) 측의 표면에는 게이트 배선(Gn)을 구성하는 TFT(106)의 게이트 전극(76)이 형성되어 있다. 게이트 전극(76) 및 투명 절연 기판(71) 상에는 하층의 실리콘 질화막(78)과 상층의 실리콘 산화막(79)의 2층 구조로 이루어지는 게이트 절연막(80)이 형성되어 있다. 게이트 절연막(80) 상에는 TFT(106)의 능동층이 되는 다결정 실리콘막(81)이 형성되어 있다. 다결정 실리콘막(81)에는 TFT(106)의 드레인 영역(82) 및 소오스 영역(83)이 형성되어 있다. 또, TFT(106)는 LDD(Lightly Doped Drain) 구조를 갖고, 드레인 영역(82) 및 소오스 영역(83)은 각각 저농도 영역(82a, 83a) 및 고농도 영역(82b, 83b)으로 구성된다. 다결정 실리콘막(81)에서의 드레인 영역(82) 및 소오스 영역(83) 사이에는 채널 영역(93)이 형성되어 있다. LDD 구조를 이용하면, TFT(106)의 오프 저항이 증대하고, 유지 특성이 향상된다.
투명 절연 기판(71)에서 TFT(106)와 인접하는 부분에는 TFT(106)의 작성과 동시에 동일 공정에서 보조 용량(CS)이 형성되어 있다. 투명 절연 기판(71)에서의 액정층(73) 측의 표면에는 보조 용량(CS)의 대향 전극(77)이 형성되어 있다. 대향 전극(77) 상에는 유전체막(84)이 형성되고, 유전체막(84) 상에는 보조 용량(CS)의 축적 전극(85)이 형성되어 있다. 또, 대향 전극(77)은 게이트 전극(76)과 동일 구성으로 동일 공정에서 형성된다. 또한, 유전체막(84)은 게이트 절연막(80)의 연장 상에 있고, 게이트 절연막(80)과 동일 구성으로 동일 공정에서 형성된다. 그리고, 축적 전극(85)은 다결정 실리콘막(81)에 형성되고, TFT(106)의 소오스 영역(83)과 접속되어 있다.
다결정 실리콘막(81)에서의 채널 영역(93) 및 축적 전극(85) 상에는 각각 실리콘 산화막으로 이루어지는 스토퍼층(94)이 형성되어 있다. 스토퍼층(94)을 포함하는 TFT(106) 및 보조 용량(CS) 상에는 하층의 실리콘 산화막(86)과 상층의 실리콘 질화막(87)의 2층 구조로 이루어지는 층간 절연막(88)이 형성되어 있다. 드레인 영역(82)을 구성하는 고농도 영역(82b)은 층간 절연막(88)에 형성된 콘택트홀(89)을 통해 드레인 배선(Dn)을 구성하는 드레인 전극(90)과 접속되어 있다. 드레인 전극(90) 및 층간 절연막(88) 상에는 평탄화 절연막(91)이 형성되어 있다. 평탄화 절연막(91) 상에는 표시 전극(74)이 형성되어 있다. 표시 전극(74)은 평탄화 절연막(91) 및 층간 절연막(88)에 형성된 콘택트홀(92)을 통해 소오스 영역(83)을 구성하는 고농도 영역(83b)과 접속되어 있다. 또, 드레인 전극(90)은 하층의 몰리브덴층(90a)과 상층의 알루미늄 합금층(90b)의 2층 구조로 이루어진다. 또한, 표시 전극(74)의 재질로는 ITO(Indium Tin Oxide)가 이용된다.
투명 절연 기판(72)에서의 액정층(73) 측의 표면에는 광의 삼원색인 적, 녹, 청(RGB; Red Green Blue)의 각 색의 컬러 필터(95)가 설치되어 있다. 각 색의 컬러 필터(95) 사이에는 차광막인 블랙 매트릭스(96)가 설치되어 있다. 표시 전극(74)의 상부에는 RGB중 어느 1색의 컬러 필터(95)가 배치되어 있다. TFT(106)의 상부에는 블랙 매트릭스(96)가 배치되어 있다.
다결정 실리콘막(81)을 형성하려면, 우선 CVD(Chemical Vapor Deposition)법을 이용하여 게이트 절연막(84) 상에 비정질 실리콘막을 형성한다. 다음에, 비정질 실리콘막의 표면에 엑시머 레이저 광을 조사함으로써, 비정질 실리콘막을 가열하여 결정화시킨다. 이와 같이, 엑시머 레이저 광을 이용한 레이저 어닐법은 ELA(Excimer Laser Anneal)법이라 호칭되고 있다.
여기서, 게이트 전극(76) 및 대향 전극(77)의 재질로는 열전도율이 높은 크롬이 이용된다. ELA에서는 라인 빔을 주사함으로써 비정질 실리콘막의 전면을 어닐하기 때문에, 게이트 전극(76) 상의 비정질 실리콘으로 제공된 열에너지는 게이트 전극(76)과 일체의 주사선(게이트 배선: G1∼Gn)에 따라 라인 빔의 조사 영역 외로 확산되고, 게이트 전극(76) 상의 비정질 실리콘의 온도는 다른 영역의 온도보다도 낮게 된다.
즉, 게이트 전극(76) 상에 형성된 비정질 실리콘막에는 투명 절연 기판(71) 상에 형성된 비정질 실리콘막에 비해, 낮은 에너지가 제공되게 된다. 레이저 에너지가 그레인 크기를 최대로 하는 값을 초과하여 크게 되면, 그레인 크기는 급격하게 작아진다. 이 때문에, 게이트(Cr) 위와 다른 영역에서 레이저 에너지와 그레인 크기와의 관계가 다르게 되어 있으면, 예컨대 게이트 전극(76) 상에 있는 채널 영역(93)의 그레인 크기를 최대로 하도록 하는 설정으로 ELA가 행해져도, 이 동일한 레이저 파워로 어닐된 드레인 영역(82) 및 소오스 영역(83)에서는 실제로 채널 영역(93)보다도 큰 에너지가 제공되어 그레인 크기를 최대로 하는 에너지 값을 초과하고, 그레인 크기가 큰 폭으로 작아져 버린다.
도 7에 드레인 영역(82) 및 소오스 영역(83)의 그레인 크기와, 각 영역(82, 83)의 시트 저항 및 TFT(106)의 온 전류와의 관계를 나타낸다.
각 영역(82, 83)의 그레인 크기가 작아질수록 각 영역(82, 83)의 시트 저항은 증대하고, TFT(106)의 온 전류는 저하한다. 이는, 각 영역(82, 83)의 시트 저항이 기생 저항으로서 작용하여, TFT(106)의 온 전류를 저하시키기 때문이다.
투명 절연 기판(71) 상에 형성된 TFT(106) 중, 어느 수량 이상의 TFT(106)의 온 전류가 필요치 이하가 된 경우, 그 투명 절연 기판(71)을 이용한 화소부(101)는 불량품으로서 폐기시키지 않을 수 없게 된다. 또한, 투명 절연 기판(71) 상에 형성된 TFT(106) 중 어떤 것의 온 전류가 필요치 이하로 된 경우에는, 화소부(101)에 표시 얼룩이 발생한다. 즉, TFT(106)의 온 전류의 저하는 화소부(101)의 수율 저하나 표시 불량을 발생시키는 원인이 된다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 이하의 목적을 갖는다.
1) 온 전류의 저하를 방지할 수 있는 박막 트랜지스터를 제공한다.
2) 온 전류의 저하를 방지할 수 있는 박막 트랜지스터의 제조 방법을 제공한다.
3) 수율의 저하나 표시 불량의 발생을 방지할 수 있는 매트릭스 방식의 표시 장치를 제공한다.
본 발명은 능동층으로서 다결정 실리콘막을 이용하고, 그 다결정 실리콘막에서의 드레인 영역 및 소오스 영역에 대응하는 부분의 그레인 크기가 채널 영역에 대응하는 부분의 그레인 크기에 비해 같거나 또는 큰 것을 그 요지로 한다.
본 발명은 박막 트랜지스터에 있어서, 절연 기판 상에 게이트 전극이 형성되고, 절연 기판 및 게이트 전극 상에 게이트 절연막을 통해 능동층으로서의 다결정 실리콘막이 형성되며, 게이트 전극 상에 형성된 다결정 실리콘막이 채널 영역에 대응하고, 절연 기판 상에 형성된 다결정 실리콘막이 드레인 영역 및 소오스 영역에 대응하는 하부 게이트 구조를 갖는 것을 그 요지로 한다.
본 발명은 박막 트랜지스터에 있어서, 상기 다결정 실리콘막에서의 채널 영역에 대응하는 부분의 그레인 크기는 박막 트랜지스터의 소자 특성에 대응하여 설정되어 있는 것을 그 요지로 한다.
청구항 제4항 기재의 발명은 절연 기판 상에 게이트 전극을 형성하는 제1 공정, 절연 기판 및 게이트 전극 상에 게이트 절연막을 형성하는 제2 공정, 게이트 절연막 상에 비정질 실리콘막을 형성하는 제3 공정, 및 비정질 실리콘막의 표면에 레이저 광을 조사함으로써, 비정질 실리콘막을 가열하여 결정화시킴으로써 능동층이 되는 다결정 실리콘막을 형성하는 제4 공정을 구비하고, 상기 제4 공정에서는 다결정 실리콘막에서의 드레인 영역 및 소오스 영역에 대응하는 부분의 그레인 크기가 채널 영역에 대응하는 부분의 그레인 크기에 비해 같거나 또는 크게 되도록 레이저 에너지를 최적화하는 것을 그 요지로 한다.
청구항 제5항 기재의 발명은 청구항 제4항 기재의 박막 트랜지스터의 제조 방법에 있어서, 상기 레이저 에너지의 상한은 다결정 실리콘막에서의 드레인 영역 및 소오스 영역에 대응하는 부분의 그레인 크기와 채널 영역의 그레인 크기와 같게 되는 정도의 레벨로 설정하고, 상기 레이저 에너지의 하한은 필요한 소자 특성을 확보하기 위해 필요한 채널 영역에 대응하는 부분의 그레인 크기에 따라 설정하는 것을 그 요지로 한다.
청구항 제6항 기재의 발명은 박막 트랜지스터를 화소 구동 소자로서 이용하는 것을 그 요지로 한다.
청구항 제7항 기재의 발명은 청구항 제4항 또는 제5항의 기재의 박막 트랜지스터의 제조 방법에 의해 제조된 박막 트랜지스터를 화소 구동 소자로서 이용하는 것을 그 요지로 한다.
본 발명은 박막 트랜지스터를 화소 구동 소자로서 이용하는 것을 그 요지로 한다.
(발명의 실시 형태)
이하, 본 발명을 구체화한 제1 실시 형태를 도면에 따라 설명한다. 또, 본 실시 형태에서 도 4 ∼ 도 6에 나타낸 종래 형태와 동일한 구성 부재에 대해서는 부호를 같게 하여 그 상세한 설명을 생략한다.
도 1에 하부 게이트 구조의 다결정 실리콘 TFT를 TFT(106)로서 사용한 투과형 구성을 갖는 본 실시 형태의 LCD에서의 화소(102; 화소부(101))의 개략 단면을 나타낸다.
본 실시 형태의 특징은 TFT(106)의 능동층이 되는 다결정 실리콘막(11)에서 드레인 영역(82) 및 소오스 영역(83)에 대응하는 부분의 그레인 크기가 채널 영역(93)에 대응하는 부분의 그레인 크기에 비해 크게 되어 있는 점이다.
다음에, 본 실시 형태의 제조 방법을 순차 설명한다.
공정 1(도 2a 참조) : 스퍼터법을 이용하여 투명 절연 기판(71) 상에 크롬막(21)을 형성한다.
공정 2(도 2b 참조) : 크롬막(21) 상에 게이트 전극(76) 및 대향 전극(77)을 형성하기 위한 레지스트 패턴(22)을 형성한다.
공정 3(도 2c 참조) : 레지스트 패턴(22)을 에칭용 마스크로 하는 습식 에칭법을 이용하여 크롬막(21)을 에칭함으로써, 크롬막(21)으로 이루어지는 게이트 전극(76) 및 대향 전극(77)을 형성한다.
공정 4(도 2d 참조) : 플라즈마 CVD법을 이용하여 각 전극(76, 77) 및 투명 절연 기판(71) 상에 실리콘 질화막(78), 실리콘 산화막(79), 비정질 실리콘막(23)을 연속적으로 형성한다. 그 결과, 각 막(78, 79)으로 이루어지는 게이트 절연막(80)이 형성되고, 그 위에 비정질 실리콘막(23)이 형성된 디바이스 구조가 얻어진다.
다음에, 어닐(처리 온도; 400℃ 정도)을 행하고, 비정질 실리콘막(23)중에 들어 있는 수소를 제거하는 탈수소 처리를 행한다.
계속해서, ELA법을 이용하여 비정질 실리콘막(23)의 표면에 엑시머 레이저 광(XeCl, KrF, ArF 등)을 조사함으로써, 비정질 실리콘막(23)을 가열하여 결정화시킴으로써, 다결정 실리콘막(11)을 형성한다. 이 때, 라인 빔 형상의 엑시머 레이저 광을 펄스 조사하고, 그 레이저 빔의 조사 면적은 150ㅧ0.3mm 정도로 한다. 그리고, 레이저 빔의 위치를 어긋나게 하면서, 투명 절연 기판(71) 상의 비정질 실리콘막(23)의 전면에 조사한다.
여기서, 다결정 실리콘막(11)에서 드레인 영역(82) 및 소오스 영역(83)에 대응하는 부분의 그레인 크기가 채널 영역(93)에 대응하는 부분의 그레인 크기에 비해 크게 되도록 ELA 에너지를 최적화한다.
도 3에 ELA 에너지와 다결정 실리콘막(11)의 각 부의 그레인 크기와의 관계를 나타낸다.
게이트 전극(76)의 재질로서, 열전도율이 높은 크롬막(21)이 이용되고 있다. 그 때문에, 열에너지가 게이트 전극(76)에 흡수되고, 게이트 전극(76)과 일체의 주사선(게이트 배선: G1∼Gn)에 따라 열에너지가 확산되기 때문에, 게이트 전극(76) 상에 형성된 비정질 실리콘막(23)은 다른 영역에 형성된 비정질 실리콘막(23)에 비해, 제공되는 에너지가 작게 된다. 그 결과, 드레인 영역(82) 및 소오스 영역(83)에 대응하는 부분의 그레인 크기의 피크는 ELA 에너지가 비교적 낮을 때에 있게 된다. 그에 반해, 채널 영역(93)에 대응하는 부분의 그레인 크기의 피크는 ELA 에너지가 비교적 높을 때에 있게 된다.
그래서, 드레인 영역(82) 및 소오스 영역(83)에 대응하는 부분의 그레인 크기가 채널 영역(93)에 대응하는 부분의 그레인 크기와 같거나 그보다도 작게 되었을 때의 ELA 파워의 레벨을 실험에 의해 구하고, 그 레벨을 최대값(Emax)으로 한다.
그런데, 채널 영역(93)에 대응하는 부분의 그레인 크기가 너무 작게 되면, TFT(106)의 소자 특성이 저하한다. 필요한 소자 특성을 확보하려면, 채널 영역(93)에 대응하는 부분의 그레인 크기를 1000 ∼ 20000Å 정도로 하지 않으면 안된다. 그래서, 채널 영역(93)에 대응하는 부분의 그레인 크기가 필요 최소한(=500Å)일 때의 ELA 에너지의 레벨을 실험에 의해 구하고, 그 레벨을 최소값(Emin)으로 한다.
그리고, ELA법에서 비정질 실리콘막(23)에 조사하는 ELA 에너지를 최소값(Emin)에서 최대값(Emax) 사이로 설정한다. 이로 인해, ELA 에너지의 최적화가 이루어진다.
그 후, 다결정 실리콘막(11)에 드레인 영역(82) 및 소오스 영역(83)을 형성하고, 도 1에 나타낸 각 부재를 형성함으로써 각 화소(102)로 이루어지는 화소부(101)가 완성된다.
이와 같이 본 실시 형태에 의하면, 이하의 작용 및 효과를 얻을 수 있다.
(1) TFT(106)의 능동층이 되는 다결정 실리콘막(11)에 있어서, 드레인 영역(82) 및 소오스 영역(83)에 대응하는 부분의 그레인 크기는 채널 영역(93)에 대응하는 부분의 그레인 크기에 비해 크게 되어 있다. 그 때문에, 각 영역(82, 83)의 시트 저항은 감소하고, 채널 영역(93)은 TFT(106)의 온 시에는 충분히 저저항화되기 때문에, TFT(106)의 온 전류는 증대한다.
(2) 상기 (1)로부터, 투명 절연 기판(71) 상에 형성된 모든 TFT(106)의 온 전류를 필요치 이상으로 할 수 있고, 화소부(101)의 수율 저하나 표시 불량의 발생을 방지할 수 있다.
(3) 상기 (1)과 같이 각 영역(82, 83)에 대응하는 부분의 그레인 크기를 소망값으로 하려면, ELA 에너지를 최적화하면 된다. 따라서, 그 실시는 간단하면서도 용이하다.
(4) 상기 (3)에 있어서, ELA 에너지의 최대값(Emax)은 각 영역(82, 83)에 대응하는 부분의 그레인 크기가 채널 영역(93)과 같게 되는 레벨로 설정한다. 또한, ELA 에너지의 최소값(Emin)은 필요한 소자 특성을 확보하는 데에 필요한 채널 영역(93)에 대응하는 부분의 그레인 크기에 따라 설정한다.
여기서, 채널 영역(93)에 대응하는 부분의 그레인 크기의 범위는 500 ∼ 20000Å이 적당하며, 바람직하게는 1500 ∼ 20000Å, 특히 바람직하게는 3000 ∼ 10000Å이다. 이 범위보다 크게 되면, 제조 공정에서의 처리량(throughput)이 악화됨과 동시에, 채널 영역(93)의 결정성 핵의 수가 20 개 이하가 되며, 소자마다의 오차가 생기게 된다. 또한, 이 범위보다 작게 되면, TFT(106)의 온 전류가 필요치 이하가 된다.
또, 상기 각 실시 형태는 이하와 같이 변경해도 되고, 그 경우에도 동일한 작용 및 효과를 얻을 수 있다.
[1] 게이트 전극(76) 및 대향 전극(77)을 크롬막(21) 이외의 고융점 금속(몰리브덴, 텅스텐, 탄탈, 하프늄, 지르코늄, 니오브, 티탄, 바나듐, 레늄, 이리듐, 오스뮴, 로듐 등) 단체(單體)의 막이나 고융점 금속 합금막, 또는 복수층의 고융점 금속막으로 형성한다.
[2] TFT(106)를 LDD 구조가 아닌 SD(Single Drain) 구조 또는 더블 게이트 구조로 한다.
[3] 보조 용량(CS)을 생략한다.
[4] 투명 절연 기판(71)을 세라믹 기판이나 실리콘 산화막 등의 절연층으로 치환하고, LCD가 아닌 밀착형 이미지 센서나 삼차원 IC 등에 적용한다.
[5] TFT(106)를 일렉트로루미네센스 소자를 화소에 이용한 액티브 매트릭스 방식의 표시 장치에서의 화소 구동 소자에 적용한다.
[6] 다결정 실리콘막(11)의 수소화 처리를 행한다. 수소화 처리란, 다결정 실리콘의 결정 결함 부분에 수소 원자를 결합시킴으로써, 결합을 줄여 결정 구조를 안정화시키고, 전계 효과 이동도를 높이는 방법이다. 이로 인해, TFT(106)의 소자 특성을 향상시킬 수 있다.
[7] 채널 영역(93)에 불순물을 도핑하여 TFT(106)의 임계치 전압(Vth)을 제어한다. 다결정 실리콘 TFT에서는, n채널 트랜지스터에서 디플리션 방향으로 임계치 전압이 시프트하고, p채널 트랜지스터에서 인핸스먼트 방향으로 임계치 전압이 시프트하는 경향이 있다. 특히, 수소화 처리를 행했을 경우에는 그 경향이 보다 현저하다. 이 임계치 전압의 시프트를 억제하려면, 채널 영역에 불순물을 도핑하면 된다.
이상, 각 실시 형태에 대해 설명했지만, 각 실시 형태로부터 파악할 수 있는 청구항 이외의 기술적 사상에 대해 이하에 그들의 효과와 함께 기재한다.
1) 청구항 제4항 또는 제5항의 기재의 박막 트랜지스터의 제조 방법에 있어서, 상기 레이저 광은 엑시머 레이저 광인 표시 장치의 제조 방법.
이렇게 하면, 효율적인 결정화를 행할 수 있다.
2) 청구항 제4항 또는 제5항의 기재의 박막 트랜지스터의 제조 방법에 있어서, 상기 다결정 실리콘막에 수소화 처리를 실시하는 공정을 구비한 표시 장치의 제조 방법.
이렇게 하면, 다결정 실리콘막의 결정 결함 부분에 수소 원자가 결합됨으로써, 결함이 감소되어 결정 구조가 안정화되며, 전계 효과 이동도를 높일 수 있다.
3) 청구항 제4항 또는 제5항의 기재의 박막 트랜지스터의 제조 방법에 있어서, 상기 다결정 실리콘막의 채널 영역에 대응하는 부분에 불순물을 도핑하는 공정을 구비한 표시 장치의 제조 방법.
이렇게 하면, 박막 트랜지스터의 임계치 전압을 제어할 수 있다.
본 발명에 의하면, 드레인 영역 및 소오스 영역의 시트 저항이 감소하기 때문에, 온 전류의 저하를 방지할 수 있는 박막 트랜지스터를 제공할 수 있다.
본 발명에 의하면, 하부 게이트 구조의 박막 트랜지스터를 얻을 수 있다.
본 발명에 의하면, 필요한 소자 특성을 확보하는 데에 필요한 채널 영역에 대응하는 부분의 그레인 크기를 얻은 결과, 온 전류의 저하를 방지할 수 있는 박막 트랜지스터를 제공할 수 있다.
청구항 제4항 또는 제5항의 기재의 발명에 의하면, 온 전류의 저하를 방지할 수 있는 박막 트랜지스터의 제조 방법을 제공할 수 있다.
청구항 제5항의 기재의 발명에 의하면, 레이저 에너지의 최적 범위를 용이하게 설정할 수 있다.
청구항 제6항 및 제7항의 기재의 발명에 의하면, 수율의 저하나 표시 불량의 발생을 방지할 수 있는 액티브 매트릭스 방식의 표시 장치를 제공할 수 있다.
도 1은 제1 실시 형태의 화소의 개략 단면도.
도 2는 제1 실시 형태의 제조 공정을 설명하기 위한 개략 단면도.
도 3은 제1 실시 형태의 작용을 설명하기 위한 특성도.
도 4는 액티브 매트릭스 방식 LCD의 블럭 구성도.
도 5는 화소의 등가 회로도.
도 6은 종래 형태의 화소의 개략 구성도.
도 7은 종래 형태 및 제1 실시 형태의 작용을 설명하기 위한 특성도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 다결정 실리콘막
23 : 비정질 실리콘막
71 : 투명 절연 기판
76 : 게이트 전극
80 : 게이트 절연막
82 : 드레인 영역
83 : 소오스 영역
93 : 채널 영역
101 : 화소부
106 : TFT

Claims (5)

  1. 절연 기판 상에 게이트 전극을 형성하는 제1 공정,
    절연 기판 및 게이트 전극 상에 게이트 절연막을 형성하는 제2 공정,
    게이트 절연막 상에 비정질 실리콘막을 형성하는 제3 공정, 및
    비정질 실리콘막의 표면에 레이저 광을 조사함으로써, 비정질 실리콘막을 가열하여 결정화시킴으로써 능동층이 되는 다결정 실리콘막을 형성하는 제4 공정
    을 포함하고,
    상기 제4 공정에서는 다결정 실리콘막에서의 드레인 영역 및 소오스 영역에 대응하는 부분의 그레인 크기가 채널 영역에 대응하는 부분의 그레인 크기에 비해 같거나 또는 크게 되도록 레이저 에너지를 최적화하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 레이저 에너지의 상한(上限)은 다결정 실리콘막에서의 드레인 영역 및 소오스 영역에 대응하는 부분의 그레인 크기와 채널 영역의 그레인 크기가 같게 되는 정도의 레벨로 설정하고, 상기 레이저 에너지의 하한(下限)은 필요한 소자 특성을 확보하기 위해 필요한 채널 영역에 대응하는 부분의 그레인 크기에 따라 설정하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  3. 절연 기판 상의 게이트 전극과 게이트 절연막을 통하여 대향하도록 형성된 비정질 실리콘막에, 드레인 영역 및 소오스 영역에 대응하는 부분의 그레인 크기가 채널 영역에 대응하는 부분의 그레인 크기에 비해 같거나 또는 크게 되도록 레이저 에너지가 최적화된 레이저 광을 조사하고, 능동층이 되는 다결정 실리콘막을 형성한 박막 트랜지스터를 화소 구동 소자로서 이용하는 것을 특징으로 하는 액티브 매트릭스 방식의 표시 장치.
  4. 절연 기판 상의 게이트 전극과 게이트 절연막을 통하여 대향하도록 형성된 비정질 실리콘막에, 드레인 영역 및 소오스 영역에 대응하는 부분의 그레인 크기가 채널 영역에 대응하는 부분의 그레인 크기에 비해 같거나 또는 크게 되는 정도의 레벨을 상한으로 하고, 채널 영역에 대응하는 부분이, 필요한 소자 특성을 확보하기 위해 필요한 그레인 크기가 되는 레벨을 하한으로 하여 레이저 에너지가 설정된 레이저 광을 조사하고, 능동층이 되는 다결정 실리콘막을 형성한 박막 트랜지스터를 화소 구동 소자로서 이용하는 것을 특징으로 하는 액티브 매트릭스 방식의 표시 장치.
  5. 복수의 화소와, 상기 화소 각각을 구동하는 복수의 구동 소자에 있어서, 하부 게이트 구조의 박막 트랜지스터를 구비한 복수의 구동 소자를 포함하는 표시 장치에 있어서,
    상기 박막 트랜지스터는, 절연성 기판과, 상기 절연성 기판상에 배치된 게이트 전극과, 상기 절연성 기판과 상기 게이트 전극 상에 배치된 게이트 절연막과, 상기 게이트 절연막 상에 배치된 다결정 실리콘막을 구비하고,
    상기 다결정 실리콘막은, 상기 게이트 전극 상방에 채널 영역, 상기 채널 영역의 양측에 소오스 영역 및 드레인 영역을 구비하고 있으며,
    상기 다결정 실리콘막은, 레이저 어닐에 의해, 상기 드레인 영역 전체의 입경과 상기 소오스 영역 전체의 입경이 채널 영역 전체의 입경과 같거나, 또는 크게 되도록 한 것을 특징으로 하는 표시 장치.
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