KR100559218B1 - 박막 트랜지스터 어레이 기판의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 어레이 기판의 제조방법을 개시한다. 개시된 본 발명의 절연성 기판 상에 Mo/Al/Mo 재질의 소오스/드레인 전극을 갖는 박막 트랜지스터를 형성하고, 상기 절연성 기판의 전면 상에 보호막을 형성하는 단계; 상기 보호막 상에 감광막을 도포하고, 상기 감광막에 대한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하는 식각 공정을 수행하여 상기 소오스 전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 보호막 상에 상기 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조방법에 있어서, 상기 감광막은 2.3∼3.5㎛ 두께로 도포하되, 다단계 공정으로 도포하는 것을 특징으로 한다.
Description
도 1은 종래 기술에 따른 탑 ITO 구조를 갖는 박막 트랜지스터 어레이 기판의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2c는 종래 문제점을 설명하기 위한 도면.
도 3a 내지 도 3c는 본 발명에 따라 형성된 감광막에서의 파티클, 스트레스 및 에천트의 침투를 보여주는 도면.
(도면의 주요 부분에 대한 부호의 설명)
21 : 유리기판 22 : Mo/Al/Mo 재질의 데이터 라인
23 : 보호막 24a : 감광막
25 : 파티클 26 : 스트레스
27 : 에천트
본 발명은 박막 트랜지스터 액정표시소자에 관한 것으로, 보다 상세하게는, 탑 ITO 구조의 박막 트랜지스터 어레이 기판의 제조 공정에서 감광막의 두께를 증 가시키기 위한 방법에 관한 것이다.
텔레비젼 및 그래픽 디스플레이 등의 표시 장치에 이용되는 액정표시소자 (Liquid Crystal Display: 이하, LCD)는 CRT(Cathode-ray tube)를 대신하여 개발되어져 왔다. 특히, 매트릭스 형태로 배열된 각 화소마다 박막 트랜지스터(Thin Film Transistor: 이하, TFT)가 구비되는 TFT LCD는 고속 응답 특성을 갖는 잇점과 고화소수에 적합하다는 잇점 때문에 CRT에 필적할만한 화면의 고화질화, 대형화 및 컬러화 등을 실현하고 있다.
이러한 TFT LCD는 TFT 및 화소전극이 형성된 TFT 어레이 기판과 컬러필터 및 상대전극이 형성된 컬러필터 기판이 액정층의 개재하에 합착된 구조이며, 여기서, 그 특성은 TFT 어레이 기판에 의해 크게 좌우된다. 예를들어, TFT 어레이 기판의 제조 공정을 단순화시키는 것은, 즉, 포토 공정의 수를 줄이는 것은 제조비용 측면에서 상용화에 크게 영향을 미친다.
따라서, 포토 공정의 수를 감소시키기 위한 여러 가지 구조들이 제안되고 있으며, 한 예로, ITO 금속막으로 이루어진 화소전극을 최상부에 배치시키는 탑 ITO 구조는 5단계의 포토 공정에 의해 제작되기 때문에 6 또는 7단계의 포토 공정을 요구하는 통상의 TFT 어레이 기판의 제조 공정 보다 그 제조공정의 단순화 및 제조비용의 절감 효과를 얻을 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 탑 ITO 구조를 갖는 TFT 어레이 기판의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 유리기판(1) 상에 게이트 전극(2)을 형성 하고, 이를 덮도록 유리기판(1)의 전면 상에 게이트 절연막(3)을 도포한다. 그런다음, 게이트 절연막(3) 상에 도핑되지 않은 비정질실리콘층을 증착한 후에, 이를 패터닝하여 TFT의 반도체층(4)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 반도체층(4) 상에 도핑된 비정질실리콘층으로 이루어진 오믹층(5)을 형성하고, 이러한 오믹층(5) 상에 소오스/드레인 전극(6a, 6b)을 형성하여, TFT(10)를 완성한다. 여기서, 소오스/드레인 전극(6a, 6b)은 데이터 라인의 형성시에 함께 형성된다.
그 다음, 도 1c에 도시된 바와 같이, TFT(10)가 보호되도록, 상기 결과물의 상부에 보호막(11)을 도포하고, 이어서, 보호막(11) 상에 감광막을 도포한 후, 이를 노광 및 식각하여 감광막 패턴(12)을 형성한다. 이때, 감광막 패턴(12)은 소오스 전극(6a)을 덮고 있는 보호막 부분을 노출시키도록 형성된다. 그런다음, 감광막 패턴(12)을 마스크로하는 식각 공정을 통해, 상기 보호막(11)에 소오스 전극(6a)을 노출시키는 콘택홀(13)을 형성한다.
이후, 도 1d에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 보호막(11) 상에 ITO 금속막을 증착하고, 상기 ITO 금속막을 패터닝하여 소오스 전극(6a)과 콘택되는 화소전극(14)을 형성함으로써, 탑 ITO 구조를 갖는 TFT 어레이 기판을 완성한다.
그러나, 상기와 같은 탑 ITO 구조의 TFT 어레이 기판의 제조시에는 다음과 같은 문제점이 발생된다.
일반적으로, 보호막을 식각하기 위한 식각 마스크로 사용되는 감광막 패턴은 그 두께가 1.8㎛ 이하로 제한된다. 이것은, 감광막을 1.8㎛ 이상의 두께로 도포할 경우에는 두께 균일성을 확보하는데 어려움이 있고, 또한, 노광 공정의 어려움으로 인하여 원하는 형태의 감광막 패턴이 얻어지지 못하게 되며, 게다가, 감광막의 두께가 두꺼운 것에 기인하여 노광 및 현상 공정을 수행한 후에는 감광막의 잔류물이 남게 되는 스컴(Scum)과 같은 현상이 발생되므로, 보호막에 대한 식각 공정을 완료한 후에는 O2 에이싱(Ashing) 등의 디스컴(Descum) 공정이 추가되어야 하기 때문이다.
반면에, 감광막을 1.8㎛ 이하의 두께로 도포할 경우에는, 도 2a에 도시된 바와 같이, 그 도포 과정에서 감광막(24)의 내부에 파티클(25)이 발생하게 되고, 아울러, 도 2b에 도시된 바와 같이, 스트레스(26)를 받게 되며, 게다가, 도 2c에 도시된 바와 같이, 감광막(24)의 두께가 얇은 것에 기인하여 보호막(23)을 식각하기 위하여 사용되는 에천트(27)가 원치 않은 보호막(23) 부분으로 침투됨으로써, 이 부분에서 보호막(23)의 손상이 발생하게 된다.
특히, 소오스/드레인 전극을 포함한 데이터 라인(22)이 Mo/Al/Mo의 적층 구조로 이루어진 경우, Al은 보호막(23)의 식각 공정시에 에천트(Etchant)로 이용되는 B.O.E 용액에 대해 매우 취약하기 때문에, 보호막의 손상에 기인하여 상기 Al이 심하게 손상되기 때문에, 결국, 데이터 라인의 오픈이 발생하게 되어, TFT 어레이 기판의 제조수율에 치명적인 악영향을 미치게 된다.
여기서, 도 2a 내지 도 2c는 감광막의 내부에 발생되는 파티클, 스트레스 및 에천트의 침투를 보여주는 단면도이며, 도면부호 21은 유리기판, 22는 데이터 라인, 23은 보호막, 24는 감광막, 25는 파티클, 26은 스트레스, 27은 에처트의 침투를 각각 나타낸다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 감광막의 두께를 1.8㎛ 이상으로 하면서도, 상기 감광막의 두께 균일성을 확보함과 동시에, 디스컴과 같은 불필요한 공정을 삭제시킬 수 있는 TFT 어레이 기판의 제조방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 TFT 어레이 기판의 제조방법은, 절연성 기판 상에 Mo/Al/Mo 재질의 소오스/드레인 전극을 갖는 박막 트랜지스터를 형성하고, 상기 절연성 기판의 전면 상에 보호막을 형성하는 단계; 상기 보호막 상에 감광막을 도포하고, 상기 감광막에 대한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하는 식각 공정을 수행하여 상기 소오스 전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 보호막 상에 상기 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하는 TFT 어레이 기판의 제조방법에 있어서, 상기 감광막은 2.3∼3.5㎛ 두께로 도포하되, 다단계 공정으로 도포하는 것을 특징으로 한다.
여기서, 감광막의 도포 공정은, 유리기판을 300rpm으로 회전시키면서 3초 동안 도포하는 1단계 공정과, 900rpm 이하의 속도로 회전시키면서 11.3초 동안 도포하는 2단계 공정과, 200rpm의 속도로 회전시키면서 3초 동안 도포하는 3단계 공정, 및, 900rpm 이하로 회전시키면서 2초 동안 도포하는 4단계 공정으로 이루어진다.
또한, 상기 감광막을 도포한 후에는 소프트 베이크 및 하드 베이크 공정을 순차적으로 수행하며, 이때, 상기 소프트 베이크는 105 내지 115℃에서 140 내지 160초 동안 수행하고, 상기 하드 베이크는 125 내지 135℃에서 170 내지 200초 동안 수행한다.
또한, 상기 감광막을 도포한 후에는 소프트 베이크 및 하드 베이크 공정을 순차적으로 수행하며, 이때, 상기 소프트 베이크는 105 내지 115℃에서 140 내지 160초 동안 수행하고, 상기 하드 베이크는 125 내지 135℃에서 170 내지 200초 동안 수행한다.
본 발명에 따르면, 감광막을 1.8㎛ 이상의 두께로 도포하기 때문에, 파티클, 스트레스 및 에천트에 의한 보호막 및 데이터 라인의 손상을 방지할 수 있고, 아울러, 도포 공정 조건을 제어함으로써, 두께 균일도를 향상시킴과 동시에, 노광 및 현상 공정에 대한 안정화를 얻을 수 있는 것에 기인하여, 디스컴과 공정을 삭제시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 보호막을 식각하기 위하여 도포하는 감광막의 두께를 2.3∼3.5㎛ 정도가 되도록 함으로써, 그 도포 과정에서 발생된 파티클이나 스트레스는 물론, 에천트의 침투에 의해 보호막과 Mo/Al/Mo 재질의 데이터 라인이 손상되는 것을 방지하며, 이를 위해서, 다음과 같은 조건들이 만족되도록, 그 도포 공정을 제어한다.
첫째, 도포된 감광막의 두께 균일성을 확보하기 위하여, 상기 감광막의 도포 공정을 다단계로 나누어 수행한다.
먼저, 1단게로 Mo/Al/Mo 재질의 소오스/드레인 전극을 갖는 TFT가 형성되고, 상기 TFT를 덮도록 보호막이 형성된 유리기판을 300rpm으로 3초 동안 회전시키면서, 상기 보호막 상에 소정 두께의 감광막을 도포한다. 그런다음, 2단계로 유리기판을 900rpm 이하의 속도로 회전시키면서 소정 두께의 감광막을 도포하되, 이러한 상태를 11.3초 동안 유지시켜 그 두께 균일성을 확보한다.
계속해서, 유리기판을 3초 동안 200rpm의 속도로 회전시키면서 소정 두께의 감광막을 도포하고, 연이어서, 유리기판을 900rpm 이하로 회전시키면서 2초 동안 감광막을 도포하여, 최종적인 두께의 감광막을 얻음과 동시에 균일한 두께를 갖는 감광막을 얻는다.
상기와 같은 방법을 이용하게 되면, 감광막의 두께가 1.8㎛ 이상일지라도, 그 도포 과정에서 두께 균일도를 높이기 때문에, 전체적인 두께 균일성을 확보할 수 있게 된다.
둘째, 감광막의 두께를 1.8㎛ 이상으로 함에 따라 발생되는 현상 공정의 불량을 방지하기 위하여, 노광된 감광막에 대한 현상 공정을 다음과 같이 수행한다.
먼저, 노광 공정이 수행된 감광막에 대해서, 1단계로 유리기판을 200rpm으로 회전시키되, 그 회전 시간은 35초 동안 유지시킨다. 그런다음, 2단계로 유리기판을 5초 동안 1,200rpm의 속도로 회전시키면서 수행하고, 이어서, 3단계로 200rpm 이상의 속도로 회전시키면서 5초 동안 현상 공정을 수행하고, 그리고나서, 4단계로 5초 동안 1,200rpm으로 회전시켜 현상 공정을 수행한다.
상기와 같이 다단계로 현상 공정을 수행하게 되면, 노광된 감광막 부분에 대한 현상을 완전하게 달성할 수 있게 되며, 이에 따라, 감광막 패턴의 디파인(Define)을 안정적으로 수행할 수 있게 된다.
셋째, 스컴과 같은 불량이 발생되는 것을 방지하기 위하여, 감광막에 대한 소프트 베이크(soft bake) 및 하드 베이크(hard bake) 공정 온도 및 시간을 조절하되, 소프트 베이크 공정은 105 내지 115℃에서 140 내지 160초 동안 수행하고, 하드 베이크 공정은 125 내지 135℃에서 170 내지 200초 동안 수행한다.
이 경우, 감광막은 종래의 경우 보다 그 경화가 잘 이루어지기 때문에, 두께가 증가된 것에 기인하여 노광이 이루어지지 않는 현상을 방지할 수 있게 된다. 따라서, 스컴과 같은 결함의 발생은 일어나지 않으며, 이에 따라, 디스컴과 같은 불팰요한 공정의 수행을 삭제시킬 수 있다.
또한, 하드 베이크 시간을 적절하게 조절할 경우에는 감광막 패턴의 프로파일이 30∼45°정도가 되도록 할 수 있기 때문에, 보호막에 대한 습식 식각 공정시에 식각 불량이 발생되는 것을 방지할 수 있게 된다.
도 3a 내지 도 3c는 본 발명의 실시예에 따라 형성된 감광막 내부에서의 파티클 및 스트레스와 에천트의 침투를 보여주는 도면이다, 여기서, 도 2a 내지 도 2c와 동일한 부분은 동일한 도면부호로 나타낸다.
먼저, 도 3a 및 도 3b에 도시된 바와 같이, 감광막(24a)의 도포 과정에서 그 내부에 파티클(25) 및 스트레스(26)가 발생되더라도, 감광막(24a)의 두께가 종래 보다는 더 두껍기 때문에, 파티클(25) 및 스트레스(26)에 의한 보호막(23)의 손상은 방지된다.
또한, 보호막(23)의 식각시에 사용되는 B.O.E 용액이 감광막(24a) 내부로 침투되더라도, 상기 감광막(24a)의 두께가 두꺼워진 것에 기인하여, 에천트(27)는 보호막(23)까지 침투되지 않는다.
따라서, 보호막(23)의 손상을 방지할 수 있기 때문에, 결과적으로, Mo/Al/Mo 의 적층 구조로된 소오스/드레인 전극을 포함하는 데이터 라인(22)의 손상을 방지할 수 있게 된다.
이상에서와 같이, 본 발명은 15cp의 점도를 갖는 감광막을 2.3∼3.5㎛ 두께로 도포하기 때문에, 파티클 또는 스트레스에 의한 결함 발생을 방지할 수 있고, 이에 따라, 보호막의 손상 및 데이터 라인의 손상을 방지할 수 있으며, 결과적으로는, TFT 어레이 기판의 신뢰성 및 제조수율을 향상시킬 수 있다.
또한, 그 도포 공정을 다단계로 수행함에 따라, 두게 균일도를 확보할 수 있기 때문에, 노광 및 현상 공정의 안정화를 도모할 수 있는 것에 기인하여, 스컴 발생을 방지할 수 있으며, 이 결과로, 디스컴과 같은 추가 공정을 삭제시킬 수 있는 것에 기인하여, 제조 공정의 단순화를 얻을 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 절연성 기판 상에 Mo/Al/Mo 재질의 소오스/드레인 전극을 갖는 박막 트랜지스터를 형성하고, 상기 절연성 기판의 전면 상에 보호막을 형성하는 단계; 상기 보호막 상에 감광막을 도포하고, 상기 감광막에 대한 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하는 식각 공정을 수행하여 상기 소오스 전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 보호막 상에 상기 소오스 전극과 콘택되는 화소전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조방법에 있어서,상기 감광막은 2.3∼3.5㎛ 두께로 도포하되, 다단계 공정으로 도포하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서, 상기 감광막의 도포 공정은,유리기판을 300rpm으로 회전시키면서 3초 동안 도포하는 1단계 공정과, 900rpm 이하의 속도로 회전시키면서 11.3초 동안 도포하는 2단계 공정과, 200rpm의 속도로 회전시키면서 3초 동안 도포하는 3단계 공정, 및 900rpm 이하로 회전시키면서 2초 동안 도포하는 4단계 공정으로 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제 1 항에 있어서, 상기 감광막을 도포한 후에, 소프트 베이크 및 하드 베이크 공정을 순차적으로 수행하되, 상기 소프트 베이크는 105 내지 115℃에서 140 내지 160초 동안 수행하고, 상기 하드 베이크는 125 내지 135℃에서 170 내지 200초 동안 수행하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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