JP2003297850A - 薄膜トランジスタアレイ及びその製造方法並びにこれを用いた液晶表示装置 - Google Patents
薄膜トランジスタアレイ及びその製造方法並びにこれを用いた液晶表示装置Info
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/945—Special, e.g. metal
Abstract
(57)【要約】
【課題】光照射に起因するＴＦＴ特性の劣化が抑制され
たＴＦＴアレイ基板及びその製造方法並びにこれを用い
た液晶表示装置を提供することを目的とする。 【解決手段】本発明にかかるＴＦＴアレイ基板の製造方
法は、ゲート配線１が形成された基板上にゲート絶縁膜
３、半導体層４ａとオーミック層４ｂ及び金属膜１６を
形成する工程と、写真製版により金属膜１６上のレジス
トパターン１７を半導体活性層８該当部上での膜厚がそ
の他の部分より薄くなるよう形成する工程と、金属膜１
６をエッチングしてソース配線６、ソース電極５及びド
レイン電極７を形成する工程と、半導体活性層８該当部
上のレジストを除去した後にオーミック層４ｂ及び半導
体層４ａを除去する工程と、金属膜１６を除去する工程
と、オーミック層４ｂを除去する工程を備えたＴＦＴア
レイ基板の製造方法である。
たＴＦＴアレイ基板及びその製造方法並びにこれを用い
た液晶表示装置を提供することを目的とする。 【解決手段】本発明にかかるＴＦＴアレイ基板の製造方
法は、ゲート配線１が形成された基板上にゲート絶縁膜
３、半導体層４ａとオーミック層４ｂ及び金属膜１６を
形成する工程と、写真製版により金属膜１６上のレジス
トパターン１７を半導体活性層８該当部上での膜厚がそ
の他の部分より薄くなるよう形成する工程と、金属膜１
６をエッチングしてソース配線６、ソース電極５及びド
レイン電極７を形成する工程と、半導体活性層８該当部
上のレジストを除去した後にオーミック層４ｂ及び半導
体層４ａを除去する工程と、金属膜１６を除去する工程
と、オーミック層４ｂを除去する工程を備えたＴＦＴア
レイ基板の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタア
レイ基板及びその製造方法に関する。例えば液晶表示装
置に用いられる薄膜トランジスタ基板に関する。
レイ基板及びその製造方法に関する。例えば液晶表示装
置に用いられる薄膜トランジスタ基板に関する。
【０００２】
【従来の技術】液晶を用いた電気光学素子はディスプレ
イへの応用がさかんになされている。なかでも、薄膜ト
ランジスタ（以下、ＴＦＴと称す）をスイッチング素子
として用いるＴＦＴ−ＬＣＤは、携帯性、低消費電力、
表示品位の点で優れ、幅広く利用されている。より広範
な普及のためには、さらなる低価格化が要求されてお
り、その手段のひとつとして、生産性向上としてのＴＦ
Ｔアレイ製造工程数の削減が検討されてきた。
イへの応用がさかんになされている。なかでも、薄膜ト
ランジスタ（以下、ＴＦＴと称す）をスイッチング素子
として用いるＴＦＴ−ＬＣＤは、携帯性、低消費電力、
表示品位の点で優れ、幅広く利用されている。より広範
な普及のためには、さらなる低価格化が要求されてお
り、その手段のひとつとして、生産性向上としてのＴＦ
Ｔアレイ製造工程数の削減が検討されてきた。
【０００３】そのうち、写真製版工程すなわちマスクを
削減する試みが特開２０００−１１１９５８号公報で示
されている。図２（a）に４回の写真製版工程により製
造されるＴＦＴアレイ基板の画素部の断面図を示し、こ
れを用いて説明する。
削減する試みが特開２０００−１１１９５８号公報で示
されている。図２（a）に４回の写真製版工程により製
造されるＴＦＴアレイ基板の画素部の断面図を示し、こ
れを用いて説明する。
【０００４】本従来技術では、透明基板上に１００nm程
度の厚さで導電膜を成膜後、第一写真製版工程では、第
一マスクを用いてレジストパターンを形成し、エッチン
グによりゲート配線１を形成する。次に、ゲート配線１
が形成された透明基板上にゲート絶縁膜３、半導体層４
ａ、およびオーミック層４ｂ（特開２０００−１１１９
５８号公報では接触層と記載）をそれぞれ１５０〜５０
０nm、５０〜１５０nm、３０〜６０nmの厚さで成膜す
る。次に金属膜１６を１５０〜３００nmの厚さで成膜す
る。
度の厚さで導電膜を成膜後、第一写真製版工程では、第
一マスクを用いてレジストパターンを形成し、エッチン
グによりゲート配線１を形成する。次に、ゲート配線１
が形成された透明基板上にゲート絶縁膜３、半導体層４
ａ、およびオーミック層４ｂ（特開２０００−１１１９
５８号公報では接触層と記載）をそれぞれ１５０〜５０
０nm、５０〜１５０nm、３０〜６０nmの厚さで成膜す
る。次に金属膜１６を１５０〜３００nmの厚さで成膜す
る。
【０００５】第二写真製版工程では第２マスクを用い
て、レジストパターン１７（特開２０００−１１１９５
８号公報では感光膜と記載）をソース電極５、ソース配
線６（特開２０００−１１１９５８号公報ではデータ線
と記載）、ドレイン電極７上には厚く、半導体活性層８
該当部（特開２０００−１１１９５８号公報ではチャン
ネル部と記載）には薄くなるように形成する。以下、上
記ソース電極５、ソース配線６及びドレイン電極７上の
厚いレジストパターンを通常膜厚レジストパターン１７
ａと称し、半導体活性層８該当部の薄いレジストパター
ンを薄膜レジストパターン１７ｂと称す。その後金属膜
を湿式エッチング等により除去する。その後、薄膜レジ
ストパターン１７ｂ、オーミック層４ｂおよびオーミッ
ク層４ｂの下層である半導体層４ａを乾式エッチングに
より同時に除去する。これら処理により、半導体活性層
８該当部において金属膜１６が露出する。そして湿式エ
ッチングにより半導体活性層８該当部の金属膜１６の除
去を行い、下層であるオーミック層４ｂを露出させる。
さらに半導体活性層８該当部のオーミック層４ｂと半導
体層４ｂの一部を乾式エッチングで除去し、その後、レ
ジストを剥離する。次に、層間絶縁膜９であるＳｉＮｘ
を３００nm以上積層する。第三の写真製版工程では第3
マスクを用いてパターンニングし層間絶縁膜９及びゲー
ト絶縁膜をエッチングする。さらに４０〜５０nmの導電
層を積層する。最後に第四写真製版工程で第4マスクを
使用してパターニングを行い、導電膜をエッチングして
ＴＦＴ完成する。上記製造方法においては、第２のマス
クにおけるレジストの厚みを場所により変えることによ
り、マスク枚数の低減を達成している。
て、レジストパターン１７（特開２０００−１１１９５
８号公報では感光膜と記載）をソース電極５、ソース配
線６（特開２０００−１１１９５８号公報ではデータ線
と記載）、ドレイン電極７上には厚く、半導体活性層８
該当部（特開２０００−１１１９５８号公報ではチャン
ネル部と記載）には薄くなるように形成する。以下、上
記ソース電極５、ソース配線６及びドレイン電極７上の
厚いレジストパターンを通常膜厚レジストパターン１７
ａと称し、半導体活性層８該当部の薄いレジストパター
ンを薄膜レジストパターン１７ｂと称す。その後金属膜
を湿式エッチング等により除去する。その後、薄膜レジ
ストパターン１７ｂ、オーミック層４ｂおよびオーミッ
ク層４ｂの下層である半導体層４ａを乾式エッチングに
より同時に除去する。これら処理により、半導体活性層
８該当部において金属膜１６が露出する。そして湿式エ
ッチングにより半導体活性層８該当部の金属膜１６の除
去を行い、下層であるオーミック層４ｂを露出させる。
さらに半導体活性層８該当部のオーミック層４ｂと半導
体層４ｂの一部を乾式エッチングで除去し、その後、レ
ジストを剥離する。次に、層間絶縁膜９であるＳｉＮｘ
を３００nm以上積層する。第三の写真製版工程では第3
マスクを用いてパターンニングし層間絶縁膜９及びゲー
ト絶縁膜をエッチングする。さらに４０〜５０nmの導電
層を積層する。最後に第四写真製版工程で第4マスクを
使用してパターニングを行い、導電膜をエッチングして
ＴＦＴ完成する。上記製造方法においては、第２のマス
クにおけるレジストの厚みを場所により変えることによ
り、マスク枚数の低減を達成している。
【０００６】図１６（ａ）〜（ｅ）に従来技術による形
成されるＴＦＴアレイ基板の製造過程中、第二写真製版
工程における工程の詳細を示す。特開２０００−１１１
９５８号公報に示す従来技術では薄膜レジストパターン
１７ｂ、オーミック層４ｂおよびオーミック層４ｂの下
層である半導体層４ａを乾式エッチングにより同時に除
去していている。また、特開２００１−３３９０７２号
公報に示す従来技術では、オーミック層４ｂおよび半導
体層４ａを乾式エッチングにより除去した後、薄膜トラ
ンジスタパターン１７ｂをアッシングにより除去してい
る。
成されるＴＦＴアレイ基板の製造過程中、第二写真製版
工程における工程の詳細を示す。特開２０００−１１１
９５８号公報に示す従来技術では薄膜レジストパターン
１７ｂ、オーミック層４ｂおよびオーミック層４ｂの下
層である半導体層４ａを乾式エッチングにより同時に除
去していている。また、特開２００１−３３９０７２号
公報に示す従来技術では、オーミック層４ｂおよび半導
体層４ａを乾式エッチングにより除去した後、薄膜トラ
ンジスタパターン１７ｂをアッシングにより除去してい
る。
【０００７】図１６（ａ）はソース電極５、ソース配線
６、ドレイン電極７上には厚い通常膜厚レジストパター
ン１７ａを、半導体活性層８該当部には薄い薄膜レジス
トパターン１７ｂからなるレジストパターン１７を形成
し金属膜１６を湿式エッチング等により除去した段階の
ＴＦＴアレイ基板の構造を示す図である。ここで金属膜
１６はサイドエッチングによりレジストパターン１７端
部よりも内側に入った構造となる。図１６（ｂ）はその
次の工程であるオーミック層４ａおよび半導体層４ｂを
乾式エッチングにより除去した段階のＴＦＴアレイ基板
の構造を示す図である。図１６（ｃ）はさらにその次の
工程である薄膜レジストパターンをアッシングにより除
去した段階のＴＦＴアレイ基板の構造を示す図である。
図１６（ｄ）は半導体活性層８該当部の金属膜１６を除
去し、下層であるオーミック層４ｂを露出させた段階の
ＴＦＴアレイ基板の構造を示す図であり、図１６（ｅ）
は半導体活性層８該当部のオーミック層４ｂと半導体層
４ａの一部を乾式エッチングで除去し、その後、レジス
トを剥離した段階のＴＦＴアレイ基板の構造を示す図で
ある。この段階でソース電極５、ドレイン電極７及び半
導体活性層８が露出する。
６、ドレイン電極７上には厚い通常膜厚レジストパター
ン１７ａを、半導体活性層８該当部には薄い薄膜レジス
トパターン１７ｂからなるレジストパターン１７を形成
し金属膜１６を湿式エッチング等により除去した段階の
ＴＦＴアレイ基板の構造を示す図である。ここで金属膜
１６はサイドエッチングによりレジストパターン１７端
部よりも内側に入った構造となる。図１６（ｂ）はその
次の工程であるオーミック層４ａおよび半導体層４ｂを
乾式エッチングにより除去した段階のＴＦＴアレイ基板
の構造を示す図である。図１６（ｃ）はさらにその次の
工程である薄膜レジストパターンをアッシングにより除
去した段階のＴＦＴアレイ基板の構造を示す図である。
図１６（ｄ）は半導体活性層８該当部の金属膜１６を除
去し、下層であるオーミック層４ｂを露出させた段階の
ＴＦＴアレイ基板の構造を示す図であり、図１６（ｅ）
は半導体活性層８該当部のオーミック層４ｂと半導体層
４ａの一部を乾式エッチングで除去し、その後、レジス
トを剥離した段階のＴＦＴアレイ基板の構造を示す図で
ある。この段階でソース電極５、ドレイン電極７及び半
導体活性層８が露出する。
【０００８】
【発明が解決しようとする課題】上述の特開２０００−
１１１９５８号公報の第８実施例では第二の写真製版工
程でのレジストパターン形成後、金属膜のエッチングを
行い、その後チャンネル上部の薄いレジスト、オーミッ
ク層及び半導体層を同時に除去している。また特開２０
０１−３３９０７２号公報では、オーミック層および半
導体層をエッチングにより除去した後、薄膜レジストパ
ターンをアッシングにより除去している。このような従
来技術では以下のような問題が生じる。
１１１９５８号公報の第８実施例では第二の写真製版工
程でのレジストパターン形成後、金属膜のエッチングを
行い、その後チャンネル上部の薄いレジスト、オーミッ
ク層及び半導体層を同時に除去している。また特開２０
０１−３３９０７２号公報では、オーミック層および半
導体層をエッチングにより除去した後、薄膜レジストパ
ターンをアッシングにより除去している。このような従
来技術では以下のような問題が生じる。
【０００９】第二マスクで用いたレジスト用の感光剤
は、粘性及び流動性を有するためレジストパターンの端
部はテーパー角を持つ形状になる。金属膜のエッチング
前にレジストと金属膜との密着力を向上させるためにベ
ーキングを行った場合、その傾向を顕著になる。このた
めチャネル上部の薄いレジストを除去する際に、その他
の箇所に厚いレジスト部分もテーパー形状を有するた
め、レジストパターン端部は後退し、レジストパターン
面積が減少することになる。その後退の程度はレジスト
パターンのテーパー角度が小さい程大きくなる。
は、粘性及び流動性を有するためレジストパターンの端
部はテーパー角を持つ形状になる。金属膜のエッチング
前にレジストと金属膜との密着力を向上させるためにベ
ーキングを行った場合、その傾向を顕著になる。このた
めチャネル上部の薄いレジストを除去する際に、その他
の箇所に厚いレジスト部分もテーパー形状を有するた
め、レジストパターン端部は後退し、レジストパターン
面積が減少することになる。その後退の程度はレジスト
パターンのテーパー角度が小さい程大きくなる。
【００１０】一方、半導体層は薄膜レジストパターンを
除去する前又は同時に除去するので、レジストパターン
面積すなわちテーパー角度にあまり影響を受けない。従
って、薄膜レジストパターンの除去後において半導体層
のパターン端部はレジストパターン端部からはみ出すこ
ととなる。半導体層と薄膜レジストパターンとを同時に
除去する場合においても、半導体層の端部はテーパー形
状を成すものの、レジストパターン端部からはみ出すこ
とに関しては同様である。このはみ出し幅はレジストの
厚さを薄くしたチャネル上部のレジストの厚さとパター
ン端部のテーパー角度によって決まる。
除去する前又は同時に除去するので、レジストパターン
面積すなわちテーパー角度にあまり影響を受けない。従
って、薄膜レジストパターンの除去後において半導体層
のパターン端部はレジストパターン端部からはみ出すこ
ととなる。半導体層と薄膜レジストパターンとを同時に
除去する場合においても、半導体層の端部はテーパー形
状を成すものの、レジストパターン端部からはみ出すこ
とに関しては同様である。このはみ出し幅はレジストの
厚さを薄くしたチャネル上部のレジストの厚さとパター
ン端部のテーパー角度によって決まる。
【００１１】その後、半導体活性層該当部の金属膜をエ
ッチングで除去する際に、金属膜の端部はサイドエッチ
によりレジスト端部の内側に内包される構造となる。従
って半導体層は金属膜より著しくはみ出した構造とな
る。（例えば図１６（ｅ）における半導体層のはみ出し
量Ｗが大きい構造となる。）
ッチングで除去する際に、金属膜の端部はサイドエッチ
によりレジスト端部の内側に内包される構造となる。従
って半導体層は金属膜より著しくはみ出した構造とな
る。（例えば図１６（ｅ）における半導体層のはみ出し
量Ｗが大きい構造となる。）
【００１２】このような構造を有するＴＦＴトランジス
タアレイ基板は、はみ出した半導体層の光伝導効果によ
り光輝度に変動の極めて敏感な特性を示す可能性があ
る。そのため光照射に起因してＴＦＴ特性が劣化する問
題点が生じてしまった。例えば、このＴＦＴアレイ基板
を液晶表示装置に用いた場合、画質向上のため光輝度の
変動をさせた場合、画質の安定性に顕著な悪影響を及ぼ
すことがあった。
タアレイ基板は、はみ出した半導体層の光伝導効果によ
り光輝度に変動の極めて敏感な特性を示す可能性があ
る。そのため光照射に起因してＴＦＴ特性が劣化する問
題点が生じてしまった。例えば、このＴＦＴアレイ基板
を液晶表示装置に用いた場合、画質向上のため光輝度の
変動をさせた場合、画質の安定性に顕著な悪影響を及ぼ
すことがあった。
【００１３】本発明は、このような問題点を解決するた
めになされたもので、光照射に起因するＴＦＴ特性の劣
化が抑制されたＴＦＴアレイ基板及びその製造方法並び
にこれを用いた液晶表示装置を提供することを目的とす
る。
めになされたもので、光照射に起因するＴＦＴ特性の劣
化が抑制されたＴＦＴアレイ基板及びその製造方法並び
にこれを用いた液晶表示装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明にかかるＴＦＴア
レイ基板の製造方法は、絶縁性基板上にゲート配線を形
成する工程と、前記ゲート配線が形成された絶縁性基板
上にゲート絶縁膜、半導体層とオーミック層及び金属膜
を形成する工程と、写真製版により前記金属膜上のレジ
ストのパターンを、少なくとも後の工程で前記オーミッ
ク層上に形成される薄膜トランジスタのソース配線、ソ
ース電極、ドレイン電極と半導体活性層該当部とが覆わ
れ、かつ当該半導体活性層該当部上での膜厚がその他の
部分より薄くなるよう形成する工程と、前記金属膜をエ
ッチングして前記ソース配線、前記ソース電極及びドレ
イン電極を形成する工程と、前記レジストを薄膜化する
ことにより前記半導体活性層該当部上のレジストを除去
する工程と、前記半導体活性層該当部上のレジストを除
去した後に、前記ソース電極、前記ソース配線、前記ド
レイン電極及び前記半導体活性層該当部以外のオーミッ
ク層及び半導体層をエッチングにより除去する工程と、
前記半導体活性層該当部上の金属膜をエッチングにより
除去する工程と、前記半導体活性層該当部上の前記オー
ミック層をエッチングにより除去する工程を備えた薄膜
トランジスタアレイ基板の製造方法である。このような
製造方法により光照射に起因するＴＦＴ特性の劣化が抑
制されたＴＦＴアレイ基板を製造することができる。
レイ基板の製造方法は、絶縁性基板上にゲート配線を形
成する工程と、前記ゲート配線が形成された絶縁性基板
上にゲート絶縁膜、半導体層とオーミック層及び金属膜
を形成する工程と、写真製版により前記金属膜上のレジ
ストのパターンを、少なくとも後の工程で前記オーミッ
ク層上に形成される薄膜トランジスタのソース配線、ソ
ース電極、ドレイン電極と半導体活性層該当部とが覆わ
れ、かつ当該半導体活性層該当部上での膜厚がその他の
部分より薄くなるよう形成する工程と、前記金属膜をエ
ッチングして前記ソース配線、前記ソース電極及びドレ
イン電極を形成する工程と、前記レジストを薄膜化する
ことにより前記半導体活性層該当部上のレジストを除去
する工程と、前記半導体活性層該当部上のレジストを除
去した後に、前記ソース電極、前記ソース配線、前記ド
レイン電極及び前記半導体活性層該当部以外のオーミッ
ク層及び半導体層をエッチングにより除去する工程と、
前記半導体活性層該当部上の金属膜をエッチングにより
除去する工程と、前記半導体活性層該当部上の前記オー
ミック層をエッチングにより除去する工程を備えた薄膜
トランジスタアレイ基板の製造方法である。このような
製造方法により光照射に起因するＴＦＴ特性の劣化が抑
制されたＴＦＴアレイ基板を製造することができる。
【００１５】また本発明にかかるＴＦＴアレイ基板の製
造方法は、絶縁性基板上にゲート配線を形成する工程
と、前記ゲート配線が形成された絶縁性基板上にゲート
絶縁膜、半導体層とオーミック層及び金属膜を形成する
工程と、写真製版により前記金属膜上のレジストのパタ
ーンを、少なくとも後の工程で前記オーミック層上に形
成される薄膜トランジスタのソース配線、ソース電極、
ドレイン電極と半導体活性層該当部とが覆われ、かつ当
該半導体活性層該当部上での膜厚がその他の部分より薄
くなるよう形成する工程と、前記金属膜をエッチングし
て前記ソース配線、前記ソース電極及びドレイン電極を
形成する工程と、前記レジストを薄膜化することにより
前記半導体活性層該当部上のレジストを除去する工程
と、前記半導体活性層該当部上のレジストを除去した後
に、前記ソース電極、前記ソース配線、前記ドレイン配
線及び前記半導体活性層該当部以外のオーミック層及び
半導体層をエッチングにより除去する工程と、前記半導
体活性層該当部上の金属膜をエッチングにより除去する
工程と、前記半導体活性層該当部上の前記オーミック層
をエッチングにより除去する工程と、層間絶縁膜を成膜
する工程と第三の写真製版及びエッチングで前記ゲート
絶縁膜及び層間絶縁膜に前記ドレイン電極に達するドレ
イン電極コンタクトホール、前記ソース電極に達するソ
ース端子部コンタクトホール及びゲート配線に達するゲ
ート端子部コンタクトホールを形成する工程と、導電膜
を形成する工程と、第四の写真製版及びエッチングで前
記ドレイン電極コンタクトホール、前記ソース端子部コ
ンタクトホール及び前記ゲート端子部コンタクトホール
を覆う画素電極を形成する工程を備えたＴＦＴアレイ基
板の製造方法である。このような製造方法により４回の
写真製版工程で光照射に起因するＴＦＴ特性の劣化が抑
制されたＴＦＴアレイ基板を製造することができる。
造方法は、絶縁性基板上にゲート配線を形成する工程
と、前記ゲート配線が形成された絶縁性基板上にゲート
絶縁膜、半導体層とオーミック層及び金属膜を形成する
工程と、写真製版により前記金属膜上のレジストのパタ
ーンを、少なくとも後の工程で前記オーミック層上に形
成される薄膜トランジスタのソース配線、ソース電極、
ドレイン電極と半導体活性層該当部とが覆われ、かつ当
該半導体活性層該当部上での膜厚がその他の部分より薄
くなるよう形成する工程と、前記金属膜をエッチングし
て前記ソース配線、前記ソース電極及びドレイン電極を
形成する工程と、前記レジストを薄膜化することにより
前記半導体活性層該当部上のレジストを除去する工程
と、前記半導体活性層該当部上のレジストを除去した後
に、前記ソース電極、前記ソース配線、前記ドレイン配
線及び前記半導体活性層該当部以外のオーミック層及び
半導体層をエッチングにより除去する工程と、前記半導
体活性層該当部上の金属膜をエッチングにより除去する
工程と、前記半導体活性層該当部上の前記オーミック層
をエッチングにより除去する工程と、層間絶縁膜を成膜
する工程と第三の写真製版及びエッチングで前記ゲート
絶縁膜及び層間絶縁膜に前記ドレイン電極に達するドレ
イン電極コンタクトホール、前記ソース電極に達するソ
ース端子部コンタクトホール及びゲート配線に達するゲ
ート端子部コンタクトホールを形成する工程と、導電膜
を形成する工程と、第四の写真製版及びエッチングで前
記ドレイン電極コンタクトホール、前記ソース端子部コ
ンタクトホール及び前記ゲート端子部コンタクトホール
を覆う画素電極を形成する工程を備えたＴＦＴアレイ基
板の製造方法である。このような製造方法により４回の
写真製版工程で光照射に起因するＴＦＴ特性の劣化が抑
制されたＴＦＴアレイ基板を製造することができる。
【００１６】上述の前記金属膜をエッチングして前記ソ
ース配線、前記ソース電極及び前記ドレイン電極を形成
する工程では、サイドエッチングされることが望まれ
る。ＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板を
製造することができる。
ース配線、前記ソース電極及び前記ドレイン電極を形成
する工程では、サイドエッチングされることが望まれ
る。ＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板を
製造することができる。
【００１７】さらに上述のサイドエッチングにより、金
属膜は０．５μｍ乃至１．３μｍ分除去することが望ま
れる。これによりＴＦＴ特性の劣化がより抑制されたＴ
ＦＴアレイ基板を製造することができる。
属膜は０．５μｍ乃至１．３μｍ分除去することが望ま
れる。これによりＴＦＴ特性の劣化がより抑制されたＴ
ＦＴアレイ基板を製造することができる。
【００１８】上述の前記半導体活性層該当部上での膜厚
がその他の部分より薄くなるようなレジストパターン
は、ハーフトーンマスクを用いる写真製版により形成す
ることが望まれる。これにより４回の写真製版でＴＦＴ
アレイ基板を製造することができる。
がその他の部分より薄くなるようなレジストパターン
は、ハーフトーンマスクを用いる写真製版により形成す
ることが望まれる。これにより４回の写真製版でＴＦＴ
アレイ基板を製造することができる。
【００１９】また、上述の前記半導体活性層該当部上で
の膜厚がその他の部分より薄くなるようなレジストパタ
ーンは、複数のマスクを用いる写真製版により形成する
こともできる。これにより４回の写真製版でＴＦＴアレ
イ基板を製造することができる。
の膜厚がその他の部分より薄くなるようなレジストパタ
ーンは、複数のマスクを用いる写真製版により形成する
こともできる。これにより４回の写真製版でＴＦＴアレ
イ基板を製造することができる。
【００２０】上述の前記半導体活性層該当部上での膜厚
がその他の部分より薄くなるようなレジストパターン
は、当該レジストパターンの端部が前記金属膜の端部と
略等しくなるように当該レジストを除去することが望ま
しい。これによりＴＦＴ特性の劣化がより抑制されたＴ
ＦＴアレイ基板を製造することができる。
がその他の部分より薄くなるようなレジストパターン
は、当該レジストパターンの端部が前記金属膜の端部と
略等しくなるように当該レジストを除去することが望ま
しい。これによりＴＦＴ特性の劣化がより抑制されたＴ
ＦＴアレイ基板を製造することができる。
【００２１】前記ソース配線、前記ソース電極、前記ド
レイン電極は、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ、Ａｌあるいは、
これらのうちの少なくとも１つを含む合金を用いて形成
することができる。
レイン電極は、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ、Ａｌあるいは、
これらのうちの少なくとも１つを含む合金を用いて形成
することができる。
【００２２】前記半導体活性層該当部上でのレジストを
除去するアッシングをＲＩＥモードで行うこと望まし
い。これにより生産性を向上することができる。
除去するアッシングをＲＩＥモードで行うこと望まし
い。これにより生産性を向上することができる。
【００２３】上述のＴＦＴアレイ基板の製造方法によっ
てＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板を提
供することができる。
てＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板を提
供することができる。
【００２４】上述のＴＦＴアレイ基板は液晶表示装置に
用いられることが望まれる。これにより光輝度の変動に
対して画質が安定した液晶表示装置を提供することがで
きる。
用いられることが望まれる。これにより光輝度の変動に
対して画質が安定した液晶表示装置を提供することがで
きる。
【００２５】
【発明の実施の形態】図１、図２は、本発明の実施形態
により製造されたＴＦＴアレイ基板を示す図であり、図
１はその平面図、図２（ａ）は図１におけるＡ−Ａでの
断面図、図２（ｂ）は図１におけるＢ−Ｂでの断面図、
図２（ｃ）は図１におけるＣ−Ｃでの断面図である。図
１、２において、１はゲート配線、１ａはゲート端子部
金属パッド、２は補助容量配線、３はゲート絶縁膜、４
は半導体パターン、４ａは半導体層（半導体能動膜）、
４ｂはオーミック層（オーミックコンタクト膜）、５は
ソース電極、５ａはソース端子部金属パッド、６はソー
ス配線、７はドレイン電極、８は薄膜トランジスタの半
導体活性層、９は層間絶縁膜、１０はドレイン電極コン
タクトホール、１１はゲート端子部コンタクトホール、
１２はソース端子部コンタクトホール、１３は画素電
極、１４はゲート端子接続パッド、１５はソース端子接
続パッドである。
により製造されたＴＦＴアレイ基板を示す図であり、図
１はその平面図、図２（ａ）は図１におけるＡ−Ａでの
断面図、図２（ｂ）は図１におけるＢ−Ｂでの断面図、
図２（ｃ）は図１におけるＣ−Ｃでの断面図である。図
１、２において、１はゲート配線、１ａはゲート端子部
金属パッド、２は補助容量配線、３はゲート絶縁膜、４
は半導体パターン、４ａは半導体層（半導体能動膜）、
４ｂはオーミック層（オーミックコンタクト膜）、５は
ソース電極、５ａはソース端子部金属パッド、６はソー
ス配線、７はドレイン電極、８は薄膜トランジスタの半
導体活性層、９は層間絶縁膜、１０はドレイン電極コン
タクトホール、１１はゲート端子部コンタクトホール、
１２はソース端子部コンタクトホール、１３は画素電
極、１４はゲート端子接続パッド、１５はソース端子接
続パッドである。
【００２６】つぎに具体的な製造方法について説明す
る。図３から７までが各工程での平面図であり、図８か
ら図１４までが各工程での図１におけるＡ−Ａ断面に相
当する箇所の断面を示している。まず透明な絶縁性基板
上に４００ｎｍ程度の厚さでＣｒ、Ｍｏ、Ｔｉ、Ｗ、Ａ
ｌなどの導電膜が形成される。つぎに第一の写真製版工
程で導電膜をパターニングして図３、図８のようにゲー
ト配線１、ゲート端子部金属パッド１ａ、補助容量配線
２を形成する。このとき、導電膜がＣｒの場合には、例
えば（ＮＨ4）2［Ｃｅ（ＮＯ3）6］＋ＨＮＯ3＋Ｈ2Ｏ液
を用いてウエットエッチング処理される。つぎに図９に
示すように導電膜がパターニングされた絶縁性基板上に
ゲート絶縁膜３としてＳｉＮｘ膜、半導体能動膜４ａと
してａ−Ｓｉ膜、オーミックコンタクト膜４ｂとしてｎ
+ａ−Ｓｉ膜、金属膜１６としてＣｒをそれぞれ４００
ｎｍ、１５０ｎｍ、３０ｎｍ、４００ｎｍ程度の膜厚で
積層する。ＳｉＮX、ａ−Ｓｉ、ｎ+ａ−Ｓｉ膜はプラズ
マＣＶＤ装置を用いて成膜する。オーミック層成膜時に
はＰＨ3をドープしてｎ+ａ−Ｓｉを形成する。Ｃｒ成膜
についてはＤＣマグネトロン型スパッタ装置を用いて成
膜する。
る。図３から７までが各工程での平面図であり、図８か
ら図１４までが各工程での図１におけるＡ−Ａ断面に相
当する箇所の断面を示している。まず透明な絶縁性基板
上に４００ｎｍ程度の厚さでＣｒ、Ｍｏ、Ｔｉ、Ｗ、Ａ
ｌなどの導電膜が形成される。つぎに第一の写真製版工
程で導電膜をパターニングして図３、図８のようにゲー
ト配線１、ゲート端子部金属パッド１ａ、補助容量配線
２を形成する。このとき、導電膜がＣｒの場合には、例
えば（ＮＨ4）2［Ｃｅ（ＮＯ3）6］＋ＨＮＯ3＋Ｈ2Ｏ液
を用いてウエットエッチング処理される。つぎに図９に
示すように導電膜がパターニングされた絶縁性基板上に
ゲート絶縁膜３としてＳｉＮｘ膜、半導体能動膜４ａと
してａ−Ｓｉ膜、オーミックコンタクト膜４ｂとしてｎ
+ａ−Ｓｉ膜、金属膜１６としてＣｒをそれぞれ４００
ｎｍ、１５０ｎｍ、３０ｎｍ、４００ｎｍ程度の膜厚で
積層する。ＳｉＮX、ａ−Ｓｉ、ｎ+ａ−Ｓｉ膜はプラズ
マＣＶＤ装置を用いて成膜する。オーミック層成膜時に
はＰＨ3をドープしてｎ+ａ−Ｓｉを形成する。Ｃｒ成膜
についてはＤＣマグネトロン型スパッタ装置を用いて成
膜する。
【００２７】つぎに第２の写真製版工程で図４に示すよ
うにソース電極５、ソース端子部金属パッド５ａ、ソー
ス配線６、ドレイン電極７を形成するための通常膜厚レ
ジストパターン１７ａおよび薄膜トランジスタの半導体
活性層８を形成するための薄膜レジストパターン１７ｂ
を形成する。ここでレジストはノボラック樹脂系のポジ
型レジストを用い、レジスト塗布はスピンコータにより
１．５μｍとする。レジスト塗布後は１２０℃で９０秒
プリベークを実施し、その後、通常膜厚レジストパター
ン１７ａおよび薄膜レジストパターン１７ｂが露光され
ないマスクパターンで１０００ｍｓｅｃ露光を行い、そ
の後通常膜厚レジストパターン１７ａ以外の部分が露光
できるマスクパターンを用いて４００ｍｓｅｃ追加露光
を行った。この２段階の露光を行なうことにより、通常
膜厚のレジストパターン１７ａと薄膜レジストパターン
１７ｂの膜厚を異なるものとしている。露光機はステッ
パあるいはミラープロジェクションタイプの露光機であ
り、光源には高圧水銀ランプのｇ線、ｈ線を用いた。つ
いで、有機アルカリ系の現像液を用いて現像したのち、
１００℃から１２０℃でポストベークを１８０秒実施
し、レジスト中の溶媒を揮発させると同時にレジストと
Ｃｒの密着力を高める。これらのプロセスによって、Ｔ
ＦＴ部のレジスト形状は図１０に示すように異なる膜厚
を有する形状となる。ここで通常膜厚レジストパターン
１７ａのレジスト膜厚は１．４μｍ程度、薄膜レジスト
パターン１７ｂのレジスト膜厚は０．４μｍ程度とな
る。
うにソース電極５、ソース端子部金属パッド５ａ、ソー
ス配線６、ドレイン電極７を形成するための通常膜厚レ
ジストパターン１７ａおよび薄膜トランジスタの半導体
活性層８を形成するための薄膜レジストパターン１７ｂ
を形成する。ここでレジストはノボラック樹脂系のポジ
型レジストを用い、レジスト塗布はスピンコータにより
１．５μｍとする。レジスト塗布後は１２０℃で９０秒
プリベークを実施し、その後、通常膜厚レジストパター
ン１７ａおよび薄膜レジストパターン１７ｂが露光され
ないマスクパターンで１０００ｍｓｅｃ露光を行い、そ
の後通常膜厚レジストパターン１７ａ以外の部分が露光
できるマスクパターンを用いて４００ｍｓｅｃ追加露光
を行った。この２段階の露光を行なうことにより、通常
膜厚のレジストパターン１７ａと薄膜レジストパターン
１７ｂの膜厚を異なるものとしている。露光機はステッ
パあるいはミラープロジェクションタイプの露光機であ
り、光源には高圧水銀ランプのｇ線、ｈ線を用いた。つ
いで、有機アルカリ系の現像液を用いて現像したのち、
１００℃から１２０℃でポストベークを１８０秒実施
し、レジスト中の溶媒を揮発させると同時にレジストと
Ｃｒの密着力を高める。これらのプロセスによって、Ｔ
ＦＴ部のレジスト形状は図１０に示すように異なる膜厚
を有する形状となる。ここで通常膜厚レジストパターン
１７ａのレジスト膜厚は１．４μｍ程度、薄膜レジスト
パターン１７ｂのレジスト膜厚は０．４μｍ程度とな
る。
【００２８】その後さらに１２０℃から１３０℃でオー
ブンベークを実施し、さらにレジスト―Ｃｒ間の密着力
を高める。このときベーク温度が高すぎる場合にはレジ
スト端面がだれてしまうので注意を要する。その後、金
属膜１６のエッチングを行い、ソース電極５、ソース配
線６、ソース端子部金属パッド５ａ、ドレイン電極７に
該当する以外の部分を除去する。金属膜１６がＣｒ膜の
場合は、例えば（ＮＨ 4）2［Ｃｅ（ＮＯ3）6］＋ＨＮＯ
3＋Ｈ2Ｏ液を用いてウエットエッチング処理される。こ
の時、サイドエッチングにより金属膜１６はレジストパ
ターン１７よりも内側に入った形状となる。
ブンベークを実施し、さらにレジスト―Ｃｒ間の密着力
を高める。このときベーク温度が高すぎる場合にはレジ
スト端面がだれてしまうので注意を要する。その後、金
属膜１６のエッチングを行い、ソース電極５、ソース配
線６、ソース端子部金属パッド５ａ、ドレイン電極７に
該当する以外の部分を除去する。金属膜１６がＣｒ膜の
場合は、例えば（ＮＨ 4）2［Ｃｅ（ＮＯ3）6］＋ＨＮＯ
3＋Ｈ2Ｏ液を用いてウエットエッチング処理される。こ
の時、サイドエッチングにより金属膜１６はレジストパ
ターン１７よりも内側に入った形状となる。
【００２９】その後、酸素プラズマを用いたアッシング
により薄膜レジストパターン１７ｂを除去し、薄膜レジ
ストパターン１７ｂ下部の金属膜１６を露出するように
する。本実施の形態ではアッシングは圧力が４０Ｐａで
６０秒実施した。またアッシングする際はＲＩＥモード
の方がＰＥモードに比べて、図１１の１８に示すレジス
ト開口部の大きさが制御しやすい。これはＲＩＥモード
の方が異方性、均一性とも良いためである。他にもＲＩ
ＥモードにはＰＥモードと比べて、レジスト除去の速度
を高くすることが可能になるという利点がある。このア
ッシング工程ではレジストパターン１７の端部と金属膜
１６端部は略等しくすることが望ましい。次に通常膜厚
レジストパターン１７ａ及び薄膜レジストパターン１７
ｂ以外の部分のオーミック層４ｂ及び半導体層４ａを乾
式エッチングにより除去し、半導体パターン４を形成す
る。このエッチングをＳＥエッチングと称す。このよう
な製造工程により図１１に示す構造となる。
により薄膜レジストパターン１７ｂを除去し、薄膜レジ
ストパターン１７ｂ下部の金属膜１６を露出するように
する。本実施の形態ではアッシングは圧力が４０Ｐａで
６０秒実施した。またアッシングする際はＲＩＥモード
の方がＰＥモードに比べて、図１１の１８に示すレジス
ト開口部の大きさが制御しやすい。これはＲＩＥモード
の方が異方性、均一性とも良いためである。他にもＲＩ
ＥモードにはＰＥモードと比べて、レジスト除去の速度
を高くすることが可能になるという利点がある。このア
ッシング工程ではレジストパターン１７の端部と金属膜
１６端部は略等しくすることが望ましい。次に通常膜厚
レジストパターン１７ａ及び薄膜レジストパターン１７
ｂ以外の部分のオーミック層４ｂ及び半導体層４ａを乾
式エッチングにより除去し、半導体パターン４を形成す
る。このエッチングをＳＥエッチングと称す。このよう
な製造工程により図１１に示す構造となる。
【００３０】さらに１３０℃から１４０℃でオーブンベ
ークを実施した後、その露出した半導体活性層８該当部
の金属膜１６をエッチングにより除去する。オーバーエ
ッチングの量は５０％程度が望ましい。その後、レジス
トパターン開口部１８のオーミック膜４ｂおよび半導体
層４ａの一部をエッチングにより除去する。本実施の形
態ではＨＣｌ＋ＳＦ6＋Ｈｅガスを用いたエッチングに
よりオーミック層４ｂおよび半導体層４ａの一部を合計
１００ｎｍ程度除去した。このエッチングをバックチャ
ネルエッチと称す。このような製造工程により図１２に
示す形状となる。その後レジストを剥離すると半導体パ
ターン４、ソース電極５、ソース配線６、ドレイン電極
７、ソース端子部金属パッド５ａ及び半導体活性層８が
露出され、図５に示す構造となる。
ークを実施した後、その露出した半導体活性層８該当部
の金属膜１６をエッチングにより除去する。オーバーエ
ッチングの量は５０％程度が望ましい。その後、レジス
トパターン開口部１８のオーミック膜４ｂおよび半導体
層４ａの一部をエッチングにより除去する。本実施の形
態ではＨＣｌ＋ＳＦ6＋Ｈｅガスを用いたエッチングに
よりオーミック層４ｂおよび半導体層４ａの一部を合計
１００ｎｍ程度除去した。このエッチングをバックチャ
ネルエッチと称す。このような製造工程により図１２に
示す形状となる。その後レジストを剥離すると半導体パ
ターン４、ソース電極５、ソース配線６、ドレイン電極
７、ソース端子部金属パッド５ａ及び半導体活性層８が
露出され、図５に示す構造となる。
【００３１】図１５（ａ）〜（ｅ）に第二写真製版工程
後における製造過程の工程の詳細を示す。図１５（ａ）
はソース電極５、ソース配線６、ドレイン電極７上には
厚い通常膜厚レジストパターン１７ａを、半導体活性層
８該当部には薄い薄膜レジストパターン１７ｂを形成し
た後、金属膜１６をエッチングにより除去した段階のＴ
ＦＴアレイ基板の構造を示す図である。ここで金属膜１
６はサイドエッチングによりレジスト端部より内側の入
った形状となる。図１５（ｂ）はその次の薄膜レジスト
パターン１７ｂをアッシングにより除去した段階のＴＦ
Ｔアレイ基板の構造を示す図である。ここでアッシング
により半導体活性層８該当部上のレジストが除去される
とともに、レジストパターン端部で横方向にも削れレジ
ストパターン面積が減少する。図１５（ｃ）はその次の
ＳＥエッチングを行った段階のＴＦＴアレイ基板の構造
を示す図である。ＳＥエッチングにより半導体層４と金
属膜１６の端部が略等しくなる。図１５（ｄ）はその次
の半導体活性層該当部の金属膜１６エッチングを行った
段階のＴＦＴアレイ基板の構造を示す図である。このエ
ッチングによりソース電極５、ドレイン電極７が形成さ
れる。ここでサイドエッチングにより金属膜１６はレジ
ストパターン１７ａよりも内側に入った形状となる。図
１５（ｅ）はその次のバックチャネルエッチとレジスト
剥離を行った段階のＴＦＴアレイ基板の構造を示す図で
ある。レジスト剥離により、ソース電極５及びドレイン
電極７が露出するとともに、半導体パターン４の一部が
エッチングされ半導体活性層８が露出する。
後における製造過程の工程の詳細を示す。図１５（ａ）
はソース電極５、ソース配線６、ドレイン電極７上には
厚い通常膜厚レジストパターン１７ａを、半導体活性層
８該当部には薄い薄膜レジストパターン１７ｂを形成し
た後、金属膜１６をエッチングにより除去した段階のＴ
ＦＴアレイ基板の構造を示す図である。ここで金属膜１
６はサイドエッチングによりレジスト端部より内側の入
った形状となる。図１５（ｂ）はその次の薄膜レジスト
パターン１７ｂをアッシングにより除去した段階のＴＦ
Ｔアレイ基板の構造を示す図である。ここでアッシング
により半導体活性層８該当部上のレジストが除去される
とともに、レジストパターン端部で横方向にも削れレジ
ストパターン面積が減少する。図１５（ｃ）はその次の
ＳＥエッチングを行った段階のＴＦＴアレイ基板の構造
を示す図である。ＳＥエッチングにより半導体層４と金
属膜１６の端部が略等しくなる。図１５（ｄ）はその次
の半導体活性層該当部の金属膜１６エッチングを行った
段階のＴＦＴアレイ基板の構造を示す図である。このエ
ッチングによりソース電極５、ドレイン電極７が形成さ
れる。ここでサイドエッチングにより金属膜１６はレジ
ストパターン１７ａよりも内側に入った形状となる。図
１５（ｅ）はその次のバックチャネルエッチとレジスト
剥離を行った段階のＴＦＴアレイ基板の構造を示す図で
ある。レジスト剥離により、ソース電極５及びドレイン
電極７が露出するとともに、半導体パターン４の一部が
エッチングされ半導体活性層８が露出する。
【００３２】本実施の形態では半導体パターン４より薄
膜レジストパターンが先に除去されているため、従来技
術よりもエッチングされる半導体パターン４の領域が広
くなり、図１５（ｅ）に示すはみ出し量Ｗが少なくな
る。この製造方法により、光照射に起因するＴＦＴ特性
の劣化が抑制されたＴＦＴアレイ基板を製造することが
できる。
膜レジストパターンが先に除去されているため、従来技
術よりもエッチングされる半導体パターン４の領域が広
くなり、図１５（ｅ）に示すはみ出し量Ｗが少なくな
る。この製造方法により、光照射に起因するＴＦＴ特性
の劣化が抑制されたＴＦＴアレイ基板を製造することが
できる。
【００３３】この後さらに、ＰＣＶＤ装置を用いて層間
絶縁膜９であるＳｉＮXを３００ｎｍ形成し、この層間
絶縁膜９を第３の写真製版工程でパターニングする。そ
して層間絶縁膜９及びゲート絶縁膜３をエッチングする
ことにより、図２（ａ）、図６及び図１３に示すドレイ
ン電極７に通じるドレイン電極コンタクトホール１０を
形成する。また図２（ｂ）及び図６に示すゲート端子部
金属パッド１ａに通じるゲート端子部コンタクトホール
１１も形成する。さらに図２（ｃ）及び図６にソース端
子部金属パッド５ａに通じるソース端子部コンタクトホ
ール１２も形成する。本実施の形態ではＣＦ4＋Ｏ2を用
いたドライエッチングで層間絶縁膜９及びゲート絶縁膜
３であるＳｉＮXを除去した。さらに透明導電膜１９を
成膜し、ドレイン電極コンタクトホール１０、ゲート端
子部コンタクトホール１１及びソース端子部コンタクト
ホール１２に埋め込み、それぞれドレイン電極７、ゲー
ト端子部金属パッド１ａ、ソース端子部金属パッド５ａ
に接触される。本実施の形態では、透明導電膜１９を膜
厚が約１００ｎｍのＩＴＯ膜とし、ＤＣマグネトロン型
スパッタ装置を用いて成膜した。つぎに第４の写真製版
工程で透明導電膜１９をパターニングする。そしてエッ
チングにより透明画素電極１３、ゲート端子部接続パッ
ド１４及びソース端子部接続パッド１５を形成する。本
実施の形態ではＨＣｌ＋ＨＮＯ3＋Ｈ2Ｏ液を用いた湿式
エッチングによりＩＴＯ膜を除去した。このようにして
図７に示すような構造となる。
絶縁膜９であるＳｉＮXを３００ｎｍ形成し、この層間
絶縁膜９を第３の写真製版工程でパターニングする。そ
して層間絶縁膜９及びゲート絶縁膜３をエッチングする
ことにより、図２（ａ）、図６及び図１３に示すドレイ
ン電極７に通じるドレイン電極コンタクトホール１０を
形成する。また図２（ｂ）及び図６に示すゲート端子部
金属パッド１ａに通じるゲート端子部コンタクトホール
１１も形成する。さらに図２（ｃ）及び図６にソース端
子部金属パッド５ａに通じるソース端子部コンタクトホ
ール１２も形成する。本実施の形態ではＣＦ4＋Ｏ2を用
いたドライエッチングで層間絶縁膜９及びゲート絶縁膜
３であるＳｉＮXを除去した。さらに透明導電膜１９を
成膜し、ドレイン電極コンタクトホール１０、ゲート端
子部コンタクトホール１１及びソース端子部コンタクト
ホール１２に埋め込み、それぞれドレイン電極７、ゲー
ト端子部金属パッド１ａ、ソース端子部金属パッド５ａ
に接触される。本実施の形態では、透明導電膜１９を膜
厚が約１００ｎｍのＩＴＯ膜とし、ＤＣマグネトロン型
スパッタ装置を用いて成膜した。つぎに第４の写真製版
工程で透明導電膜１９をパターニングする。そしてエッ
チングにより透明画素電極１３、ゲート端子部接続パッ
ド１４及びソース端子部接続パッド１５を形成する。本
実施の形態ではＨＣｌ＋ＨＮＯ3＋Ｈ2Ｏ液を用いた湿式
エッチングによりＩＴＯ膜を除去した。このようにして
図７に示すような構造となる。
【００３４】上述の製造方法ではＴＦＴアレイ基板を４
回の写真製版工程で製造することができる。またこうし
て製造された構造ではソース配線６下に半導体層４との
段差が存在しないため、ソース配線６の断線が発生しに
くい。さらにソース電極５、ドレイン電極７のパターン
が半導体層４ａの内側に内包されて交差しないため、Ｔ
ＦＴのリーク電流も低く抑えられる。また半導体層４ａ
が金属膜１６からはみ出している量Ｗが少ないため光照
射に起因するＴＦＴ特性の劣化を防ぐことができる。さ
らに金属膜１６をＣｒにすることにより、透明絶縁膜１
９のエッチング液によるソース配線等の腐食を防止する
ことができる。これにより歩留りを向上することができ
る。
回の写真製版工程で製造することができる。またこうし
て製造された構造ではソース配線６下に半導体層４との
段差が存在しないため、ソース配線６の断線が発生しに
くい。さらにソース電極５、ドレイン電極７のパターン
が半導体層４ａの内側に内包されて交差しないため、Ｔ
ＦＴのリーク電流も低く抑えられる。また半導体層４ａ
が金属膜１６からはみ出している量Ｗが少ないため光照
射に起因するＴＦＴ特性の劣化を防ぐことができる。さ
らに金属膜１６をＣｒにすることにより、透明絶縁膜１
９のエッチング液によるソース配線等の腐食を防止する
ことができる。これにより歩留りを向上することができ
る。
【００３５】上述の第二写真製版工程で膜厚の異なる通
常膜厚レジストパターン及び薄膜レジストパターンを形
成する工程ではハーフトーンマスクを用いて写真製版す
ることができる。例えばネガ型レジストを用いた場合、
通常膜厚レジストパターン１７ａに該当する部分に透光
部を、薄膜レジストパターン１７ｂに該当する部分には
半透過部を、それ以外の部分には遮光部を備えるフォト
マスク（ハーフトーンマスクと称す）を用いて露光する
ことにより写真製版することができる。またポジ型レジ
ストを用いた場合では、通常膜厚レジストパターン１７
ａに該当する部分に遮光部を、薄膜レジストパターン１
７ｂに該当する部分には半透過部を、それ以外の部分に
は透光部を備えるハーフトーンマスクを用いて露光す
る。これにより膜厚の異なるレジストパターンを1回の
写真製版で形成することができ、４回の写真製版工程で
ＴＦＴアレイ基板を製造することができる。
常膜厚レジストパターン及び薄膜レジストパターンを形
成する工程ではハーフトーンマスクを用いて写真製版す
ることができる。例えばネガ型レジストを用いた場合、
通常膜厚レジストパターン１７ａに該当する部分に透光
部を、薄膜レジストパターン１７ｂに該当する部分には
半透過部を、それ以外の部分には遮光部を備えるフォト
マスク（ハーフトーンマスクと称す）を用いて露光する
ことにより写真製版することができる。またポジ型レジ
ストを用いた場合では、通常膜厚レジストパターン１７
ａに該当する部分に遮光部を、薄膜レジストパターン１
７ｂに該当する部分には半透過部を、それ以外の部分に
は透光部を備えるハーフトーンマスクを用いて露光す
る。これにより膜厚の異なるレジストパターンを1回の
写真製版で形成することができ、４回の写真製版工程で
ＴＦＴアレイ基板を製造することができる。
【００３６】また第二写真製版工程で膜厚の異なる通常
膜厚レジストパターン１７ａ及び薄膜レジストパターン
１７ｂを形成する工程では２枚のマスクを用いて写真製
版することができる。例えばネガ型レジストを用いた場
合、通常膜厚レジストパターン１７ａに該当する部分に
透光部を、薄膜レジストパターン１７ｂに該当する部分
を含むそれ以外の部分には遮光部を有する第一のフォト
マスクと通常膜厚レジストパターン１７ａ及び薄膜レジ
ストパターン１７ｂに該当する部分に透光部、それ以外
の部分には遮光部を備える第二のフォトマスクとの二枚
のマスクを用いて露光することにより写真製版すること
ができる。またポジ型レジストを用いた場合、通常膜厚
レジストパターン１７ａに該当する部分に遮光部を、薄
膜レジストパターン１７ｂに該当する部分を含むそれ以
外の部分には透光部を備える第一のフォトマスクと通常
膜厚レジストパターン１７ａ及び薄膜レジストパターン
１７ｂに該当する部分に遮光部、それ以外の部分には透
光部を備える第二のフォトマスクとの二枚のマスクを用
いて露光する。これにより膜厚の異なるレジストパター
ンを1回の写真製版で形成することができ、４回の写真
製版工程でＴＦＴアレイ基板を製造することができる。
膜厚レジストパターン１７ａ及び薄膜レジストパターン
１７ｂを形成する工程では２枚のマスクを用いて写真製
版することができる。例えばネガ型レジストを用いた場
合、通常膜厚レジストパターン１７ａに該当する部分に
透光部を、薄膜レジストパターン１７ｂに該当する部分
を含むそれ以外の部分には遮光部を有する第一のフォト
マスクと通常膜厚レジストパターン１７ａ及び薄膜レジ
ストパターン１７ｂに該当する部分に透光部、それ以外
の部分には遮光部を備える第二のフォトマスクとの二枚
のマスクを用いて露光することにより写真製版すること
ができる。またポジ型レジストを用いた場合、通常膜厚
レジストパターン１７ａに該当する部分に遮光部を、薄
膜レジストパターン１７ｂに該当する部分を含むそれ以
外の部分には透光部を備える第一のフォトマスクと通常
膜厚レジストパターン１７ａ及び薄膜レジストパターン
１７ｂに該当する部分に遮光部、それ以外の部分には透
光部を備える第二のフォトマスクとの二枚のマスクを用
いて露光する。これにより膜厚の異なるレジストパター
ンを1回の写真製版で形成することができ、４回の写真
製版工程でＴＦＴアレイ基板を製造することができる。
【００３７】上述の金属膜１６をエッチングしてソース
電極５、ソース配線６、ドレイン電極７及び半導体層８
該当部以外をエッチングする工程ではサイドエッチング
されることが望まれる。すなわち図１５（ａ）のように
金属膜１６がレジストパターン１７端部の内側に入る構
造となる。これによりソース配線６下に半導体層４との
段差が存在しないため、ソース配線６の断線が発生しに
くくなる。またソース電極５、ドレイン電極７のパター
ンが半導体パターン４の内側に内包されて交差しないた
め、ＴＦＴのリーク電流も低く抑えられる。さらにサイ
ドエッチング量はレジストパターン１７端部から金属膜
１６端部の距離が０．５μｍ〜１．３μｍであることが
望ましい。この構造では、はみ出し量Ｗが少ないため、
ＴＦＴ特性がより良好なＴＦＴアレイ基板を製造するこ
とができる。
電極５、ソース配線６、ドレイン電極７及び半導体層８
該当部以外をエッチングする工程ではサイドエッチング
されることが望まれる。すなわち図１５（ａ）のように
金属膜１６がレジストパターン１７端部の内側に入る構
造となる。これによりソース配線６下に半導体層４との
段差が存在しないため、ソース配線６の断線が発生しに
くくなる。またソース電極５、ドレイン電極７のパター
ンが半導体パターン４の内側に内包されて交差しないた
め、ＴＦＴのリーク電流も低く抑えられる。さらにサイ
ドエッチング量はレジストパターン１７端部から金属膜
１６端部の距離が０．５μｍ〜１．３μｍであることが
望ましい。この構造では、はみ出し量Ｗが少ないため、
ＴＦＴ特性がより良好なＴＦＴアレイ基板を製造するこ
とができる。
【００３８】また上述の薄膜レジストパターン１７ｂを
アッシングにより除去する工程では、通常膜厚レジスト
パターン１７ａの端部がサイドエッチングされて内側に
入っている金属膜１６端部と略等しくなるように形成さ
れることが望まれる。これにより半導体層のはみ出し量
Ｗが少なくなりＴＦＴ特性のより良好なＴＦＴアレイ基
板を製造することができる。
アッシングにより除去する工程では、通常膜厚レジスト
パターン１７ａの端部がサイドエッチングされて内側に
入っている金属膜１６端部と略等しくなるように形成さ
れることが望まれる。これにより半導体層のはみ出し量
Ｗが少なくなりＴＦＴ特性のより良好なＴＦＴアレイ基
板を製造することができる。
【００３９】本実施の形態では金属膜にＣｒを使用した
が、Ａｌ、Ｔｉ、Ｍｏ、Ｗ、Ｔａあるいはこれらのうち
少なくとも一つを含む合金であってもよい。また金属膜
がこれらの金属とその金属の窒化膜との多層構造、例え
ばＡｌＮ／Ａｌ／ＡｌＮのような３層構造になっていて
もよい。この構造にすることにより、ソース電極５、ソ
ース配線６及びドレイン電極７の形成と半導体活性層８
の形成がそれぞれ1回のエッチングででき、計２回のエ
ッチング工程で金属膜１６のエッチングができる。これ
により製造工程が簡略化でき生産性を向上することがで
きる。さらにはこのうちの２種類以上の金属で多層構造
となっていてもよい。例えばＡｌ／Ｍｏのような二層構
造やＣｒ／Ａｌ／Ｃｒのような三層構造となっていても
よい。さらにアッシングの際に酸素プラズマを用いると
したが、ＣＦ４やＳＦ６等の弗素を含んだガスを酸素ガ
スに添加してもよい。この場合、アッシング時のレジス
ト除去速度を速くすることが可能で、生産性が向上する
という利点を有する。
が、Ａｌ、Ｔｉ、Ｍｏ、Ｗ、Ｔａあるいはこれらのうち
少なくとも一つを含む合金であってもよい。また金属膜
がこれらの金属とその金属の窒化膜との多層構造、例え
ばＡｌＮ／Ａｌ／ＡｌＮのような３層構造になっていて
もよい。この構造にすることにより、ソース電極５、ソ
ース配線６及びドレイン電極７の形成と半導体活性層８
の形成がそれぞれ1回のエッチングででき、計２回のエ
ッチング工程で金属膜１６のエッチングができる。これ
により製造工程が簡略化でき生産性を向上することがで
きる。さらにはこのうちの２種類以上の金属で多層構造
となっていてもよい。例えばＡｌ／Ｍｏのような二層構
造やＣｒ／Ａｌ／Ｃｒのような三層構造となっていても
よい。さらにアッシングの際に酸素プラズマを用いると
したが、ＣＦ４やＳＦ６等の弗素を含んだガスを酸素ガ
スに添加してもよい。この場合、アッシング時のレジス
ト除去速度を速くすることが可能で、生産性が向上する
という利点を有する。
【００４０】本実施の形態及び従来技術による具体的な
半導体層４ａはみ出し量を表１に示す。Ｃａｓｅ１は本
実施の形態でソース電極５、ソース配線６、ドレイン電
極７及び半導体活性層８該当部以外をエッチングする段
階（図１５（ａ）の段階）でのサイドエッチング量を２
００ｎｍとした。Ｃａｓｅ２は本実施の形態でオーバー
エッチングをさせて、同じ段階（図１５（ａ）の段階）
での金属膜１６のサイドエッチング量を１０００ｎｍと
した。Ｃａｓｅ３は従来技術で同じ段階（図１６（ａ）
の段階）での金属膜１６のサイドエッチング量を２００
ｎｍとした。ここで金属膜１６をＣｒ、膜厚２００ｎｍ
とした。またＣｒをエッチングして半導体活性層８を形
成する段階（図１５（ｄ）又は図１６（ｄ）の段階）で
のサイドエッチング量は２００ｎｍ、アッシングによる
レジストパターン１７の横方向の後退量は１０００ｎ
ｍ、垂直方向削れ量は８００ｎｍであった。
半導体層４ａはみ出し量を表１に示す。Ｃａｓｅ１は本
実施の形態でソース電極５、ソース配線６、ドレイン電
極７及び半導体活性層８該当部以外をエッチングする段
階（図１５（ａ）の段階）でのサイドエッチング量を２
００ｎｍとした。Ｃａｓｅ２は本実施の形態でオーバー
エッチングをさせて、同じ段階（図１５（ａ）の段階）
での金属膜１６のサイドエッチング量を１０００ｎｍと
した。Ｃａｓｅ３は従来技術で同じ段階（図１６（ａ）
の段階）での金属膜１６のサイドエッチング量を２００
ｎｍとした。ここで金属膜１６をＣｒ、膜厚２００ｎｍ
とした。またＣｒをエッチングして半導体活性層８を形
成する段階（図１５（ｄ）又は図１６（ｄ）の段階）で
のサイドエッチング量は２００ｎｍ、アッシングによる
レジストパターン１７の横方向の後退量は１０００ｎ
ｍ、垂直方向削れ量は８００ｎｍであった。
【表１】
Ｃａｓｅ１では図１５（ａ）の段階でＣｒのサイドエッ
チング量が２００ｎｍある。次のアッシングで横方向に
レジストパターン１７が１０００ｎｍ後退するため、図
１７（ｂ）のようにＣｒの端部はレジストパターンの端
部の８００ｎｍ外側にはみ出している。その後ＳＥエッ
チングがあり、Ｃｒ膜と半導体パターン４の端部は略等
しくなる。その次に半導体活性層８該当部のＣｒのエッ
チングがあり、Ｃｒの横方向の後退量はレジストパター
ン１７からはみ出している８００ｎｍとサイドエッチン
グによる２００ｎｍで計１０００ｎｍとなる。このはみ
出している部分は上部にレジストがあるためバックチャ
ネルエッチではエッチングされない。従ってこのはみ出
し量１０００ｎｍが半導体層４ａのはみ出し量Ｗとな
る。
チング量が２００ｎｍある。次のアッシングで横方向に
レジストパターン１７が１０００ｎｍ後退するため、図
１７（ｂ）のようにＣｒの端部はレジストパターンの端
部の８００ｎｍ外側にはみ出している。その後ＳＥエッ
チングがあり、Ｃｒ膜と半導体パターン４の端部は略等
しくなる。その次に半導体活性層８該当部のＣｒのエッ
チングがあり、Ｃｒの横方向の後退量はレジストパター
ン１７からはみ出している８００ｎｍとサイドエッチン
グによる２００ｎｍで計１０００ｎｍとなる。このはみ
出している部分は上部にレジストがあるためバックチャ
ネルエッチではエッチングされない。従ってこのはみ出
し量１０００ｎｍが半導体層４ａのはみ出し量Ｗとな
る。
【００４１】Ｃａｓｅ２では図１５（ａ）の段階でＣｒ
のサイドエッチング量が１０００ｎｍある。次のアッシ
ングで横方向にレジストパターン１７が１０００ｎｍ後
退するため、図１５（ｂ）のようにＣｒの端部とレジス
トパターンの端部は略等しくなる。その次に半導体活性
層８該当部のＣｒのエッチングがあり、このサイドエッ
チング量２００ｎｍが半導体層４ａのはみ出し量Ｗとな
る。非常に良好な結果が得られる。
のサイドエッチング量が１０００ｎｍある。次のアッシ
ングで横方向にレジストパターン１７が１０００ｎｍ後
退するため、図１５（ｂ）のようにＣｒの端部とレジス
トパターンの端部は略等しくなる。その次に半導体活性
層８該当部のＣｒのエッチングがあり、このサイドエッ
チング量２００ｎｍが半導体層４ａのはみ出し量Ｗとな
る。非常に良好な結果が得られる。
【００４２】Ｃａｓｅ３では図１６（ａ）の段階でＣｒ
エッチング量が２００ｎｍある。次の図１６（ｂ）のＳ
Ｅエッチングで半導体パターン４がレジストパターン１
７端部と等しくなる。次にアッシングを行うのでレジス
トパターン１７端部は１０００ｎｍ横方向に削られ、図
１８（ｃ）のようにＣｒ端部から８００ｎｍ、半導体パ
ターン４ａから１０００ｎｍ内側に入っている。この後
半導体活性層８該当部のＣｒのエッチングがあり、さら
にＣｒが２００ｎｍサイドエッチングされるので、はみ
出し量Ｗの合計は１０００＋２００＝１２００ｎｍとな
る。
エッチング量が２００ｎｍある。次の図１６（ｂ）のＳ
Ｅエッチングで半導体パターン４がレジストパターン１
７端部と等しくなる。次にアッシングを行うのでレジス
トパターン１７端部は１０００ｎｍ横方向に削られ、図
１８（ｃ）のようにＣｒ端部から８００ｎｍ、半導体パ
ターン４ａから１０００ｎｍ内側に入っている。この後
半導体活性層８該当部のＣｒのエッチングがあり、さら
にＣｒが２００ｎｍサイドエッチングされるので、はみ
出し量Ｗの合計は１０００＋２００＝１２００ｎｍとな
る。
【００４３】本実施の形態の表１で示した条件は代表的
な条件でＣｒの膜厚、サイドエッチング量、エッチング
条件、レジスト膜厚、レジストのテーパー角度、アッシ
ング条件等の条件が変わっても、本発明の効果を得るこ
とができる。またレジストパターン１７の横方向の削れ
量と半導体活性層８をエッチングする際、金属膜１６の
サイドエッチングの量を調整し、金属膜１６端部とレジ
ストパターン１７端部を略等しくすることにより、半導
体層４ａのはみ出し量Ｗを少なくでき、ＴＦＴ特性の劣
化が抑制されたＴＦＴアレイ基板を製造することができ
る。
な条件でＣｒの膜厚、サイドエッチング量、エッチング
条件、レジスト膜厚、レジストのテーパー角度、アッシ
ング条件等の条件が変わっても、本発明の効果を得るこ
とができる。またレジストパターン１７の横方向の削れ
量と半導体活性層８をエッチングする際、金属膜１６の
サイドエッチングの量を調整し、金属膜１６端部とレジ
ストパターン１７端部を略等しくすることにより、半導
体層４ａのはみ出し量Ｗを少なくでき、ＴＦＴ特性の劣
化が抑制されたＴＦＴアレイ基板を製造することができ
る。
【００４４】
【発明の効果】本発明によれば、光照射に起因するＴＦ
Ｔ特性の劣化が抑制されたＴＦＴアレイ基板及びその製
造方法並びにこれを用いた液晶表示装置を提供すること
ができる。
Ｔ特性の劣化が抑制されたＴＦＴアレイ基板及びその製
造方法並びにこれを用いた液晶表示装置を提供すること
ができる。
【図１】本発明にかかる薄膜トランジスタアレイ基板の
平面図である。
平面図である。
【図２】（ａ）は図１のＡ−Ａ断面図、（ｂ）は図１の
Ｂ−Ｂ断面図、（ｃ）は図１のＣ−Ｃ断面図である。
Ｂ−Ｂ断面図、（ｃ）は図１のＣ−Ｃ断面図である。
【図３】本発明にかかる薄膜トランジスタアレイ基板の
製造過程での平面図である。
製造過程での平面図である。
【図４】本発明にかかる薄膜トランジスタアレイ基板の
製造過程での平面図である。
製造過程での平面図である。
【図５】本発明にかかる薄膜トランジスタアレイ基板の
製造過程での平面図である。
製造過程での平面図である。
【図６】本発明にかかる薄膜トランジスタアレイ基板の
製造過程での平面図である。
製造過程での平面図である。
【図７】本発明にかかる薄膜トランジスタアレイ基板の
製造過程での平面図である。
製造過程での平面図である。
【図８】本発明にかかる薄膜トランジスタアレイ基板の
製造過程における図１のＡ−Ａ断面図である。
製造過程における図１のＡ−Ａ断面図である。
【図９】本発明にかかる薄膜トランジスタアレイ基板の
製造過程における図１のＡ−Ａ断面図である。
製造過程における図１のＡ−Ａ断面図である。
【図１０】本発明にかかる薄膜トランジスタアレイ基板
の製造過程における図１のＡ−Ａ断面図である。
の製造過程における図１のＡ−Ａ断面図である。
【図１１】本発明にかかる薄膜トランジスタアレイ基板
の製造過程における図１のＡ−Ａ断面図である。
の製造過程における図１のＡ−Ａ断面図である。
【図１２】本発明にかかる薄膜トランジスタアレイ基板
の製造過程における図１のＡ−Ａ断面図である。
の製造過程における図１のＡ−Ａ断面図である。
【図１３】本発明にかかる薄膜トランジスタアレイ基板
の製造過程における図１のＡ−Ａ断面図である。
の製造過程における図１のＡ−Ａ断面図である。
【図１４】本発明にかかる薄膜トランジスタアレイ基板
の製造過程における図１のＡ−Ａ断面図である。
の製造過程における図１のＡ−Ａ断面図である。
【図１５】（ａ）〜（ｅ）は本発明にかかる薄膜トラン
ジスタアレイ基板の製造過程を説明する工程図である。
ジスタアレイ基板の製造過程を説明する工程図である。
【図１６】（ａ）〜（ｅ）は従来技術による薄膜トラン
ジスタアレイ基板の製造過程を説明する工程図である。
ジスタアレイ基板の製造過程を説明する工程図である。
【図１７】（ｂ）は本発明にかかる薄膜トランジスタア
レイ基板の製造過程におけるＴＦＴ部の拡大図である。
レイ基板の製造過程におけるＴＦＴ部の拡大図である。
【図１８】（ｃ）は従来技術による薄膜トランジスタア
レイ基板の製造過程におけるＴＦＴ部の拡大図である。
レイ基板の製造過程におけるＴＦＴ部の拡大図である。
１ ゲート配線 １ａ ゲート端子部金属パッド
２ 補助容量配線 ３ゲート絶縁膜
４ 半導体パターン ４ａ半導体層 ４ｂ オーミック
層 ５ ソース電極 ５ａソース端子部金属パッド ６ ソ
ース配線 ７ ドレイン電極 ８ 半導体活性層 ９ 層間絶縁膜 １０ ドレイン電極コンタクトホール １１ ゲート端
子部コンタクトホール １２ ソース端子部コンタクトホール １３ 画素電極 １４ ゲート端子部接続パッド １５ ソース端子部接
続パッド １６ 金属膜 １７ レジストパターン １７ａ 通常
膜厚レジストパターン １７ｂ 薄膜レジストパターン １８ レジストパター
ン開口部 １９ 透明導電膜
層 ５ ソース電極 ５ａソース端子部金属パッド ６ ソ
ース配線 ７ ドレイン電極 ８ 半導体活性層 ９ 層間絶縁膜 １０ ドレイン電極コンタクトホール １１ ゲート端
子部コンタクトホール １２ ソース端子部コンタクトホール １３ 画素電極 １４ ゲート端子部接続パッド １５ ソース端子部接
続パッド １６ 金属膜 １７ レジストパターン １７ａ 通常
膜厚レジストパターン １７ｂ 薄膜レジストパターン １８ レジストパター
ン開口部 １９ 透明導電膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/50 Ｍ
Ｆターム(参考） 2H092 HA06 JA28 JA34 JA41 JA46
JA47 KA12 MA08 MA17 MA18
MA19 NA22
4M104 AA01 AA08 AA09 BB01 BB02
BB13 BB14 BB16 BB17 BB18
BB36 CC01 CC05 DD08 DD17
DD37 DD43 DD62 DD64 EE03
EE17 FF13 GG08
5F033 GG04 HH05 HH08 HH17 HH18
HH19 HH20 HH21 HH32 HH38
JJ01 JJ38 KK05 KK08 KK17
KK18 KK19 KK20 KK21 KK32
LL04 MM05 MM08 PP12 PP15
QQ01 QQ08 QQ09 QQ10 QQ11
QQ19 QQ33 QQ37 RR06 VV06
VV07 VV15 WW02 XX33
5F110 AA16 AA21 BB01 CC07 EE03
EE04 EE06 FF03 FF30 GG02
GG15 GG24 GG45 HK01 HK04
HK06 HK09 HK16 HK21 HK22
HK25 HK33 HK35 HL07 HL23
HM02 HM04 HM12 NN04 NN24
NN35 NN72 NN73 QQ02 QQ05
Claims (11)
- 【請求項１】絶縁性基板上にゲート配線を形成する工程
と、 前記ゲート配線が形成された絶縁性基板上にゲート絶縁
膜、半導体層とオーミック層及び金属膜を形成する工程
と、 写真製版により前記金属膜上のレジストのパターンを、
少なくとも後の工程で前記オーミック層上に形成される
薄膜トランジスタのソース配線、ソース電極、ドレイン
電極と半導体活性層該当部とが覆われ、かつ当該半導体
活性層該当部上での膜厚がその他の部分より薄くなるよ
う形成する工程と、 前記金属膜をエッチングして前記ソース配線、前記ソー
ス電極及び前記ドレイン電極を形成する工程と、 前記レジストを薄膜化することにより前記半導体活性層
該当部上のレジストを除去する工程と、 前記半導体活性層該当部上のレジストを除去した後に、
前記ソース配線、前記ソース電極、前記ドレイン電極及
び前記半導体活性層該当部以外のオーミック層及び半導
体層をエッチングにより除去する工程と、 前記半導体活性層該当部上の金属膜をエッチングにより
除去する工程と、 前記半導体活性層該当部上の前記オーミック層をエッチ
ングにより除去する工程を備えた薄膜トランジスタアレ
イ基板の製造方法。 - 【請求項２】絶縁性基板上にゲート配線を形成する工程
と、 前記ゲート配線が形成された絶縁性基板上にゲート絶縁
膜、半導体層とオーミック層及び金属膜を形成する工程
と、 写真製版により前記金属膜上のレジストのパターンを、
少なくとも後の工程で前記オーミック層上に形成される
薄膜トランジスタのソース配線、ソース電極、ドレイン
電極と半導体活性層該当部とが覆われ、かつ当該半導体
活性層該当部上での膜厚がその他の部分より薄くなるよ
う形成する工程と、 前記金属膜をエッチングして前記ソース配線、前記ソー
ス電極及び前記ドレイン電極を形成する工程と、 前記レジストを薄膜化することにより前記半導体活性層
該当部上のレジストを除去する工程と、 前記半導体活性層該当部上のレジストを除去した後に、
前記ソース配線、前記ソース電極及び前記ドレイン電極
及び前記半導体活性層該当部以外のオーミック層及び半
導体層をエッチングにより除去する工程と、 前記半導体活性層該当部上の金属膜をエッチングにより
除去する工程と、 前記半導体活性層該当部上の前記オーミック層をエッチ
ングにより除去する工程と、 層間絶縁膜を成膜する工程と。第三の写真製版及びエッ
チングで前記ゲート絶縁膜及び層間絶縁膜に前記ドレイ
ン電極に達するドレイン電極コンタクトホール、前記ソ
ース電極に達するソース端子部コンタクトホール及びゲ
ート配線に達するゲート端子部コンタクトホールを形成
する工程と、 導電膜を形成する工程と、 第四の写真製版及びエッチングで前記ドレイン電極コン
タクトホール、前記ソース端子部コンタクトホール及び
前記ゲート端子部コンタクトホールを覆う画素電極を形
成する工程を備えた薄膜トランジスタアレイ基板の製造
方法。 - 【請求項３】前記金属膜をエッチングして前記ソース配
線、前記ソース電極及びドレイン電極を形成する工程に
おいては、サイドエッチングを行なうことを特徴とする
請求項１又は２記載の薄膜トランジスタアレイ基板の製
造方法。 - 【請求項４】前記サイドエッチングにより、金属膜は
０．５μｍ乃至１．３μｍ分除去されることを特徴とす
る請求項３記載の薄膜トランジスタアレイ基板の製造方
法。 - 【請求項５】前記半導体活性層該当部上での膜厚がその
他の部分より薄くなるようにレジストパターンを形成す
る工程では、ハーフトーンマスクを用いて写真製版する
ことを特徴とする請求項１又は２記載の薄膜トランジス
タアレイ基板の製造方法。 - 【請求項６】前記半導体活性層該当部上での膜厚がその
他の部分より薄くなるようにレジストパターンを形成す
る工程では、複数のマスクを用いて写真製版することを
特徴とする請求項１又は２記載の薄膜トランジスタアレ
イ基板の製造方法。 - 【請求項７】前記半導体活性層該当部上での膜厚がその
他の部分より薄くなるようにレジストパターンを形成す
る工程では、当該レジストパターンの端部が前記金属膜
の端部と略等しくなるように当該レジストを除去するこ
とを特徴とする請求項１又は２記載の薄膜トランジスタ
アレイ基板の製造方法。 - 【請求項８】前記ソース配線、前記ソース電極、前記ド
レイン電極が、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ、Ａｌあるいは、
これらのうちの少なくとも１つを含む金属を主成分とす
る合金であることを特徴とする請求項１乃至７のいずれ
かに記載の薄膜トランジスタアレイ基板の製造方法。 - 【請求項９】前記半導体活性層該当部上でのレジストを
除去するアッシングをＲＩＥモードで行うことを特徴と
する請求項１乃至８いずれか記載の製造方法を用いて製
造された薄膜トランジスタアレイ基板の製造方法。 - 【請求項１０】請求項１乃至９のいずれかに記載の製造
方法を用いて製造された薄膜トランジスタアレイ基板。 - 【請求項１１】請求項１０記載の薄膜トランジスタアレ
イ基板を備える液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099990A JP4004835B2 (ja) | 2002-04-02 | 2002-04-02 | 薄膜トランジスタアレイ基板の製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002099990A JP4004835B2 (ja) | 2002-04-02 | 2002-04-02 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (2)
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| JP2003297850A true JP2003297850A (ja) | 2003-10-17 |
| JP4004835B2 JP4004835B2 (ja) | 2007-11-07 |
Family
ID=28449859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002099990A Expired - Fee Related JP4004835B2 (ja) | 2002-04-02 | 2002-04-02 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6750087B2 (ja) |
| JP (1) | JP4004835B2 (ja) |
| KR (1) | KR100699208B1 (ja) |
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| KR102603857B1 (ko) | 2008-06-17 | 2023-11-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 |
| KR102492329B1 (ko) | 2008-06-17 | 2023-01-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| KR20220052877A (ko) * | 2008-06-17 | 2022-04-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| US11620962B2 (en) | 2008-06-17 | 2023-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
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| US11837189B2 (en) | 2008-06-17 | 2023-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device, and electronic device |
| KR20230018500A (ko) * | 2008-06-17 | 2023-02-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 |
| US9885932B2 (en) | 2010-12-20 | 2018-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11181793B2 (en) | 2010-12-20 | 2021-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11754896B2 (en) | 2010-12-20 | 2023-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10564499B2 (en) | 2010-12-20 | 2020-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2012145927A (ja) * | 2010-12-20 | 2012-08-02 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US9568794B2 (en) | 2010-12-20 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9645463B2 (en) | 2010-12-20 | 2017-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9252161B2 (en) | 2013-07-26 | 2016-02-02 | Mitsubishi Electric Corporation | Thin film transistor array substrate and manufacturing method thereof, and liquid crystal display device and manufacturing method thereof |
| JPWO2016021320A1 (ja) * | 2014-08-07 | 2017-04-27 | シャープ株式会社 | アクティブマトリクス基板 |
| WO2016021320A1 (ja) * | 2014-08-07 | 2016-02-11 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
| WO2016021318A1 (ja) * | 2014-08-07 | 2016-02-11 | シャープ株式会社 | アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法 |
| JPWO2016021318A1 (ja) * | 2014-08-07 | 2017-04-27 | シャープ株式会社 | アクティブマトリクス基板および液晶パネル |
| US10539839B2 (en) | 2015-02-12 | 2020-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11493808B2 (en) | 2015-02-12 | 2022-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11187944B2 (en) | 2015-02-12 | 2021-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11796866B2 (en) | 2015-02-12 | 2023-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11092856B2 (en) | 2015-02-12 | 2021-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10824028B2 (en) | 2015-02-12 | 2020-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030079683A (ko) | 2003-10-10 |
| TW200401454A (en) | 2004-01-16 |
| KR100699208B1 (ko) | 2007-03-27 |
| US6750087B2 (en) | 2004-06-15 |
| TWI232556B (en) | 2005-05-11 |
| US20030186478A1 (en) | 2003-10-02 |
| JP4004835B2 (ja) | 2007-11-07 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| S631 | Written request for registration of reclamation of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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