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Description

本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装
置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有
機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数～数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。
特に、マトリクス状に配置された表示画素毎にＴＦＴからなるスイッチング素子を設け
たアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置）が盛んに開発され
ている。
この画像表示装置のスイッチング素子は、高精細な画像表示を得るために、面積効率よく
配置することができる高精細なフォトリソグラフィ技術が要求される。
また、これまで、一枚のマザーガラス基板から複数のパネルを切り出して、大量生産を効
率良く行う生産技術が採用されてきた。マザーガラス基板のサイズは、１９９０年初頭に
おける第１世代の３００×４００ｍｍから、２０００年には第４世代となり６８０×８８
０ｍｍ若しくは７３０×９２０ｍｍへと大型化して、一枚の基板から多数の表示パネルが
取れるように生産技術が進歩してきた。今後、さらにマザーガラス基板のサイズは、大型
化するため、例えば第１０世代の３ｍを超えるサイズの基板にも対応する必要がある。
高精細な画像表示を得る表示装置を得るためには、マザーガラス基板上に成膜された金属
薄膜に対してフォトリソグラフィ技術により得られるレジストマスクを用いてエッチング
して配線を形成する。
エッチング方法には、様々な方法があるが、大きく分けてドライエッチング方法とウェッ
トエッチング方法とが挙げられる。ウェットエッチング方法は等方性エッチングのため、
レジストマスクで保護された配線層の側面がある程度削り取られてしまい、微細化には不
向きとされている。
また、一般に知られているドライエッチング方法は、ＲＩＥドライエッチング方法であり
、異方性エッチングである。異方性エッチングであるため、微細化には等方性エッチング
であるウェットエッチング方法と比べて有利とされている。
また、ＩＣＰエッチング装置を用いて断面形状がテーパー形状を有するタングステン配線
が特許文献１に開示されている。
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設
置したフォトマスク或いはレチクルをゲート電極形成用フォトリソグラフィ工程に適用し
たＴＦＴ作製工程が特許文献２に開示されている。
また、レジストマスク幅およびエッチング条件を調節することで配線の断面形状を部分的
に異ならせる技術が特許文献３で開示されている。
また、半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクを用
いてソース電極またはドレイン電極を形成する技術が特許文献４に開示されている。
特開２００１－３５８０８ 特開２００２－１５１５２３ 特開２００６－１３４６１ 特開２００７－１３３３７１
１枚のマザーガラス基板上に配線を形成する場合、従来の方法では、同じ断面形状の配線
となってしまう。例えば、ＲＩＥドライエッチング方法を用いる場合、現像したレジスト
を加熱して溶かしてレジスト形状を変形させた後、エッチングを行うことでレジスト形状
を反映させて配線の側面をテーパー形状としている。この場合、レジストを加熱するプロ
セスが増加することとなる。また、溶かしてレジスト面積を拡大させるため、隣り合う配
線の間隔を狭くすることが困難である。また、多層配線を形成する場合、配線を形成しよ
うとする領域の下方に配線がある場合には、レジストを溶かす際に下方の配線も加熱され
るため、レジスト加熱温度が不均一となり場所によってレジストが溶けて広がる割合が変
化してしまい、所望の配線形状を得ることが困難である。
また、ＩＣＰエッチング装置を用いる場合、コイル状アンテナを用いるため、長方形であ
る１枚のマザーガラス基板全面に渡って一様な放電を得ることが困難である。
例えば、透過型の液晶表示装置の画素部において、ゲート配線をテーパ形状とすることで
薄い半導体層をその上に形成する一方、テーパー形状とすると配線幅が広がるため、開口
率の低下を招く恐れがある。また、テーパー形状とすると配線幅が広がるため、その配線
と絶縁膜を介して重なる他の配線が存在すると、不要な寄生容量が形成される。この寄生
容量を小さくするために、異なる層に配置する配線同士が重ならないように各層の配線の
レイアウトを行うと、開口率の低下を招くこととなってしまう。
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設
置したフォトマスクを用いる場合、選択的に配線の断面形状を異ならせることができる。
この場合、配線の側面が２段の階段状の部分と、そうでない部分との２種類の断面形状の
配線となってしまう。
半導体装置の作製方法において、工程を増やすことなく、１枚のマザーガラス基板上に所
望の部分にそれぞれ精密に配線の側面の角度を異ならせた配線を提供することを課題とす
る。
露光光を透過可能な透光性基板と、透光性基板に形成されたクロム等からなる遮光部と、
所定の線幅で遮光材料からなるラインおよびスペースが繰り返し形成された光強度低減機
能を有する半透過部とを備えた露光マスクを用いる。ラインおよびスペースで形成された
半透過部を備えた露光マスクをグレートーン露光用マスクともいい、この露光マスクを用
いた露光をグレートーン露光ともいう。
グレートーン露光用マスクは、スリット、ドット等のパターンが少なくとも１つ以上、周
期的あるいは非周期的に配置された開口パターンを有している。なお、露光装置の解像限
界以下のラインおよびスペースから成るマスクの開口のスペースで構成される光強度低減
機能を有する補助パターンの光強度は、１０～７０％の範囲で調整可能となっている。
また、露光光の光強度を低減する機能を有する半透過膜からなる半透過部を備えた露光マ
スクは、ハーフトーン露光用マスクともいい、この露光マスクを用いた露光をハーフトー
ン露光ともいう。半透過膜としては、ＭｏＳｉＮの他に、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳ
ｉＯＮ、ＣｒＳｉなどを用いることができる。
なお、本明細書において、グレートーン露光用マスクや、ハーフトーン露光用マスクを総
称して、便宜上、多階調マスクと呼ぶ。
多階調マスクを用いることで１つのフォトレジスト層を１枚のマザーガラス基板から遠ざ
かる方向に向かって断面積が連続的に減少するテーパ形状を有するフォトレジスト層を形
成する。本発明は、グレートーン露光用マスクまたはハーフトーン露光用マスクを用いる
ことで１つのフォトレジスト層を２つの異なる膜厚に現像し、フォトレジスト層の両端に
それぞれ１つの段差を形成するのではない。
本発明は、１本の配線を形成する際、１枚のフォトマスクを用い、第１の領域の部分には
グレートーン露光（またはハーフトーン露光）が行われ、同時に第２の領域の部分には通
常の露光が行われる。その後、現像を行い、金属膜を選択的にエッチングすることで、場
所によって側面形状（具体的には基板主平面に対する角度）が異なる１本の配線を得る。
この方法により、意図的に配線の側面形状を異ならせることができ、実施者にとって、所
望の配線を得ることができる。
結果的に第１の領域の配線における側面の幅（テーパー部分の幅とも呼ぶ）は、第２の領
域の配線における側面の幅よりも広くなる。また、第１の領域は、基板主平面に対する側
面の角度が第２の領域よりも小さくなる。
１本の配線において、少なくとも第１の領域の部分と第２の領域の部分とは、基板主平面
に対する側面の角度の差が１０°より大きくなるようにすることが好ましい。
例えば、透過型の液晶表示装置において、半導体層と重なるゲート電極となる領域を第１
の領域として電気特性の優れた薄膜トランジスタを形成し、画素電極の間に延材するゲー
ト配線となる領域を第２の領域としてテーパー部の幅を狭くすることで開口率を向上させ
る。また、ゲート配線は配線抵抗を低減させ、且つ、開口率を向上させるために、テーパ
ー部の幅を狭くすることが好ましい。なお、トータルのゲート配線幅は、ゲート電極のト
ータルの電極幅よりも広くすることで、配線抵抗を低減できる。
本明細書で開示する発明の構成は、基板上に半導体層と、半導体層と一部重なる配線とを
有し、配線は、配線側部の幅の広い領域と配線側部の幅の狭い領域とを有し、配線側部の
幅が広い領域は、半導体層と少なくとも一部重なり、且つ、配線側部の幅が狭い領域の配
線幅方向断面の側面角度と比べて配線幅方向断面の側面角度が１０°以上小さいことを特
徴とする半導体装置である。
具体的には、配線側部の幅の広い領域の配線幅方向断面の側面角度は、１０°から５０°
の範囲とし、配線側部の幅が狭い領域の配線幅方向断面の側面角度は、６０°から９０°
の範囲とする。なお、配線幅方向断面の側面角度が、９０°であれば配線の断面形状は長
方形または正方形であり、９０°未満であれば配線の断面形状は、上辺が底辺より短い台
形である。
逆スタガ型の薄膜トランジスタにおいては、ゲート配線上に形成される半導体層は約５０
ｎｍと薄いため、ゲート配線側部の幅の広い領域の配線幅方向断面の側面角度は、１０°
から５０°の範囲として、ゲート配線の端部または側面と重なる半導体層の一部が薄膜化
しないようにすることが好ましい。
本発明は、上記課題の少なくとも一つを解決する。
また、ゲート配線に限定されず、層間絶縁膜上にソース配線やドレイン配線や接続配線な
どの他の配線を形成する場合にも本発明を用いることができる。
また、断面において配線の端部の両端に同じ角度の側面を有する配線を形成するだけでな
く、一方の側面と他方の側面の基板主平面に対する角度を異ならせることもできる。この
場合、配線の断面形状は、底辺に接する２つの内角が異なる台形と言える。
また、他の発明の構成は、基板上に第１の配線と、第１の配線を覆う絶縁膜と、絶縁膜を
介して第１の配線と電気的に接続する第２の配線とを有し、第２の配線の断面形状におけ
る２つの端部のうち、一方の側面と他方の側面との基板主平面に対する角度が異なる半導
体装置である。
さらに、上記構成に加え、第２の配線と一部重なる透明導電膜を有し、透明導電膜は、第
２の配線の断面形状における２つの端部のうち、基板主平面に対する角度が小さい一方の
側面と接する。このような構成とすることによって第２の配線の一方の側面と重なる透明
導電膜との電気的な接続を確実に行い、透明導電膜の断線を低減する。
また、他の発明の構成は、グレートーン露光用マスクまたはハーフトーン露光用マスクを
用いることで１つのフォトレジスト層を３つ以上の異なる膜厚に現像し、フォトレジスト
層の両端にそれぞれ２つ以上の段差を形成する。このフォトレジスト層をマスクとして導
電層をエッチングすると、得られる配線の断面形状は、一方の側面に段差を２つ以上有す
る階段状となる。勿論、この断面形状を有する配線は、選択的に形成することができるた
め、同一絶縁膜表面上に第１の配線と、第１の配線と断面形状の異なる第２の配線とを有
し、第１の配線の断面形状は、長方形または台形であり、第２の配線の断面形状は、一方
の側面に段差を２つ以上有する階段状であり、第１の配線と第２の配線は、同じ材料であ
る半導体装置とすることができる。配線の断面形状をテーパー形状とする場合、テーパー
の端部の位置がエッチング時間によって左右され、特にテーパー角６０°未満とするとト
ータルの配線幅にバラツキが生じる恐れや、側面が湾曲した曲面となって裾状となり、断
面積が減少して配線抵抗が増大する恐れがあるが、階段状とすることで、エッチング時間
が多少違っても一定の配線幅を得ることができる。即ち、第２の配線の断面形状を階段状
の配線層とすることでエッチング条件のマージンを十分にとることができる。さらに、第
２の配線の断面形状において２つの段差を有する端部とすることで、テーパー角５０°未
満のテーパー形状を有する配線と同程度の段差被覆性を確保することができる。
なお、一本の配線において、第１の領域の断面形状を長方形または台形とし、第２の領域
の断面形状を一方の側面に段差を２つ以上有する階段状とすることもできる。
また、上記構造を実現するための作製方法に関する発明の構成は、基板上に導電層を形
成し、多階調マスクを用いて、１回の露光を行い、断面における側面と基板主平面とがな
す角が異なる第１のレジストマスクと第２のレジストマスクを現像し、第１のレジストマ
スクと第２のレジストマスクをマスクとして導電層をエッチングしてそれぞれ配線を形成
し、現像後の第１のレジストマスクの側断面の角度と、第２のレジストマスクの側断面の
角度との差は１０°よりも大きい半導体装置の作製方法である。
また、他の作製方法に関する発明の構成は、基板上に導電層を形成し、多階調マスクを用
いて、１回の露光を行い、断面における側面と基板主平面とがなす角が異なる第１のレジ
ストマスクと第２のレジストマスクを現像し、第１のレジストマスクと第２のレジストマ
スクをマスクとして導電層をエッチングして１本の配線を形成し、現像後の第１のレジス
トマスクの側断面の角度と、第２のレジストマスクの側断面の角度との差は１０°よりも
大きい半導体装置の作製方法である。
上記各作製方法において、第１のレジストマスクの断面形状は、長方形または台形であり
、第２のレジストマスクの断面形状は、台形である。或いは、上記作製方法において、第
１のレジストマスクの断面形状は、長方形または台形であり、第２のレジストマスクの断
面形状は、一方の側面に段差を２つ以上有する階段状である。
上述したこれらの手段は単なる設計事項ではなく、多階調マスクを用いて実際に配線を形
成し、発明者らの深い検討の後、発明された事項である。
特許文献１に開示の技術は、ＩＣＰエッチング装置のエッチング条件によって、配線の側
面における角度が決定されるため、同一基板上に、同じエッチング工程で形成される配線
の側面形状は、全ての配線において一定とすることを意図している。従って、意図的に配
線の側面形状を場所によって異ならせる本発明とは大きく異なっている。
また、特許文献２及び特許文献４に開示の技術は、レジストマスクの側部を階段状とし、
そのレジストマスクの形状を反映させて配線の側面も階段状としている。特許文献２及び
特許文献４に開示されている配線の段差は一つであり、両端のそれぞれ設けられている。
また、特許文献３に開示の技術は、配線の断面形状を部分的に異ならせる技術であるが、
同じエッチング工程で形成される配線の側面と基板主平面とがなす角度は同じである。
なお、本明細書において、上、下、側、水平、垂直等の方向を表す文言は、基板表面の上
にデバイスを配置した場合の基板面を基準とする方向を指す。
また、本明細書において、ゲート電極とは、半導体層とゲート絶縁膜を介して重なり、薄
膜トランジスタのチャネルを形成する部分を指し、ゲート配線とは、それ以外の部分を指
す。なお、同じ導電材料からなる一つのパターンの一部がゲート電極であり、その他の部
分がゲート配線となる。
また、本発明において、半導体層は、珪素を主成分とする半導体膜、或いは金属酸化物
を主成分とする半導体膜を用いることができる。珪素を主成分とする半導体膜としては、
非晶質半導体膜、結晶構造を含む半導体膜、非晶質構造を含む化合物半導体膜などを用い
ることができ、具体的にはアモルファスシリコン、微結晶シリコン、多結晶シリコン、単
結晶シリコンなどを用いることができる。また、金属酸化物を主成分とする半導体膜とし
ては、酸化亜鉛（ＺｎＯ）や亜鉛とガリウムとインジウムの酸化物（Ｉｎ－Ｇａ－Ｚｎ－
Ｏ）等を用いることができる。
また、ＴＦＴ構造やトランジスタ構造に関係なく本発明を適用することが可能であり、
例えば、トップゲート型ＴＦＴや、ボトムゲート型（逆スタガ型）ＴＦＴや、順スタガ型
ＴＦＴを用いることが可能である。また、シングルゲート構造のトランジスタに限定され
ず、複数のチャネル形成領域を有するマルチゲート型トランジスタ、例えばダブルゲート
型トランジスタとしてもよい。
１枚のマスクを用いて、工程を増やすことなく、１枚のマザーガラス基板上に所望の部分
にそれぞれ精密に配線の側面の角度を異ならせた配線を作製することができる。
半導体装置の作製工程を示す断面図。 配線の断面の一例を示す写真図。 半導体装置の作製工程を示す断面図。 配線の断面の一例を示す写真図。 （Ａ）、（Ｃ）、（Ｄ）はマスクの一部上面図を示す図であり、（Ｂ）、（Ｅ）は光強度の関係の一例を示す模式図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 本発明の作製方法を説明する断面図である。 本発明の作製方法を説明する断面図である。 本発明の作製方法を説明する断面図である。 本発明の作製方法を説明する上面図である。 微結晶シリコン膜を形成する工程を説明するタイムチャートの一例を示す図である。 エッチング装置を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 液晶表示装置の一例を説明する断面図である。 液晶表示装置の一例を説明する上面図である。 液晶表示装置の一例を説明する上面図である。 液晶表示装置の画素の等価回路図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 表示パネルを説明する斜視図である。 表示パネルを説明する上面図及び断面図である。 電子機器を説明する斜視図である。
本発明の実施形態について、以下に説明する。
（実施の形態１）
本実施の形態は、薄膜トランジスタを有する画素部と、ＦＰＣなどを用いて外部装置と接
続するための接続配線を有する端子部とを同一基板上に形成する作製工程を図１に示す。
まず、絶縁表面を有する基板１０１を用意する。絶縁表面を有する基板１０１としては
、透光性を有する基板、例えばガラス基板、結晶化ガラス基板、もしくはプラスチック基
板を用いることができる。基板１０１がマザーガラスの場合、基板の大きさは、第１世代
（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０
ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍ
ｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第
６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８
世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５
０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることが
できる。
また、絶縁表面を有する基板１０１は、最表面となる層または膜が絶縁表面を有していれ
ば、絶縁体からなる下地膜や半導体層、または導電膜を既に形成していてもよい。
次に、絶縁表面を有する基板１０１上に、第１の導電層１０３を形成する。第１の導電
層１０３はタングステン、チタン、クロム、タンタル、またはモリブデンなどの高融点金
属、又は窒化タンタルなどの高融点金属を主成分とする合金もしくは化合物を２００ｎｍ
～６００ｎｍの厚さで形成する。また、配線の低抵抗化を図るために、アルミニウム、金
、銅などの金属膜と上記高融点金属の積層としてもよい。
次いで、第１の導電層１０３上にレジスト膜４０３を全面に塗布した後、図１（Ａ）に
示すマスク４００を用いて露光を行う。ここでは、膜厚１．５μｍのレジスト膜を塗布し
、露光は、解像度が１．５μｍの露光機を用いる。露光に用いる光は、ｉ線（波長３６５
ｎｍ）であり、露光エネルギーは、７０～１４０ｍＪ／ｃｍ２の範囲から選択する。また
、ｉ線に限定されず、ｉ線とｇ線（波長４３６ｎｍ）とｈ線（波長４０５ｎｍ）とを混合
させた光を露光に用いてもよい。
本実施の形態では、第１のフォトマスクとして露光マスクの一部に光強度低減機能を有
する補助パターン（グレートーン）を設置したものを用いて画素部の薄膜トランジスタの
ゲート電極のテーパ角を１０°から５０°の範囲とする。
図１（Ａ）において、露光マスク４００は、Ｃｒなどの金属膜からなる遮光部４０１ｂ
と、光強度低減機能を有する補助パターンとして、スリットが設けられた半透過部４０１
ａとが設置されている。露光マスク４００の断面図において、遮光部４０１ｂの幅をｔ２
と示し、半透過部４０１ａの幅をｔ１とｔ３と示す。ここでは露光マスクの一部としてグ
レートーンを用いた例を示したが、半透膜を用いるハーフトーンを用いてもよい。
図１（Ａ）に示す露光マスク４００を用いてレジスト膜４０３の露光を行うと、レジス
ト膜４０３に非露光領域４０３ａ、４０３ｂと露光領域４０３ｃが形成される。露光時に
は、光が遮光部４０１ｂの回り込みや半透過部４０１ａを通過することによって図１（Ａ
）に示す露光領域４０３ｃが形成される。
そして、現像を行うと、露光領域４０３ｃが除去されて、図１（Ｂ）に示すように、画
素部に第１のレジストマスク４０４ａと、端子部に第２のレジストマスク４０４ｂとがそ
れぞれ第１の導電層１０３上に得られる。露光エネルギーなどの露光条件を調節すること
で段差を一つ有する端部ではなく、テーパー形状の第１のレジストマスク４０４ａを得る
ことができる。グレートーンが設けられていない領域のフォトマスクで露光された端子部
においては、第１のレジストマスク４０４ａよりも断面の側面角度が大きい第２のレジス
トマスク４０４ｂが形成される。
次に、レジストマスク４０４ａ、４０４ｂをマスクとして用い、ドライエッチングによ
り第１の導電層１０３のエッチングを行う。なお、エッチング条件によっては、絶縁表面
を有する基板１０１もエッチングされて、部分的に膜厚が薄くなる。そのため予め、基板
１０１の最表面の層、または基板１０１上に、エッチングされてもよい絶縁膜を有してい
るとよい。エッチングガスには、四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、塩素（Ｃ
ｌ２）、酸素（Ｏ２）を用いる。また、ＩＣＰエッチング装置と比べて広い面積に渡って
一様な放電が得られやすいドライエッチング装置を用いる。そのようなドライエッチング
装置としては、上部電極を接地させ、下部電極に１３．５６ＭＨｚの高周波電源を接続し
、さらに下部電極に３．２ＭＨｚの低周波電源を接続したＥＣＣＰ（Ｅｎｈａｎｃｅｄ
Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）モードのエッチング装置が
最適である。このエッチング装置であれば、例えば基板１０１として、第１０世代の３ｍ
を超えるサイズの基板を用いる場合にも対応することができる。
上記エッチング工程の終了後、アッシング処理などを行って残っているレジストマスク
を除去する。こうして図１（Ｃ）で示すように、基板１０１上に第１の配線層１０７ａと
第２の配線層１０７ｂがそれぞれ形成される。ここでは、画素部に形成される第１の配線
層１０７ａのテーパ角θ１を約５０°とし、端子部に形成される第２の配線層１０７ｂの
テーパ角θ２を約７０°とする。後の工程で、第１の配線層１０７ａ上には半導体膜や配
線を形成するので、段切れ防止のため両側面のテーパ角を小さく加工することは効果的で
ある。また、第２の配線層１０７ｂは隣接して複数配置され、ＦＰＣなどと接続されるた
め、隣り合う第２の配線層１０７ｂ間で短絡が生じないように両側面のテーパ角を大きく
加工することは効果的である。また、複数の第２の配線層１０７ｂを狭い範囲に並べたい
場合、隣接する第２の配線層１０７ｂの間隔を狭くすることができるため、両側面のテー
パ角を大きく加工することは効果的である。
尚、この第１導電層１０３のエッチング工程で使用されるレジスト膜はネガ型レジストが
適用困難である為、当該ゲート電極形成用フォトマスクまたはレチクルのパターン構成は
、ポジ型レジストを前提にしている。
次いで、第１の配線層１０７ａ上に窒化珪素（誘電率７．０、厚さ３００ｎｍ）のゲート
絶縁膜１０２を積層する。ゲート絶縁膜１０２はＣＶＤ法やスパッタリング法等を用いて
、窒化珪素膜、または窒化酸化珪素膜で形成することができる。なお、ここでは、窒化酸
化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲
として酸素が１５～３０原子％、窒素が２０～３５原子％、Ｓｉが２５～３５原子％、水
素が１５～２５原子％の範囲で含まれるものをいう。
次いで、ゲート絶縁膜１０２の成膜後、大気に触れさせることなく基板を搬送し、ゲート
絶縁膜を成膜する真空チャンバーとは異なる真空チャンバーで非晶質半導体膜１０５を成
膜する。
次いで、非晶質半導体膜１０５の成膜後、大気に触れさせることなく基板を搬送し、非晶
質半導体膜１０５を成膜する真空チャンバーとは異なる真空チャンバーで一導電型を付与
する不純物が添加された半導体膜を成膜する。
一導電型を付与する不純物が添加された半導体膜は、代表的な不純物元素としてリンを添
加すれば良く、水素化珪素にフォスフィンガスなどの不純物気体を加えれば良い。一導電
型を付与する不純物が添加された半導体膜は２ｎｍ以上５０ｎｍ以下の厚さで形成する。
一導電型を付与する不純物が添加された半導体膜の膜厚を、薄くすることでスループット
を向上させることができる。
次いで、一導電型を付与する不純物が添加された半導体膜上にレジストマスクを形成する
。レジストマスクは、フォトリソグラフィ技術またはインクジェット法により形成する。
ここでは、第２のフォトマスクを用いて、一導電型を付与する不純物が添加された半導体
膜上に塗布されたレジストを露光現像して、レジストマスクを形成する。
次いで、レジストマスクを用いて一導電型を付与する不純物が添加された半導体膜及び非
晶質半導体膜１０５をエッチングして、島状の半導体層を形成する。この後、レジストマ
スクを除去する。
次に、一導電型を付与する不純物が添加された半導体膜及びゲート絶縁膜１０２を覆うよ
うに第２の導電層を形成する。第２の導電層は、アルミニウム、若しくは銅、シリコン、
チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防
止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。ここ
では、第２の導電層としては、図示しないが、３層が積層した構造の導電膜を示し、第２
の導電層の１層目と３層目にモリブデン膜、第２の導電層の２層目にアルミニウム膜を用
いる。第２の導電層は、スパッタリング法や真空蒸着法で形成する。
次に、図１（Ｄ）に示すように、第２の導電層上に第３のフォトマスクを用いてレジスト
マスクを形成し、第２の導電層の一部をエッチングして一対のソース電極又はドレイン電
極１０９、１１０を形成する。第２の導電層をウエットエッチングすると、第２の導電層
の端部が選択的にエッチングされる。この結果、レジストマスクより面積の小さいソース
電極及びドレイン電極１０９、１１０を形成することができる。
次に、そのままレジストマスクを用いて一導電型を付与する不純物が添加された半導体膜
をエッチングして、一対のソース領域又はドレイン領域１０６、１０８を形成する。さら
に、当該エッチング工程において、非晶質半導体膜１０５の一部もエッチングする。ソー
ス領域及びドレイン領域の形成工程と、非晶質半導体膜１０５の窪み（溝）とを同一工程
で形成することができる。非晶質半導体膜１０５の窪み（溝）の深さを非晶質半導体膜１
０５の一番膜厚の厚い領域の１／２～１／３とすることで、ソース領域及びドレイン領域
の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を
低減することができる。この後、レジストマスクを除去する。
次に、ソース電極またはドレイン電極１０９、１１０、ソース領域またはドレイン領域１
０６、１０８、非晶質半導体膜１０５、及びゲート絶縁膜１０２を覆う絶縁膜１１１を形
成する。絶縁膜１１１は、ゲート絶縁膜１０２と同じ成膜方法を用いて形成することがで
きる。なお、ゲート絶縁膜１０２は、大気中に浮遊する有機物や金属物、水蒸気などの汚
染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。
以上の工程により、画素部に薄膜トランジスタを形成することができる。
次いで、第４のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜１１１を選
択的にエッチングして画素部にソース電極またはドレイン電極１０９を露呈する第１のコ
ンタクトホールと、絶縁膜１１１及びゲート絶縁膜１０２を選択的にエッチングして端子
部に第２の配線層１０７ｂを露呈させる第２のコンタクトホールを形成する。コンタクト
ホールの形成後にレジストマスクは除去する。
次いで、透明導電膜を形成した後、第５のフォトマスクを用いて形成したレジストマスク
を用いて透明導電膜の一部をエッチングして画素部にソース電極またはドレイン電極１０
９に電気的に接続する画素電極１１２と、端子部に第２の配線層１０７ｂと電気的に接続
する接続電極１１３を形成する。画素電極１１２及び接続電極１１３の形成後にレジスト
マスクは除去する。ここまでの工程を終えた断面図が図１（Ｄ）に相当する。
透明導電膜は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウ
ム錫酸化物などの透光性を有する導電性材料を用いることができる。また、透明導電膜は
、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することが
できる。導電性組成物を用いて形成した画素電極１１２は、シート抵抗が１００００Ω／
□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電
性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
以上により透過型の液晶表示装置に用いることが可能な素子基板を形成することができる
。
また、実験を行い、グレートーンマスクを用いてエッチングして得られた配線の断面ＳＥ
Ｍ写真を図２に示す。
試料は、ガラス基板上に膜厚１００ｎｍの酸化窒化珪素膜を成膜し、その上に４００ｎｍ
のチタン膜を成膜した。そして、チタン膜上にレジスト膜を形成した。
露光装置の解像度１．５μｍの露光装置を用いてレジスト膜を露光し、現像した。その後
、第１のエッチング条件としてＢＣｌ３ガスの流量を４０ｓｃｃｍとし、Ｃｌ２ガスの流
量を４０ｓｃｃｍとし、６５秒のエッチングを行った後、第２のエッチング条件としてＢ
Ｃｌ３ガスの流量を７０ｓｃｃｍとし、Ｃｌ２ガスの流量を１０ｓｃｃｍとしてエッチン
グを行った。
グレートーンが無い領域の配線の断面が図２（Ａ）に相当する。遮光部の幅は３μｍであ
る。図２（Ａ）の配線のテーパー角は、約５０°である。
また、ライン幅０．５μｍ、スペース幅０．５μｍのグレートーンマスクを用いて露光し
た領域の配線の断面が図２（Ｂ）に相当する。遮光部の幅は３μｍである。図２（Ｂ）の
配線のテーパー角は約４０°である。
また、ライン幅０．５μｍ、スペース幅０．５μｍを２回繰り返して配置したグレートー
ンマスクを用いて露光した領域の配線の断面が図２（Ｃ）に相当する。遮光部の幅は３μ
ｍである。図２（Ｃ）の配線のテーパー角は約３０°である。
このように遮光部の幅は同一であっても、グレートーンのライン幅やスペース幅によって
得られる配線幅とテーパー角を異ならせることができる。なお、グレートーンのライン幅
やスペース幅を変えて実験を行ったところ、側面に一つの段差を有する配線形状や、突出
した部分を有する配線形状となることもある。
ここでは、上記エッチング条件で実験したが、特に限定されず、露光現像によってテーパ
ー角の異なるレジストが得られ、そのレジスト形状を反映した配線が得られるように、実
施者が適宜、マスクの設計や、エッチング条件を調節することが望ましい。
（実施の形態２）
本実施の形態では、薄膜トランジスタを覆う層間絶縁膜上に配線を形成する際、画素部と
端子部とで断面形状を異ならせる例を図３を用いて説明する。
なお、途中の工程までは、実施の形態１と同一であるため、ここでは詳細な説明は省略す
る。また、図３において、図１と共通の部分には同じ符号を用いて説明する。
本実施の形態は、実施の形態１で形成した薄膜トランジスタを覆う絶縁膜１１１上に平坦
化膜を形成する例である。
まず、実施の形態１に従って、絶縁膜１１１の形成工程まで行う。
次いで、平坦化膜１１４を形成する。平坦化膜１１４は有機樹脂膜で形成する。次いで、
第４のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜１１１及び平坦化膜
１１４を選択的にエッチングして画素部にソース電極またはドレイン電極１０９を露呈す
る第１のコンタクトホールを形成し、ゲート絶縁膜１０２、絶縁膜１１１、及び平坦化膜
１１４を選択的にエッチングして端子部に第２の配線層１０７ｂを露呈する第２のコンタ
クトホールを形成する。
次いで、平坦化膜１１４上に第３の導電層１１５を成膜する。この段階までの工程断面図
が図３（Ａ）に相当する。
次いで、第３の導電層１１５上にレジスト膜を全面に塗布した後、図３（Ｂ）に示すマス
ク４１０を用いて露光を行う。
本実施の形態では、第４のフォトマスクとして露光マスクの一部に光強度低減機能を有
する補助パターン（グレートーン）を設置したものを用いて端子部の接続電極の一方の側
面のテーパ角を１０°から５０°の範囲とする。
図３（Ｂ）において、露光マスク４１０は、Ｃｒなどの金属膜からなる遮光部４１１ａ
と、光強度低減機能を有する補助パターンとして、スリットが設けられた半透過部４１１
ｂとが設置されている。ここでは露光マスクの一部としてグレートーンを用いた例を示し
たが、半透膜を用いるハーフトーンを用いてもよい。
図３（Ｂ）に示す露光マスク４１０を用いてレジスト膜の露光を行うと、レジスト膜に
非露光領域４１３ａ、４１３ｂと露光領域４１３ｃが形成される。露光時には、光が遮光
部４１１ａの回り込みや半透過部４１１ｂを通過することによって図３（Ｂ）に示す露光
領域４１３ｃが形成される。
そして、現像を行うと、露光領域４１３ｃが除去されて、画素部に第３のレジストマス
クと、端子部に第４のレジストマスクとがそれぞれ第３の導電層１１５上に得られる。露
光エネルギーなどの露光条件を調節することで段差を一つ有する端部ではなく、一方の側
面がテーパー形状である第４のレジストマスクを得ることができる。
次に、第３のレジストマスク、及び第４のレジストマスクをマスクとして用い、ドライエ
ッチングにより第３の導電層１１５のエッチングを行う。また、ＩＣＰエッチング装置と
比べて広い面積に渡って一様な放電が得られやすいドライエッチング装置を用いる。その
ようなドライエッチング装置としては、上部電極を接地させ、下部電極に１３．５６ＭＨ
ｚの高周波電源を接続し、さらに下部電極に３．２ＭＨｚの低周波電源を接続したＥＣＣ
Ｐ（Ｅｎｈａｎｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）モ
ードのエッチング装置が最適である。このエッチング装置であれば、例えば基板１０１と
して、第１０世代の３ｍを超えるサイズの基板を用いる場合にも対応することができる。
この段階までの工程断面図が図３（Ｃ）に相当する。第３のレジストマスク、及び第４の
レジストマスクも第３の導電層１１５のエッチングの際にエッチングされて第１の接続電
極１１６上に第３のレジストマスク４１４ａ、第２の接続電極１１７上に第４のレジスト
マスク４１４ｂが残存する。第２の接続電極１１７は、第４のレジストマスクの形状を反
映して一方の側面のみがテーパー形状となっている。また、グレートーンが設けられてい
ない領域のフォトマスクで露光された画素部においては、第１の接続電極１１６の面積が
小さくなるようにエッチングされ、開口率の向上に寄与することができる。
上記エッチング工程の終了後、アッシング処理などを行って残っているレジストマスク
を除去する。
次いで、透明導電膜を形成した後、第５のフォトマスクを用いて形成したレジストマスク
を用いて透明導電膜の一部をエッチングして画素部に第１の接続電極１１６を覆って電気
的に接続する画素電極１１８と、端子部に第２の接続電極１１７と電気的に接続する第３
の接続電極１１９を形成する。画素電極１１８及び第３の接続電極１１９の形成後にレジ
ストマスクは除去する。ここまでの工程を終えた断面図が図３（Ｄ）に相当する。第３の
接続電極１１９は、第２の接続電極１１７のテーパ形状となっている部分と重なるように
設けることで、第３の接続電極１１９の段切れ防止を図っている。
以上により透過型の液晶表示装置に用いることが可能な素子基板を形成することができる
。
また、実験を行い、グレートーンマスクを用いてエッチングして得られた配線の断面ＳＥ
Ｍ写真を図４に示す。
試料は、ガラス基板上に膜厚１００ｎｍの酸化窒化珪素膜を成膜し、その上に４００ｎｍ
のチタン膜を成膜した。そして、チタン膜上にレジスト膜を形成した。
露光装置の解像度１．５μｍの露光装置を用いてレジスト膜を露光し、現像した。その後
、第１のエッチング条件としてＢＣｌ３ガスの流量を４０ｓｃｃｍとし、Ｃｌ２ガスの流
量を４０ｓｃｃｍとし、６５秒のエッチングを行った後、第２のエッチング条件としてＢ
Ｃｌ３ガスの流量を７０ｓｃｃｍとし、Ｃｌ２ガスの流量を１０ｓｃｃｍとしてエッチン
グを行った。
図３（Ｂ）のフォトマスクに示すように、一方の側のみにライン幅０．５μｍ、スペース
幅０．５μｍを２回繰り返して配置したグレートーンマスクを用いて露光した領域の配線
の断面が図４（Ａ）に相当する。一方のテーパ角は約７０°であり、もう一方のテーパ角
は約３５°である。
また、一方の側のみにライン幅０．５μｍ、スペース幅０．７５μｍを配置したグレート
ーンマスクを用いて露光した領域の配線の断面が図４（Ｂ）に相当する。一方のテーパ角
は約７０°であり、もう一方の側面は一方よりもなだらかになっており、異なるテ―パ角
を有している。もう一方の側面は、基板から近い側のテーパ角は約３０°であり、基板か
ら遠い側のテーパ角は約６０°である。
なお、一方の側のみにライン幅０．５μｍ、スペース幅０．５μｍを３回繰り返して配置
したグレートーンマスクを用いて露光した場合、側面に一つの段差を有する配線形状が得
られた。このようにライン幅とスペース幅が変われば、得られる配線形状が大きく変わっ
てしまう。従って、実施者は最適なライン幅とスペース幅を選定し、エッチング条件の最
適化を図ることが重要である。
また、ラインおよびスペース、または矩形パターンおよびスペースで形成された半透過部
を備えた露光マスクの一例について図５を用いて説明する。
露光マスクの上面図の具体例を図５（Ａ）に示す。また、その露光マスクを用いたときの
光強度分布２１４の一例を図５（Ｂ）に示す。図５（Ａ）に示す露光マスクは、遮光部Ｐ
、半透過部Ｑ、透過部Ｒを備えている。図５（Ａ）に示す露光マスクの半透過部Ｑは、縞
状（ストライプ状、スリット状）にライン２０３、２０５、２０７およびスペース２０１
、２０４、２０６が繰り返し設けられ、ラインおよびスペースが遮光部Ｐの端部２０２に
平行な方向に配置されている。この半透過部において、遮光材料からなるライン２０５の
幅がＬ、遮光材料間のスペース２０４の幅がＷ２である。ライン２０３は遮光材料からな
り、遮光部Ｐと同じ遮光材料を用いて設けることができる。ライン２０３は矩形状に形成
されているが、これに限定されない。一定の幅を有していればよい。例えば、角が丸みを
帯びた形状でもよい。
図５（Ａ）の露光マスクにおいては、スペース２０１の幅Ｗ１よりスペース２０４の幅Ｗ
２が広くなっており、スペース２０４の幅Ｗ２よりスペース２０６の幅Ｗ３が広くなって
いる。また、図５（Ａ）の露光マスクにおいては、ラインの幅は同じとしている。
なお、図５（Ａ）の露光マスクは一例であって、図５（Ｂ）に示す光強度分布が得られる
のであれば、特に限定されない。例えば、図５（Ｃ）に示すように、ラインではなく、先
端が鋭角である遮光部２１５を有する露光マスクを用いて、露光を行い、図５（Ｂ）に示
す光強度分布とする。また、図５（Ｄ）に示すような複数の枝部を備えた遮光部２１６を
有する露光マスクを用いて図５（Ｂ）に示す光強度分布とする。
本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態は実施の形態２と一部異なる例であり、図６を用いて説明する。図６（Ａ）
は図３（Ａ）と同一であるため、ここでは詳細な説明を省略し、同じ部分には同じ符号を
用いて説明する。
実施の形態２に従って、第３の導電層１１５を形成するまでの工程を行い、図６（Ａ）と
同じ段階とする。
次いで、実施の形態２とは異なるフォトマスクを用いて第３の導電層１１５を選択的にエ
ッチングする。本実施の形態においては、画素部において一方のみにテーパ角を有する第
１の接続電極１２０を形成し、端子部において、両端に同じテーパ角を有する第２の接続
電極１２１を形成する例である。
上記エッチング工程の終了後、アッシング処理などを行って残っているレジストマスク
を除去する。
次いで、透明導電膜を形成した後、第５のフォトマスクを用いて形成したレジストマスク
を用いて透明導電膜の一部をエッチングして画素部に第１の接続電極１２０の一部と重な
り、電気的に接続する画素電極１２２と、端子部に第２の接続電極１２１と電気的に接続
する第３の接続電極１２３を形成する。
本実施の形態においては、画素電極１２２は、第１の接続電極１２０のテーパ形状となっ
ている部分と重なるように設けることで、画素電極１２２の段切れ防止を図っている。
以上により透過型の液晶表示装置に用いることが可能な素子基板を形成することができる
。
本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
本実施の形態は、露光マスクに半透過膜からなる光強度低減機能を有する補助パターン（
ハーフトーン膜）を設置したものを用いる例である。
まず、実施の形態１と同様に、基板１０１上に第１の導電層１０３を形成し、その上にレ
ジスト膜を形成する。
図７（Ａ）において、露光マスク４２０は、Ｃｒなどの金属膜からなる遮光部４２１ａ
、４２１ｂと、光強度低減機能を有する補助パターンとして、半透膜（ハーフトーン膜と
もいう）が設けられた部分（半透過部４２２ａ、４２２ｂとも呼ぶ）とが設置されている
。露光マスク４２０の断面図において、遮光部４２１ｂと半透過部４２２ｂ、において遮
光部４２１ｂと半透過部４２２ｂとが重なった領域の幅をｔ２と示し、半透過部４２２ａ
、において一層の領域の幅をｔ１とｔ３と示す。つまり、半透過部４２２ａにおいて遮光
部４２１ａと重ならない領域の幅をｔ１、ｔ３と示す。
図７（Ａ）に示す露光マスク４２０を用いてレジスト膜の露光を行うと、レジスト膜に
非露光領域４２３ａ、４２３ｂと露光領域４２３ｃが形成される。露光時には、光が遮光
部４２１ａ、４２１ｂの回り込みや半透過部４２２ａ、４２２ｂを通過することによって
図７（Ａ）に示す露光領域４２３ｃが形成される。
そして、現像を行うと、露光領域４２３ｃが除去されて、図７（Ｂ）に示すように、テ
ーパー形状を両側側部に有するレジストマスク４２４ａと、断面がほぼ長方形のレジスト
マスク４２４ｂとが第１の導電層１０３上に得られる。
次に、レジストマスク４２４ａ、４２４ｂをマスクとして用い、ドライエッチングによ
り第１の導電層１０３のエッチングを行う。
上記エッチング工程の終了後、アッシング処理などを行って残っているレジストマスク
を除去する。こうして図７（Ｃ）で示すように、基板１０１上に第１の配線層１２４ａと
第２の配線層１２４ｂがそれぞれ形成される。ここでは、画素部に形成される第１の配線
層１２４ａのテーパ角を約６０°とし、端子部に形成される第２の配線層１２４ｂの側面
の角度を約９０°とする。
以降の工程は、実施の形態１に従って薄膜トランジスタを形成し、透過型の液晶表示装置
に用いることが可能な素子基板を形成する。
本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせ
ることができる。
（実施の形態５）
本実施の形態は、配線として、２つの段差を有する断面形状と、台形の断面形状と、１つ
の段差を有する断面形状の３種類を同じマスクで形成する例である。
まず、実施の形態１と同様に、基板１０１上に第１の導電層１０３を形成し、その上にレ
ジスト膜を形成する。
次いで、図８（Ａ）に示す露光マスク４３０を用いてレジスト膜の露光を行う。レジスト
膜の露光を行うと、レジスト膜に非露光領域４３３ａ、４３３ｂ、４３３ｄと露光領域４
３３ｃが形成される。露光時には、光が遮光部４３１ｂの回り込みや半透過部４３１ａ、
４３１ｃを通過することによって図８（Ａ）に示す露光領域４３３ｃが形成される。
本実施の形態では、第１のフォトマスクとして露光マスクの一部に光強度低減機能を有
する補助パターン（グレートーン）を設置したものを用いて画素部の薄膜トランジスタの
ゲート電極の両端に２つの段差を形成する。第１のフォトマスクとしては、図５（Ａ）に
示すパターンを遮光部の両側に配置したものを用いる。ラインの幅やスペースの幅や露光
条件を変えることで、図５（Ｂ）に示す光強度分布と異なる分布、例えば図５（Ｅ）に示
す２つの段差を持たせる光強度分布２１７とする。また、図５（Ａ）に示す露光マスクは
一例であり、例えば、図５（Ｃ）に示すように、ラインではなく、先端が鋭角である遮光
部２１５を有する露光マスクを用いて、露光を行い、図５（Ｅ）に示す光強度分布として
もよい。また、図５（Ｄ）に示すような複数の枝部を備えた遮光部２１６を有する露光マ
スクを用いて図５（Ｅ）に示す光強度分布としてもよい。
また、端子部の接続電極の両端に１つの段差を形成する。画素部の薄膜トランジスタのゲ
ート電極とは異なる半透過部４３１ｃを用いることによって形成する。
そして、現像を行うと、露光領域４３３ｃが除去されて、図８（Ｂ）に示すように、画
素部に第１のレジストマスク４３４ａと、画素部のゲート配線部に第２のレジストマスク
４３４ｂと、端子部に第３のレジストマスク４３４ｃとがそれぞれ第１の導電層１０３上
に得られる。露光エネルギーなどの露光条件を調節することで端部に段差を２つ有する第
１のレジストマスク４３４ａを得ることができる。グレートーンが設けられていない領域
のフォトマスクで露光された画素部のゲート配線部においては、台形状の第２のレジスト
マスク４３４ｂが形成される。また、端子部には、端部に段差を１つ有する第３のレジス
トマスク４３４ｃを得ることができる。
次に、レジストマスク４３４ａ、４３４ｂ、４３４ｃをマスクとして用い、ドライエッ
チングにより第１の導電層１０３のエッチングを行う。
上記エッチング工程の終了後、アッシング処理などを行って残っているレジストマスク
を除去する。こうして図８（Ｃ）で示すように、基板１０１上に第１の配線層１２５ａと
第２の配線層１２５ｂと第３の配線層１２５ｃがそれぞれ形成される。ここでは、画素部
に形成される第１の配線層１２５ａを２つの段差を有する端部とし、画素部のゲート配線
部に形成される第２の配線層１２５ｂの側面を台形状とし、端子部に形成される第３の配
線層１２５ｃを１つの段差を有する端部とする。テーパー形状とする場合、テーパーの端
部の位置がエッチング時間によって左右され、特にテーパー角６０°未満とするとトータ
ルの配線幅にバラツキが生じる恐れがあるが、階段状の配線層とすることで、エッチング
時間が多少違っても一定の配線幅を得ることができる。即ち、階段状の配線層とすること
でエッチング条件のマージンを十分にとることができる。さらに、第１の配線層１２５ａ
を２つの段差を有する端部とすることで、テーパー角５０°未満のテーパー形状を有する
配線層と同程度の段差被覆性を確保することができる。なお、画素部のゲート配線部に形
成される第２の配線層１２５ｂの側面角度は、６０°から９０°の範囲である。
このように実施者が露光マスク４３０を適宜設計することで、所望の配線層の形状を選択
的に形成することができる。
以降の工程は、実施の形態１に従って薄膜トランジスタを形成し、透過型の液晶表示装置
に用いることが可能な素子基板を形成する。
本実施の形態は、実施の形態１、実施の形態２、実施の形態３、または実施の形態４と自
由に組み合わせることができる。
（実施の形態６）
本実施の形態では、液晶表示装置に用いられる薄膜トランジスタの作製工程について、図
９乃至図１４を用いて説明する。図９乃至図１１は、薄膜トランジスタの作製工程を示す
断面図であり、図１２は、一画素における薄膜トランジスタ及び画素電極の接続領域の上
面図である。また、図１３は、微結晶シリコン膜の成膜方法を示すタイミングチャートで
ある。また、図１４は、電極または配線を形成する際に用いるエッチング装置の断面図で
ある。
微結晶半導体膜を有する薄膜トランジスタはｐ型よりもｎ型の方が、移動度が高いので駆
動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同
じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル
型の薄膜トランジスタを用いて説明する。
図９（Ａ）に示すように、基板５０上にゲート電極５１を形成する。基板５０は、バリ
ウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラス
など、フュージョン法やフロート法で作製される無アルカリガラス基板等を用いることが
できる。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４０
０ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）
、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１
０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ
×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ
×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍ
ｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウ
ムなどの金属材料またはその合金材料を用いて形成する。ゲート電極５１は、スパッタリ
ング法や真空蒸着法で基板５０上に導電膜を形成し、当該導電膜上に実施の形態１に示す
多階調マスクによりレジストマスクを形成し、当該マスクを用いて導電膜をエッチングす
ることで、形成する。なお、ゲート電極５１の密着性向上と下地への拡散を防ぐバリアメ
タルとして、上記金属材料の窒化物膜を、基板５０及びゲート電極５１の間に設けてもよ
い。ここでは、多階調マスクであるフォトマスクを用いて形成したレジストマスクを用い
て基板５０上に形成された導電膜をエッチングしてゲート電極５１を形成し、ゲート電極
と側面の角度が異なる配線（ゲート配線、引き回し配線、容量配線など）も同時に形成す
る。
また、ここでは図１４に示すエッチング装置を用いてエッチングを行う。
図１４に示すエッチング装置は、上部電極１３７を接地させ、下部電極１３５に１３．５
６ＭＨｚの高周波電源１３２を接続し、さらに下部電極１３５に３．２ＭＨｚの低周波電
源１３１を接続したＥＣＣＰ（Ｅｎｈａｎｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐ
ｌｅｄ Ｐｌａｓｍａ）モードのエッチング装置である。このエッチング装置であれば、
例えば基板５０として、第１０世代の３ｍを超えるサイズの基板を用いる場合にも対応す
ることができる。
チャンバー１３０は、被処理基板を導入するため、チャンバー外壁に設けられている開口
にゲートバルブ１３３が設けられており、ゲートバルブ１３３は基板のロード室またはア
ンロード室、或いは搬送室と連結している。また、チャンバー１３０内部はターボ分子ポ
ンプなどの真空排気手段により減圧可能となっている。また、チャンバー１３０内には、
上部電極１３７と下部電極１３５とからなる一対の平行平板電極を有している。
上部電極１３７は、シャワーヘッドとなっており、チャンバー１３０内にエッチングガス
を導入する開口が複数設けられている。また、上部電極１３７の中空部分に供給するエッ
チングガスはガス供給管及びバルブを介して連結しているガス供給機構１３９から供給さ
れる。また、ガス供給機構１３９は、ガス供給源１３８と連結されている。
下部電極１３５の外周および上面周縁には絶縁部材１３４が設けられている。また、図示
しないが、下部電極１３５には、被処理基板１３６を保持するための静電チャックなどの
基板保持手段と、温度調節するための加熱手段または冷却手段とを有している。また、上
部電極１３７に温度調節するための加熱手段または冷却手段を設けてもよい。
下部電極１３５には給電線が電気的に接続されており、この給電線には、第１の整合器１
４０ａと高周波電源１３２とが接続されている。高周波電源１３２は、１３．５６ＭＨｚ
のプラズマ形成用の高周波電力を下部電極に供給する。また、この給電線には、第２の整
合器１４０ｂと低周波電源１３１とが接続されている。低周波電源１３１は、例えば、３
．２ＭＨｚの高周波電力を下部電極に供給し、プラズマ形成用の高周波電力に重畳される
ようになっている。
また、図１４に示すエッチング装置の各構成部は、プロセスコントローラに制御される。
このエッチング装置を用いることで、第１０世代の３ｍを超えるサイズの基板を用いても
面内均一性を確保することができる。
次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃを順に形成する。こ
こまでの工程を終えた断面図が図９（Ａ）に相当する。
ゲート絶縁膜５２ａ、５２ｂ、５２ｃはそれぞれ、ＣＶＤ法やスパッタリング法等を用い
て、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することが
できる。ゲート絶縁膜に形成されるピンホール等による層間ショートを防ぐため、異なる
絶縁層を用いて多層とすることが好ましい。ここでは、ゲート絶縁膜５２ａ、５２ｂ、５
２ｃとして、窒化珪素膜、酸化窒化珪素膜、窒化珪素膜の順に積層して形成する形態を示
す。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いもので
あって、濃度範囲として酸素が５５～６５原子％、窒素が１～２０原子％、Ｓｉが２５～
３５原子％、水素が０．１～１０原子％の範囲で含まれるものをいう。
ゲート絶縁膜の１層目及び２層目の膜厚はともに５０ｎｍよりも厚くする。ゲート絶縁膜
の１層目は、基板からの不純物（例えばアルカリ金属など）の拡散を防ぐために、窒化珪
素膜または窒化酸化珪素膜が好ましい。また、ゲート絶縁膜の１層目は、ゲート電極の酸
化防止の他、ゲート電極にアルミニウムを用いる場合にヒロック防止ができる。また、微
結晶半導体膜と接するゲート絶縁膜の３層目は、０ｎｍより厚く５ｎｍ以下、望ましくは
約１ｎｍとする。ゲート絶縁膜の３層目は、微結晶半導体膜との密着性を向上させるため
に設けるものである。また、ゲート絶縁膜の３層目を窒化珪素膜とすることで後に行われ
る熱処理による微結晶半導体膜の酸化防止を図ることができる。例えば、酸素の含有量が
多い絶縁膜と微結晶半導体膜とを接した状態で熱処理を行うと、微結晶半導体膜が酸化す
る恐れがある。
更には、周波数が１ＧＨｚのマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜を形成
することが好ましい。マイクロ波プラズマＣＶＤ装置で形成した酸化窒化珪素膜、窒化酸
化珪素膜は、耐圧が高く、薄膜トランジスタの信頼性を高めることができる。
ここでは、ゲート絶縁膜を３層構造としたが、液晶表示装置のスイッチング素子に用いる
場合、交流駆動させるため、窒化珪素膜の単層のみでもよい。
次いで、ゲート絶縁膜の成膜後、大気に触れさせることなく基板を搬送し、ゲート絶縁膜
を成膜する真空チャンバーとは異なる真空チャンバーで微結晶半導体膜５３を成膜するこ
とが好ましい。
以下に、図１３も参照しながら微結晶半導体膜５３を形成する手順について説明する。図
１３の説明は真空チャンバーを大気圧から真空排気２００する段階から示されており、そ
の後に行われるプレコート１２０１、基板搬入１２０２、下地前処理１２０３、成膜処理
１２０４、基板搬出１２０５、クリーニング１２０６の各処理が時系列的に示されている
。ただし、大気圧から真空排気することに限定されず、常時ある程度の真空度に真空チャ
ンバーを保っておくことが、量産を行う上好ましい、または短時間で到達真空度を下げる
上で好ましい。
本実施の形態では、基板搬入前の真空チャンバー内の真空度を１０－５Ｐａよりも低くす
る超高真空排気を行う。この段階が図１３の真空排気１２００に対応する。このような超
高真空排気を行う場合、クライオポンプを併用し、ターボ分子ポンプによる排気を行い、
さらにクライオポンプを使って真空排気することが好ましい。ターボ分子ポンプを２台直
列に連結して真空排気することも有効である。また、真空チャンバーにベーキング用のヒ
ータを設けて加熱処理して真空チャンバー内壁からの脱ガス処理を行うことが好ましい。
また、基板を加熱するヒータも動作させて温度を安定化させる。基板の加熱温度は１００
℃～３００℃、好ましくは１２０℃～２２０℃で行う。
次いで、基板搬入前にプレコート１２０１を行い、内壁被覆膜としてシリコン膜を形成す
る。プレコート１２０１として、水素または希ガスを導入してプラズマを発生させて真空
チャンバーの内壁に付着した気体（酸素及び窒素などの大気成分、若しくは真空チャンバ
ーのクリーニングに使用したエッチングガス）を除去した後、シランガスを導入して、プ
ラズマを生成する。シランガスは酸素、水分等と反応するので、シランガスを流し、さら
にシランプラズマを生成することで真空チャンバー内の酸素、水分を除去することができ
る。また、プレコート１２０１の処理をしておくことで、微結晶シリコン膜中に真空チャ
ンバーを構成する部材の金属元素を不純物として取り込んでしまうのを防ぐことができる
。すなわち、真空チャンバー内をシリコンで被覆しておくことで、真空チャンバー内がプ
ラズマにより食刻されるのを防ぐことができ、後に成膜する微結晶シリコン膜中に含まれ
る不純物濃度を低減することができる。プレコート１２０１は、真空チャンバーの内壁を
基板上に堆積されるべき膜と同種の膜で被覆する処理が含まれている。
プレコート１２０１の後、基板搬入１２０２が行われる。微結晶シリコン膜が堆積される
べき基板は、真空排気されたロード室に保管されているので、基板を搬入したとしても真
空チャンバー内の真空度が著しく悪化することはない。
次いで、下地前処理１２０３を行う。下地前処理１２０３は、微結晶シリコン膜を形成す
る場合において、特に有効な処理であり行うことが好ましい。すなわち、ガラス基板表面
、絶縁膜の表面若しくは非晶質シリコンの表面上に微結晶シリコン膜をプラズマＣＶＤ法
で成膜する場合には、不純物や格子不整合などの要因により堆積初期段階において非晶質
層が形成されてしまう恐れがある。この非晶質層の厚さを極力低減し、可能であれば無く
すために下地前処理１２０３を行うことが好ましい。下地前処理としては希ガスプラズマ
処理、水素プラズマ処理若しくはこの両者の併用により行うことが好ましい。希ガスプラ
ズマ処理としては、アルゴン、クリプトン、キセノンなど質量数の大きい希ガス元素を用
いることが好ましい。表面に付着した酸素、水分、有機物、金属元素などの不純物をスパ
ッタリングの効果で除去するためである。水素プラズマ処理は、水素ラジカルにより、表
面に吸着した上記不純物の除去と、絶縁膜若しくは非晶質シリコン膜に対するエッチング
作用により清浄な被成膜表面を形成するのに有効である。また、希ガスプラズマ処理と水
素プラズマ処理を併用することにより微結晶核生成の促進を助長する。
微結晶核の生成を促進させるという意味においては、図１３中の破線１２０７で示すよう
に、微結晶シリコン膜の成膜初期においてアルゴンなどの希ガスを供給し続けることは有
効である。
次いで、下地前処理１２０３に続いて微結晶シリコン膜を形成する成膜処理１２０４を行
う。本実施の形態では、成膜速度は低いが品質のよい第１の成膜条件でゲート絶縁膜界面
付近の膜を形成し、その後、高い成膜速度の第２の成膜条件に変えて膜を堆積する。
第１の成膜条件での成膜速度よりも第２の成膜条件の成膜速度が速ければ特に限定されな
い。従って、周波数が数十ＭＨｚ～数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数
が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成し、代表的には、ＳｉＨ４、
Ｓｉ２Ｈ６などの水素化珪素を水素で希釈してプラズマ生成することで成膜することがで
きる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから
選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができ
る。これらのときの水素化珪素に対して水素の流量比を１２倍以上１０００倍以下、好ま
しくは５０倍以上２００倍以下、更に好ましくは１００倍とする。なお、水素化珪素の代
わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる
。
また、材料ガスにヘリウムを加えた場合、ヘリウムは２４．５ｅＶとすべての気体中で最
も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶ
の準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶし
か必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特
性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを
形成することができるので、微結晶シリコン膜を堆積する基板の面積が大きくなってもプ
ラズマ密度の均一化を図る効果を奏する。
また、シラン等のガス中にＣＨ４、Ｃ２Ｈ６などの炭素の水素化物、ＧｅＨ４、ＧｅＦ４
などの水素化ゲルマニウム、フッ化ゲルマニウムを混合して、エネルギーバンド幅を１．
５～２．４ｅＶ、若しくは０．９～１．１ｅＶに調節しても良い。シリコンに炭素又はゲ
ルマニウムを加えるとＴＦＴの温度特性を変えることができる。
ここでは、第１の成膜条件は、シランは水素及び／又は希ガスで１００倍を超え２０００
倍以下に希釈し、基板の加熱温度は１００℃～３００℃、好ましくは１２０℃～２２０℃
とする。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進
するためには１２０℃～２２０℃で成膜を行うことが好ましい。
第１の成膜条件を終えた段階での断面図を図９（Ｂ）に示す。ゲート絶縁膜５２ｃ上には
、成膜速度は低いが品質のよい微結晶半導体膜２３が成膜されている。この第１の成膜条
件で得られる微結晶半導体膜２３の品質が、後に形成されるＴＦＴのオン電流増大および
電界効果移動度の向上に寄与するため、膜中の酸素濃度が１×１０１７／ｃｍ以下となる
ように十分酸素濃度を低減させることが重要である。また、上記手順により、酸素だけで
なく、窒素、及び炭素が微結晶半導体膜の膜中に混入する濃度を低減することができるた
め、微結晶半導体膜がｎ型化になることを防止することができる。
次いで、第２の成膜条件に変えて成膜速度を上げて微結晶半導体膜５３を成膜する。この
段階での断面図が図９（Ｃ）に相当する。微結晶半導体膜５３の膜厚は、５０ｎｍ～５０
０ｎｍ（好ましくは１００ｎｍ～２５０ｎｍ）の厚さとすれば良い。なお、本実施の形態
では、微結晶半導体膜５３の成膜時間は、第１の成膜条件で成膜が行われる第１の成膜期
間と第２の成膜条件で成膜が行われる第２の成膜期間とを有する。
ここでは、第２の成膜条件は、シランは水素及び／又は希ガスで１２倍以上１００倍以下
に希釈し、基板の加熱温度は１００℃～３００℃、好ましくは１２０℃～２２０℃とする
。なお、容量結合型（平行平板型）のＣＶＤ装置を用い、ギャップ（電極面と基板表面の
間隔）を２０ｍｍとし、真空チャンバー内の真空度１００Ｐａとし、基板温度３００℃と
し、６０ＭＨｚの高周波電力を２０Ｗ加え、シランガス（流量８ｓｃｃｍ）を水素（流量
４００ｓｃｃｍ）で５０倍に希釈して微結晶シリコン膜を成膜する。また、上記成膜条件
でシランガスの流量のみを４ｓｃｃｍに変更して１００倍に希釈して微結晶シリコン膜を
成膜すると成膜速度が遅くなる。水素流量を固定し、シラン流量を増やすことで成膜速度
が増大する。成膜速度を低下させることで、結晶性が向上する。
本実施の形態では、容量結合型（平行平板型）のＣＶＤ装置を用い、ギャップ（電極面と
基板表面の間隔）を２０ｍｍとし、第１の成膜条件を真空チャンバー内の真空度１００Ｐ
ａとし、基板温度１００℃とし、６０ＭＨｚの高周波電力を３０Ｗ加え、シランガス（流
量２ｓｃｃｍ）を水素（流量４００ｓｃｃｍ）で２００倍に希釈する条件とし、ガス流量
を変えて成膜速度を速める第２の成膜条件として４ｓｃｃｍのシランガスを水素（流量４
００ｓｃｃｍ）で１００倍に希釈する条件で成膜を行う。
次いで、第２の成膜条件での微結晶シリコンの成膜が終了した後、シラン、水素などの材
料ガス及び高周波電力の供給を止めて基板搬出１２０５を行う。引き続き次の基板に対し
て成膜処理を行う場合には、基板搬入１２０２の段階に戻り同じ処理が行われる。真空チ
ャンバー内に付着した被膜や粉末を除去するには、クリーニング１２０６を行う。
クリーニング１２０６はＮＦ３、ＳＦ６に代表されるエッチングガスを導入してプラズマ
エッチングを行う。また、ＣｌＦ３のようにプラズマを利用しなくてもエッチングが可能
なガスを導入して行う。クリーニング１２０６においては基板加熱用のヒータを切って、
温度を下げて行うことが好ましい。エッチングによる反応副生成物の生成を抑えるためで
ある。クリーニング１２０６の終了後はプレコート１２０１に戻り、次の基板に対して上
述した同様の処理を行えば良い。ＮＦ３は窒素を組成に含んでいるため、成膜室中の窒素
濃度を低減するためにはプレコートを行って十分に窒素濃度を下げることが望ましい。
次いで、微結晶半導体膜５３の成膜後、大気に触れさせることなく基板を搬送し、微結晶
半導体膜５３を成膜する真空チャンバーとは異なる真空チャンバーでバッファ層５４を成
膜することが好ましい。バッファ層５４の真空チャンバーと別にすることで、微結晶半導
体膜５３を成膜する真空チャンバーは基板導入前に超高真空にする専用チャンバーとする
ことができ、不純物汚染を極力抑え、且つ、超高真空に到達する時間を短縮することがで
きる。超高真空に到達するためにベークを行う場合、チャンバー内壁温度が下がって安定
になるまで時間がかかるため、特に有効である。また、真空チャンバーを別々とすること
で、得ようとする膜質に合わせてそれぞれ高周波電力の周波数を異ならせることができる
。
バッファ層５４は、水素、若しくはハロゲンを含む非晶質半導体膜を用いて形成する。水
素化珪素の流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を
用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、
フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、Ｈ
Ｃｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非晶
質半導体膜を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、Ｓ
ｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパ
ッタリングして非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、塩素
、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ
、ＨＩ等）を含ませることにより、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導
体膜を形成することができる。
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このた
め、周波数が数十ＭＨｚ～数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラ
ズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条
件を制御することが好ましい。
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッ
チングする。そのときに、微結晶半導体膜５３が露呈しないようにバッファ層５４の一部
が残存する厚さで形成することが好ましい。代表的には、１００ｎｍ以上４００ｎｍ以下
、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで形成することが好ましい。薄膜トラ
ンジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置にお
いて、バッファ層５４の膜厚を上記範囲に示すように厚く形成すると、耐圧が高くなり、
薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避す
ることができる。
なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物が添加されてい
ない。一導電型を付与する不純物が添加された半導体膜５５から一導電型を付与する不純
物が微結晶半導体膜５３へ拡散しないように、バッファ層５４がバリア層として機能して
いる。バッファ層を設けない場合、微結晶半導体膜５３と一導電型を付与する不純物が添
加された半導体膜５５とが接してしまうと、後のエッチング工程や加熱処理により不純物
が移動し、しきい値制御が困難になる恐れがある。
さらにバッファ層５４を微結晶半導体膜５３の表面上に形成することで、微結晶半導体膜
５３に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導
体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触
れると結晶粒は酸化され、酸化珪素が形成されてしまう。
非晶質半導体膜であるバッファ層５４のエネルギーギャップが微結晶半導体膜５３に比べ
て大きく（非晶質半導体膜のエネルギーギャップは１．６ｅＶ以上１．８ｅＶ以下、微結
晶半導体膜５３のエネルギーギャップは１．１ｅＶ以上１．５ｅＶ以下）、また抵抗が高
く、移動度が低く、微結晶半導体膜５３の１／５～１／１０である。このため、後に形成
される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜５３
との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜５３がチャネ
ル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することがで
きる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置
のコントラストを向上させることができる。
なお、微結晶半導体膜５３上に、プラズマＣＶＤ法によりバッファ層５４を３００℃～４
００℃の温度にて成膜することが好ましい。この成膜処理により水素が微結晶半導体膜５
３に供給され、微結晶半導体膜５３を水素化したのと同等の効果が得られる。すなわち、
微結晶半導体膜５３上にバッファ層５４を堆積することにより、微結晶半導体膜５３に水
素を拡散させて、ダングリングボンドの終端を行うことができる。
次いで、バッファ層５４の成膜後、大気に触れさせることなく基板を搬送し、バッファ層
５４を成膜する真空チャンバーとは異なる真空チャンバーで一導電型を付与する不純物が
添加された半導体膜５５を成膜することが好ましい。この段階での断面図が図９（Ｄ）に
相当する。バッファ層５４を成膜する真空チャンバーとは異なる真空チャンバーで一導電
型を付与する不純物が添加された半導体膜５５を成膜することでバッファ層の成膜時に一
導電型を付与する不純物が混入しないようにすることができる。
一導電型を付与する不純物が添加された半導体膜５５は、ｎチャネル型の薄膜トランジス
タを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素に
ＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成
する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ
６などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された半導体膜５
５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する
不純物が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型
を付与する不純物が添加された半導体膜の膜厚を、薄くすることでスループットを向上さ
せることができる。
次いで、図１０（Ａ）に示すように、一導電型を付与する不純物が添加された半導体膜５
５上にレジストマスク５６を形成する。レジストマスク５６は、フォトリソグラフィ技術
またはインクジェット法により形成する。ここでは、第２のフォトマスクを用いて、一導
電型を付与する不純物が添加された半導体膜５５上に塗布されたレジストを露光現像して
、レジストマスク５６を形成する。
次いで、レジストマスク５６を用いて微結晶半導体膜５３、バッファ層５４、及び導電型
を付与する不純物が添加された半導体膜５５をエッチングし分離して、図１０（Ｂ）に示
すように、微結晶半導体膜６１、バッファ層６２、及び一導電型を付与する不純物が添加
された半導体膜６３を形成する。この後、レジストマスク５６を除去する。
微結晶半導体膜６１、バッファ層６２の端部側面が傾斜していることにより、バッファ層
６２上に形成されるソース領域及びドレイン領域と微結晶半導体膜６１との間にリーク電
流が生じること防止することが可能である。また、ソース電極及びドレイン電極と、微結
晶半導体膜６１との間にリーク電流が生じるのを防止することが可能である。微結晶半導
体膜６１及びバッファ層６２の端部側面の傾斜角度は、３０°～９０°、好ましくは４５
°～８０°である。このような角度とすることで、段差形状によるソース電極またはドレ
イン電極の段切れを防ぐことができる。
次に、図１０（Ｃ）に示すように、一導電型を付与する不純物が添加された半導体膜６３
及びゲート絶縁膜５２ｃを覆うように導電膜６５ａ～６５ｃを形成する。導電膜６５ａ～
６５ｃは、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モ
リブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金
の単層または積層で形成することが好ましい。また、一導電型を付与する不純物が添加さ
れた半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、または
これらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成し
た積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面
を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟ん
だ積層構造としてもよい。ここでは、導電膜としては、導電膜６５ａ～６５ｃ３層が積層
した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミ
ニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアル
ミニウム膜を用いた積層導電膜を示す。導電膜６５ａ～６５ｃは、スパッタリング法や真
空蒸着法で形成する。
次に、図１０（Ｄ）に示すように、導電膜６５ａ～６５ｃ上に第３のフォトマスクを用い
てレジストマスク６６を形成し、導電膜６５ａ～６５ｃの一部をエッチングして一対のソ
ース電極及びドレイン電極７１ａ～７１ｃを形成する。導電膜６５ａ～６５ｃをウエット
エッチングすると、選択的にエッチングされる。この結果、導電膜６５ａ～６５ｃを等方
的にエッチングするため、レジストマスク６６より面積の小さいソース電極及びドレイン
電極７１ａ～７１ｃを形成することができる。
次に、図１１（Ａ）に示すように、レジストマスク６６を用いて一導電型を付与する不純
物が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域７２
を形成する。さらに、当該エッチング工程において、バッファ層６２の一部もエッチング
する。一部エッチングされた、窪み（溝）が形成されたバッファ層をバッファ層７３と示
す。ソース領域及びドレイン領域の形成工程と、バッファ層の窪み（溝）とを同一工程で
形成することができる。バッファ層の窪み（溝）の深さをバッファ層７３の一番膜厚の厚
い領域の１／２～１／３とすることで、ソース領域及びドレイン領域の距離を離すことが
可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができ
る。この後、レジストマスク６６を除去する。
特にドライエッチングなどで用いるプラズマに曝されるとレジストマスクは変質し、レジ
スト除去工程で完全には除去されず、残渣が残ることを防ぐためにバッファ層７３を５０
ｎｍ程度エッチングする。レジストマスク６６は、導電膜６５ａ～６５ｃの一部のエッチ
ング処理と、ソース領域及びドレイン領域７２の形成時のエッチング処理の２回に用いら
れており、どちらもドライエッチングを用いる場合には、残渣が残りやすいため、残渣を
完全に除去する際にエッチングされてもよいバッファ層７３の膜厚を厚く形成することは
有効である。また、バッファ層７３は、ドライエッチングの際にプラズマダメージが微結
晶半導体膜６１に与えられることを防止することもできる。
次に、図１１（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ～７１ｃ、ソース
領域及びドレイン領域７２、バッファ層７３、微結晶半導体膜６１、及びゲート絶縁膜５
２ｃを覆う絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂ、５２ｃ
と同じ成膜方法を用いて形成することができる。なお、絶縁膜７６は、大気中に浮遊する
有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好
ましい。また、絶縁膜７６に窒化珪素膜を用いることで、バッファ層７３中の酸素濃度を
５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下
とすることができる。
図１１（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ～７１ｃの端部と、ソー
ス領域及びドレイン領域７２の端部は一致せずずれた形状となることで、ソース電極及び
ドレイン電極７１ａ～７１ｃの端部の距離が離れるため、ソース電極及びドレイン電極間
のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極７
１ａ～７１ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた形状で
あるため、ソース電極及びドレイン電極７１ａ～７１ｃ及びソース領域及びドレイン領域
７２の端部に電界が集中せず、ゲート電極５１と、ソース電極及びドレイン電極７１ａ～
７１ｃとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐
圧の高い薄膜トランジスタを作製することができる。
以上の工程により、薄膜トランジスタ７４を形成することができる。
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体膜
、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、
チャネル形成領域として機能する微結晶半導体膜の表面をバッファ層が覆う。また、バッ
ファ層の一部には窪み（溝）が形成されており、当該窪み以外の領域がソース領域及びド
レイン領域で覆われる。即ち、バッファ層に形成される窪みにより、ソース領域及びドレ
イン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低
減することができる。また、バッファ層の一部をエッチングすることにより窪みを形成す
るため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去
することができるため、残渣を介してソース領域及びドレイン領域にリーク電流（寄生チ
ャネル）が発生することを回避することができる。
また、チャネル形成領域として機能する微結晶半導体膜とソース領域及びドレイン領域と
の間に、バッファ層が形成されている。また、微結晶半導体膜の表面がバッファ層で覆わ
れている。高抵抗のバッファ層は、微結晶半導体膜と、ソース領域及びドレイン領域との
間にまで延在しているため、薄膜トランジスタにリーク電流が発生することを低減するこ
とができると共に、高い電圧の印加による劣化を低減することができる。また、バッファ
層と、微結晶半導体膜と、ソース領域及びドレイン領域は、全てゲート電極と重なる領域
上に形成される。従って、ゲート電極の端部形状に影響されない構造と言える。ゲート電
極を積層構造とした場合、下層としてアルミニウムを用いると、ゲート電極側面にアルミ
ニウムが露出し、ヒロックが発生する恐れがあるが、さらにソース領域及びドレイン領域
をゲート電極端部とも重ならない構成とすることで、ゲート電極側面と重なる領域でショ
ートが発生することを防ぐことができる。また、微結晶半導体膜の表面に水素で表面が終
端された非晶質半導体膜がバッファ層として形成されているため、微結晶半導体膜の酸化
を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生する
エッチング残渣が微結晶半導体膜に混入することを防ぐことができる。このため、電気特
性が優れ、且つ耐圧に優れた薄膜トランジスタである。
また、薄膜トランジスタのチャネル長を短くすることができ、薄膜トランジスタの平面面
積を縮小することができる。
次に、絶縁膜７６に第４のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜
７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいて
ソース電極またはドレイン電極７１ｃに接する画素電極７７を形成する。なお、図１１（
Ｃ）は、図１２の鎖線Ａ－Ｂの断面図に相当する。
図１２に示すように、ソース領域及びドレイン領域７２の端部は、ソース電極及びドレイ
ン電極７１ｃの端部の外側に位置することが分かる。また、バッファ層７３の端部はソー
ス電極及びドレイン電極７１ｃ及びソース領域及びドレイン領域７２の端部の外側に位置
する。また、ソース電極及びドレイン電極の一方はソース領域及びドレイン領域の他方を
囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の
面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トラン
ジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、
ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、
被覆率の低減及びリーク電流の発生を抑制することができる。なお、ソース電極またはド
レイン電極の一方は、ソース配線またはドレイン配線としても機能する。
また、微結晶半導体膜と重なっていないゲート配線側部の幅は、微結晶半導体膜と重なっ
ているゲート電極側部の幅よりも狭い。こうすることで画素部の開口率の向上を図ってい
る。また、微結晶半導体膜と重なっているゲート電極の側面の角度（テーパー角）は、微
結晶半導体膜と重なっていないゲート配線側面よりも小さい。こうすることで、上方に形
成される膜の被覆性を良好なものとしている。
また、画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを
含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイン
ジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したイ
ンジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成
物を用いて形成することができる。導電性組成物を用いて形成した画素電極７７は、シー
ト抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であること
が好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下
であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ここでは、画素電極７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜
した後、インジウム錫酸化物膜上にレジストを塗布する。次に、第５のフォトマスクを用
いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用
いてインジウム錫酸化物膜をエッチングして画素電極７７を形成する。
以上により表示装置に用いることが可能な素子基板を形成することができる。
本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４または実施
の形態５と自由に組み合わせることができる。
（実施の形態７）
本形態は基板を真空チャンバーに搬入する前に、水素または希ガスを導入してプラズマを
発生させて真空チャンバーの内壁に付着した気体（酸素及び窒素などの大気成分、若しく
は真空チャンバーのクリーニングに使用したエッチングガス）を除去した後、水素とシラ
ンガスと微量のフォスフィン（ＰＨ３）ガスを導入する例を示す。実施の形態２とは一部
工程が違うのみであるので、異なる工程のみを以下に詳細に図１５を用いて説明する。図
１５において、実施の形態２と同じ部分には同じ符号を用いる。
まず、実施の形態６と同様に多階調マスクを用いて基板３５０上にゲート電極を形成する
。ここでは、６００ｍｍ×７２０ｍｍのサイズの無アルカリガラス基板を用いる。また、
ここでは、大面積の基板を用いて表示画面が大きい表示装置を作製する例であるので、電
気抵抗の低いアルミニウムからなる第１の導電層３５１ａと、第１の導電層３５１ａより
も耐熱性の高いモリブデンからなる第２の導電層３５１ｂとを積層させたゲート電極とす
る。エッチング装置は、図１４に示すＥＣＣＰモードのエッチング装置を用いる。
次に、ゲート電極の上層である第２の導電層３５１ｂ上に、ゲート絶縁膜３５２を形成
する。液晶表示装置のスイッチング素子に用いる場合、交流駆動させるため、ゲート絶縁
膜３５２は、窒化珪素膜の単層のみとすることが望ましい。ここでは、ゲート絶縁膜３５
２として、単層の窒化珪素膜（誘電率７．０、厚さ３００ｎｍ）をプラズマＣＶＤ法によ
り形成する。ここまでの工程を終えた断面図が図１５（Ａ）に相当する。
次いで、ゲート絶縁膜の成膜後、大気に触れさせることなく基板を搬送し、ゲート絶縁膜
を成膜する真空チャンバーとは異なる真空チャンバーで微結晶半導体膜を成膜する。
基板を成膜装置の真空チャンバーに搬入する前に、水素または希ガスを導入してプラズマ
を発生させて真空チャンバーの内壁に付着した気体（酸素及び窒素などの大気成分、若し
くは真空チャンバーのクリーニングに使用したエッチングガス）を除去した後、水素とシ
ランガスと微量のフォスフィン（ＰＨ３）ガスを導入する。シランガスは、真空チャンバ
ー内の酸素、水分等と反応させることができる。微量のフォスフィンガスは、後に成膜さ
れる微結晶半導体膜中にリンを含ませることができる。
次いで、基板を真空チャンバーに搬入して、図１５（Ｂ）に示すように、シランガス及び
微量のフォスフィンガスに曝した後、微結晶半導体膜を成膜する。微結晶半導体膜は、代
表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈してプラズマ生成するこ
とで成膜することができる。シランガスの流量の１００倍を超え２０００倍以下の流量の
水素を用いて、リン及び水素を含む微結晶半導体膜３５３を形成することができる。微量
のフォスフィンガスに曝すことにより、結晶核発生を助長して微結晶半導体膜３５３を成
膜する。この微結晶半導体膜３５３は、リンの濃度がゲート絶縁膜界面から離れる距離の
増大に従って減少する濃度プロファイルを示す。
次いで、同じチャンバーで成膜条件を変更し、水素化珪素の流量の１倍以上１０倍以下、
更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質シリコンから
なるバッファ層５４を積層する。ここまでの工程を終えた断面図が図１５（Ｃ）に相当す
る。
次いで、バッファ層５４の成膜後、大気に触れさせることなく基板を搬送し、微結晶半導
体膜３５３及びバッファ層５４を成膜する真空チャンバーとは異なる真空チャンバーで一
導電型を付与する不純物が添加された半導体膜５５を成膜する。半導体膜５５の成膜以降
の工程は、実施の形態６と同一であるため、ここでは詳細な説明は省略する。
本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形
態５または実施の形態６と自由に組み合わせることができる。
（実施の形態８）
実施の形態２とは異なる薄膜トランジスタの作製方法について、図１６乃至図１８を用い
て説明する。ここでは、上記実施の形態６と比べフォトマスク数を削減することが可能な
プロセスを用いて薄膜トランジスタを作製する工程について示す。
実施の形態６に示した図９（Ａ）と同様に、基板５０上に導電膜を形成し、導電膜上にレ
ジストを塗布し、多階調マスクを用いたフォトリソグラフィ工程により形成したレジスト
マスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。ここでは図
示しないが、適宜、テーパー角が異なる側面を有するゲート電極またはゲート配線を形成
する。次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃを順に形成する
。
次に、第１の成膜条件で微結晶半導体膜５３を形成する。引き続き、同じチャンバーで第
２の成膜条件で成膜を行って、実施の形態６に示した図９（Ｃ）と同様に、微結晶半導体
膜５３を形成する。次に、実施の形態６に示した図９（Ｄ）と同様に、微結晶半導体膜５
３上に、バッファ層５４、一導電型を付与する不純物が添加された半導体膜５５を順に形
成する。
次に、一導電型を付与する不純物が添加された半導体膜５５上に導電膜６５ａ～６５ｃを
形成する。次に、図１６（Ａ）に示すように、導電膜６５ａ上にレジスト８０を塗布する
。
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは
、ポジ型レジストを用いて示す。
次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射し
て、レジスト８０を露光する。
多階調マスクを用いて露光した後、現像することで、図１６（Ｂ）に示すように、膜厚の
異なる領域を有するレジストマスク８１を形成することができる。
次に、レジストマスク８１をマスクとして、微結晶半導体膜５３、バッファ層５４、一導
電型を付与する不純物が添加された半導体膜５５、及び導電膜６５ａ～６５ｃをエッチン
グし分離する。この結果、図１７（Ａ）に示すような、微結晶半導体膜６１、バッファ層
６２、一導電型を付与する不純物が添加された半導体膜６３、及び導電膜８５ａ～８５ｃ
を形成することができる。
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚
さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する
領域）は除去され、図１７（Ａ）に示すように、分離されたレジストマスク８６を形成す
ることができる。
次に、レジストマスク８６を用いて、導電膜８５ａ～８５ｃをエッチングし分離する。こ
の結果、図１７（Ｂ）に示すような、一対のソース電極及びドレイン電極９２ａ～９２ｃ
を形成することができる。レジストマスク８６を用いて導電膜８５ａ～８５ｃをウエット
エッチングすると、導電膜８５ａ～８５ｃの端部が選択的にエッチングされる。この結果
、レジストマスク８６より面積の小さいソース電極及びドレイン電極９２ａ～９２ｃを形
成することができる。
次に、レジストマスク８６を用いて、一導電型を付与する不純物が添加された半導体膜
６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該
エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされ
たバッファ層をバッファ層８７と示す。なお、バッファ層８７には凹部が形成される。ソ
ース領域及びドレイン領域の形成工程と、バッファ層の窪み（溝）とを同一工程で形成す
ることができる。ここでは、バッファ層８７の一部が、レジストマスク８１と比較して面
積が縮小したレジストマスク８６で一部エッチングされたため、ソース領域及びドレイン
領域８８の外側にバッファ層８７が突出した形状となる。この後、レジストマスク８６を
除去する。また、ソース電極及びドレイン電極９２ａ～９２ｃの端部と、ソース領域及び
ドレイン領域８８の端部は一致せずずれており、ソース電極及びドレイン電極９２ａ～９
２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。
図１７（Ｃ）に示すように、ソース電極及びドレイン電極９２ａ～９２ｃの端部と、ソー
ス領域及びドレイン領域８８の端部は一致せずずれた形状となることで、ソース電極及び
ドレイン電極９２ａ～９２ｃの端部の距離が離れるため、ソース電極及びドレイン電極間
のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極９
２ａ～９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状で
あるため、ソース電極及びドレイン電極９２ａ～９２ｃ及びソース領域及びドレイン領域
８８の端部に電界が集中せず、ゲート電極５１と、ソース電極及びドレイン電極９２ａ～
９２ｃとの間でのリーク電流を防止することができる。
以上の工程により、薄膜トランジスタ８３を形成することができる。また、２枚のフォ
トマスクを用いて薄膜トランジスタを形成することができる。
次に、図１８（Ａ）に示すように、ソース電極及びドレイン電極９２ａ～９２ｃ、ソース
領域及びドレイン領域８８、バッファ層８７、微結晶半導体膜９０、及びゲート絶縁膜５
２ｃ上に絶縁膜７６を形成する。
次に、第３のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部を
エッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいてソー
ス電極またはドレイン電極７１ｃに接する画素電極７７を形成する。ここでは、画素電極
７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜した後、インジウム
錫酸化物膜上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光
及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてインジウム錫酸
化物膜をエッチングして画素電極７７を形成する。
以上により、多階調マスクを用いてマスク数を減らし、表示装置に用いることが可能な素
子基板を形成することができる。
本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形
態５、実施の形態６、または実施の形態７と自由に組み合わせることができる。
（実施の形態９）
本実施の形態では、多階調マスクを用いて保持容量を形成する工程と薄膜トランジスタと
画素電極のコンタクトを形成する工程について示す。なお、図１９において、実施の形態
６と同一の箇所は、実施の形態６と同じ符号を用いる。
実施の形態６に従って、絶縁膜７６を形成する工程まで終えた後、多階調マスクを用いて
深さの異なる開口を有する第１の層間絶縁膜８４ａを形成する。ここでは容量部となる容
量配線の側面の角度は、図１９（Ａ）に示すように、ゲート電極の側面の角度よりも大き
い。多階調マスクにより配線側面の角度を異ならせて配線幅を場所毎に制御することで画
素部の開口率を向上させている。この段階の断面図が図１９（Ａ）に相当する。
図１９（Ａ）に示すように、ソース電極またはドレイン電極７１ｃの上方に絶縁膜７６の
表面を露呈する第１の開口と、第１の導電層７８ａと第２の導電層７８ｂとの積層からな
る容量配線上に第１の開口よりも浅い深さの第２の開口が設けられる。なお、容量配線の
第１の導電層７８ａと第２の導電層７８ｂは、それぞれゲート電極の第１の導電層５１ａ
と第２の導電層５１ｂと同じ工程で形成される。
次いで、第１の層間絶縁膜８４ａをマスクとして絶縁膜７６の一部を選択的にエッチング
してソース電極またはドレイン電極７１ｃの一部を露呈させる。
次いで、第２の開口が拡大して絶縁膜７６の表面を露呈するまで第１の層間絶縁膜８４ａ
をアッシングする。同時に第１の開口も拡大するが、絶縁膜７６に形成した開口のサイズ
は変わらないため、段差が形成される。
次いで、画素電極７７を形成する。この段階の断面図が図１９（Ｃ）に相当する。アッシ
ングにより第１の層間絶縁膜は第２の層間絶縁膜８４ｂに縮小される。また、保持容量７
５は、誘電体として絶縁膜７６とゲート絶縁膜５２を用い、一対の電極として容量配線と
画素電極７７とを用いる。
こうして、多階調マスクを用いて少ない工程数で保持容量を形成することができる。
本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形
態５、実施の形態６、実施の形態７、または実施の形態８と自由に組み合わせることがで
きる。
（実施の形態１０）
本実施の形態では、表示装置の一形態として、実施の形態６で示す薄膜トランジスタを有
する液晶表示装置について、以下に示す。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である
。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が
垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域
（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマ
ルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設
計が考慮された液晶表示装置について説明する。
図２１及び図２２は、それぞれ画素電極及び対向電極を示している。なお、図２１は画
素電極が形成される基板側の平面図であり、図中に示す切断線Ａ－Ｂに対応する断面構造
を図２０に表している。また、図２２は対向電極が形成される基板側の平面図である。以
下の説明ではこれらの図を参照して説明する。
図２０は、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形
成された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせら
れ、液晶が注入された状態を示している。
対向基板６０１においてスペーサ６４２が形成される位置には、遮光膜６３２、第１の着
色膜６３４、第２の着色膜６３６、第３着色膜６３８、対向電極６４０が形成されている
。この構造により、液晶の配向を制御するための突起６４４とスペーサ６４２の高さを異
ならせている。画素電極６２４上には配向膜６４８が形成され、同様に対向電極６４０上
にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。
スペーサ６４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよ
い。さらには、スペーサ６４２を基板６００上に形成される画素電極６２４上に形成して
もよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３
０が形成される。画素電極６２４は、ＴＦＴ６２８、配線、及び保持容量部６３０を覆う
絶縁膜６２０、絶縁膜を覆う第３絶縁膜６２２をそれぞれ貫通するコンタクトホール６２
３で、配線６１８と接続する。また、多階調マスクを用いて、配線６１８とＴＦＴ６２８
のソース電極またはドレイン電極を選択的にエッチングし、配線６１８の側面角度は、Ｔ
ＦＴ６２８のソース電極またはドレイン電極の側面角度よりも大きくして開口率向上に寄
与している。ＴＦＴ６２８は実施の形態６で示す薄膜トランジスタを適宜用いることがで
きる。また、保持容量部６３０は、実施の形態２に従ってＴＦＴ６２８のゲート配線６０
２と同じ多階調マスクで形成した第１の容量配線６０４と、ゲート絶縁膜６０６と、配線
６１６、６１８と同様に形成した第２の容量配線６１７で構成される。また、第１の容量
配線６０４の側面角度は、ＴＦＴ６２８の配線６１６、６１８の側面角度よりも大きくし
て開口率向上に寄与している。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成さ
れている。
図２１に基板６００上の構造を示す。画素電極６２４は実施の形態６で示した材料を用い
て形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向
を制御するためのものである。
図２１に示すＴＦＴ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、
それぞれＴＦＴ６２８、画素電極６２４及び保持容量部６３０と同様に形成することがで
きる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶パネルの
画素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電極
６２４と画素電極６２６はサブピクセルである。
図２２に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている
。対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対
向電極６４０上には液晶の配向を制御する突起６４４が形成されている。また、遮光膜６
３２の位置に合わせてスペーサ６４２が形成されている。
この画素構造の等価回路を図２３に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート
配線６０２、配線６１６と接続している。この場合、第１の容量配線６０４と第３の容量
配線６０５の電位を異ならせることで、液層素子６５１と液晶素子６５２の動作を異なら
せることができる。すなわち、第１の容量配線６０４と第３の容量配線６０５の電位を個
別に制御することにより液晶の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍に
は電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起
６４４とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の
配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、
マルチドメイン化して液晶パネルの視野角を広げている。
上述では、ＶＡ型の液晶表示装置の一例を示したが図２１に示す画素電極構造に特に限定
されない。
次に、ＴＮ型の液晶表示装置の形態について示す。
図２４と図２５は、ＴＮ型の液晶表示装置の画素構造を示している。図２５は平面図で
あり、図中に示す切断線Ａ－Ｂに対応する断面構造を図２４に表している。以下の説明で
はこの両図を参照して説明する。なお、図２４及び図２５において、図２０と同じ部位に
は同じ符号を用いる。
画素電極６２４はコンタクトホール６２３により、配線６１８でＴＦＴ６２８と接続し
ている。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６
２８は実施の形態２に示すＴＦＴのいずれかを適用することができる。
画素電極６２４は、実施の形態２で示す画素電極７７を用いて形成されている。
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成され
ている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され
、液晶の配向乱れを防いでいる。液晶層６５０は画素電極６２４と対向電極６４０の間に
形成されている。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成さ
れている。
また、基板６００または対向基板６０１にカラーフィルタや、ディスクリネーションを
防ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、基板６０
０の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基
板６０１の対向電極６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく
。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置
は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているた
め、コントラストが高く、視認性の高い液晶表示装置である。また、多階調マスクを用い
て、配線の側面角度を場所毎に調節することで、開口率の高い液晶表示装置を実現してい
る。また、多階調マスクを用いて、配線の側面角度を場所毎に調節することで、配線端部
の上方での断線や、短絡不良を低減している。
また、本発明は横電界方式の液晶表示装置に応用することもできる。横電界方式は、セル
内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式で
ある。この方式によれば、視野角を約１８０度にまで広げることができる。
本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形
態５、実施の形態６、実施の形態７、実施の形態８、または実施の形態９と自由に組み合
わせることができる。
（実施の形態１１）
本発明の液晶表示装置の一形態である表示パネルの構成について、以下に示す。
図２６（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成さ
れた画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線
駆動回路６０１４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結
晶半導体膜を用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線
駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆
動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半
導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを
用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走
査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介し
て供給される。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良
い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が
形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにして
も良い。図２６（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に
形成された画素部６０２２及び走査線駆動回路６０２４と接続している液晶表示装置パネ
ルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜を用い
た薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介
して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、
走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介
して供給される。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用
いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部
と電気的に接続するようにしても良い。図２６（Ｃ）に、信号線駆動回路が有するアナロ
グスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１
上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成
して貼り合わせる液晶表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路
６０３４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回
路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続
されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それ
ぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
図２６に示すように、液晶表示装置は、駆動回路の一部または全部を、画素部と同じ基
板上に、微結晶半導体膜を用いた薄膜トランジスタを用いて形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方
法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続す
る位置は、電気的な接続が可能であるならば、図２６に示した位置に限定されない。また
、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本実施の形態で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみ
を有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レ
ベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタと
アナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコー
ダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代
わりにラッチ等を用いても良い。
本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形
態５、実施の形態６、実施の形態７、実施の形態８、実施の形態９または実施の形態１０
と自由に組み合わせることができる。
（実施の形態１２）
本発明の表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図２７を
用いて説明する。図２７（Ａ）は、第１の基板４００１上に形成された微結晶半導体膜を
有する薄膜トランジスタ４０１０及び液晶素子４０１３を、第２の基板４００６との間に
シール材４００５によって封止した、パネルの上面図であり、図２７（Ｂ）は、図２７（
Ａ）のＡ－Ａ’における断面図相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲
むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動
回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走
査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００
６とによって、液晶４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶
半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では
、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４０
０１に貼り合わせる例について説明するが、単結晶半導体を用いた薄膜トランジスタで信
号線駆動回路を形成し、貼り合わせるようにしても良い。図２７では、信号線駆動回路４
００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図２７（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０とを例示している。薄膜トランジスタ４０１０は微結晶半導体膜
を用いた薄膜トランジスタに相当する。
また４０１１は液晶素子に相当し、液晶素子４０１３が有する画素電極４０３０は、薄
膜トランジスタ４０１０と配線４０４１を介して電気的に接続されている。そして液晶素
子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０
３０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相
当する。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的には
ステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとして
は、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、Ｐ
ＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂
フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエス
テルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０３１との間の
距離（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチン
グすることで得られるスペーサを用いていても良い。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部
４００２に与えられる各種信号及び電位は、引き回し配線４０１４、４０１５を介して、
ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１６が、液晶素子４０１３が有する画素電極４０３０
と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０
４１と同じ導電膜で形成されている。実施の形態１に示すように、多階調マスクを用いる
ことによって、引き回し配線４０１４、４０１５の側面の角度は、配線４０４１よりも大
きい。隣り合う引き回し配線間で短絡が生じないように両側面の垂直に加工することは効
果的である。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して
電気的に接続されている。
なお図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、
更にカラーフィルタや遮蔽膜を有していても良い。
また図２７では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装し
ている例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別
途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを
別途形成して実装しても良い。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能で
ある。
（実施の形態１３）
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置モジュール
に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施
できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウン
トディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カー
ステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話ま
たは電子書籍等）などが挙げられる。それらの一例を図２８に示す。
図２８（Ａ）はテレビジョン装置である。表示モジュールを、図２８（Ａ）に示すよう
に、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付
けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２０
０３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備え
られている。このように、テレビジョン装置を完成させることができる。
図２８（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２
が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４
を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から
受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもで
きる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作
機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する
表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用
パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成
において、主画面２００３を視野角の優れた液晶表示パネルで形成し、サブ画面２００８
を低消費電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先
させるためには、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネル
で形成し、サブ画面は点滅可能とする構成としても良い。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の
表示媒体としても様々な用途に適用することができる。
図２８（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表
示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては
、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。
また、図２８（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等
を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより
、量産性を高めることができる。
１０１：基板
１０２：ゲート絶縁膜
１０３：第１の導電層
１０６：ソース領域及びドレイン領域
１０７ａ：第１の配線層
１０７ｂ：第２の配線層
１０８：ソース領域及びドレイン領域
１０９：ソース電極またはドレイン電極
１１０：ソース電極またはドレイン電極
１１１：絶縁膜
１１２：画素電極
１１３：接続電極
１１６：第１の接続電極
１１７：第２の接続電極
１１８：画素電極
１１９：第３の接続電極

Claims (2)

  1. 第１のトランジスタと、第２のトランジスタと、第１の液晶素子と、第２の液晶素子と、第１の容量素子と、第２の容量素子と、を有し、
    前記第１のトランジスタのゲート電極は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、第２の配線と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第１の液晶素子と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第１の容量素子の第１の電極と電気的に接続され、
    前記第１の容量素子の第２の電極は、第３の配線と電気的に接続され、
    前記第２のトランジスタのゲート電極は、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第２の配線と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第２の液晶素子と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第２の容量素子の第１の電極と電気的に接続され、
    前記第２の容量素子の第２の電極は、第４の配線と電気的に接続され、
    前記第１のトランジスタが有する半導体層は、第１の膜と、前記第１の膜上の第２の膜と、前記第２の膜上の第３の膜と、を有し、
    前記第３の膜は、ソース領域またはドレイン領域としての機能を有し、
    前記第２の膜の上部は、前記第３の膜と一致した第１の端部を有し、
    前記第２の膜の下部は、前記第１の端部よりも水平方向に突出した領域を有し、
    前記第２の膜は、前記第１のトランジスタのソース電極と前記第１のトランジスタのドレイン電極との間に凹部を有し、
    前記第１の膜は、凹部を有さず、
    前記第１のトランジスタのソース電極またはドレイン電極としての機能を有する第２の導電層は、前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と重なり、かつ、前記半導体層上方に位置する第１の領域と、前記第１の導電層と重ならない第２の領域と、を有し、
    前記第１の領域における前記第２の導電層の側面は、前記第２の領域における前記第２の導電層の側面よりもテーパ角が小さい表示装置。
  2. 第１のトランジスタと、第２のトランジスタと、第１の液晶素子と、第２の液晶素子と、第１の容量素子と、第２の容量素子と、を有し、
    前記第１のトランジスタのゲート電極は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の一方は、第２の配線と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第１の液晶素子と電気的に接続され、
    前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第１の容量素子の第１の電極と電気的に接続され、
    前記第１の容量素子の第２の電極は、第３の配線と電気的に接続され、
    前記第２のトランジスタのゲート電極は、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第２の配線と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第２の液晶素子と電気的に接続され、
    前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第２の容量素子の第１の電極と電気的に接続され、
    前記第２の容量素子の第２の電極は、第４の配線と電気的に接続され、
    前記第１のトランジスタが有する半導体層は、第１の膜と、前記第１の膜上の第２の膜と、前記第２の膜上の第３の膜と、を有し、
    前記第３の膜は、ソース領域またはドレイン領域としての機能を有し、
    前記第２の膜の上部は、前記第３の膜と一致した第１の端部を有し、
    前記第２の膜の下部は、前記第１の端部よりも水平方向に突出した領域を有し、
    前記第２の膜は、前記第１のトランジスタのソース電極と前記第１のトランジスタのドレイン電極との間に凹部を有し、
    前記第１の膜は、凹部を有さず、
    前記第１のトランジスタのソース電極またはドレイン電極としての機能を有する第２の導電層は、前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と重なり、かつ、前記半導体層上方に位置する第１の領域と、前記第１の導電層と重ならない第２の領域と、を有し、
    前記第１の領域における前記第２の導電層の側面は、前記第２の領域における前記第２の導電層の側面よりもテーパ角が小さく、
    前記第１の導電層は、前記半導体層全体と重なる領域を有する表示装置。
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