KR101987384B1 - 표시장치 - Google Patents

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Abstract

본 발명은 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 표시장치는 화소들이 형성되는 표시 영역에 형성되는 제1 내지 제n(n은 2 이상의 자연수) 데이터 라인들과, 상기 표시 영역을 제외한 비표시 영역에 형성되고 상기 제1 내지 제n 데이터 라인들과 일대일로 접속되는 제1 내지 제n 데이터 링크 라인들과, 상기 비표시 영역에서 상기 제1 내지 제n 데이터 링크 라인들과 일대일로 접속되는 제1 내지 제n 데이터 패드들을 포함하는 표시패널을 구비하고, 제1 내지 제n 데이터 링크 라인들 중 적어도 어느 하나는 그를 관통하는 홀을 포함하는 것을 특징으로 한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다.
도 1은 평판표시장치의 일 부분을 보여주는 일 예시도면이다. 도 1을 참조하면, 평판표시장치는 표시패널(DIS), 게이트 드라이브 IC, 및 소스 드라이브 IC 등을 포함한다. 표시패널(DIS)은 게이트 라인들(GL1~GLm), 데이터 라인들(DL1~DLn), 및 매트릭스 형태로 배치되는 화소(P)들을 포함한다. 표시패널(DIS)의 화소(P)들 각각은 게이트 드라이브 집적회로(integrated circuit, IC)로부터 게이트 라인들(GL1~GLm)에 공급되는 게이트 신호들에 응답하여 소스 드라이브 IC로부터 데이터 라인들(DL1~DLn)에 공급되는 데이터 전압들을 공급받음으로써 화상을 표시한다.
소스 드라이브 IC는 데이터 패드들(DP1~DPn)을 통해 데이터 링크 라인들(DLL1~DLLn)과 접속되며, 데이터 라인들(DL1~DLn)은 데이터 링크 라인들(DLL1~DLLn)과 접속된다. 즉, 데이터 링크 라인들(DLL1~DLLn)은 데이터 패드들(DP1~DPn)과 데이터 라인들(DL1~DLn) 사이에 접속되며, 소스 드라이브 IC로부터의 데이터 전압들은 데이터 링크 라인들(DLL1~DLLn)을 통해 데이터 라인들(DL1~DLn)에 공급된다. 데이터 링크 라인들(DLL1~DLLn)은 표시패널(DIS)의 비표시영역(NAA)에 형성되고, 데이터 라인들(DL1~DLn)은 표시패널(DIS)의 표시영역(AA)에 형성된다.
게이트 드라이브 IC는 게이트 패드들(GP1~GPn)을 통해 게이트 링크 라인들(GLL1~GLLm)과 접속되며, 게이트 라인들(GL1~GLm)은 게이트 링크 라인들(GLL1~GLLm)과 접속된다. 즉, 게이트 링크 라인들(GLL1~GLLm)은 게이트 패드들(GP1~GPn)과 게이트 라인들(GL1~GLm) 사이에 접속되며, 게이트 드라이브 IC로부터의 게이트 신호들은 게이트 링크 라인들(GLL1~GLLm)을 통해 게이트 라인들(GL1~GLm)에 공급된다. 게이트 링크 라인들(GLL1~GLLm)은 표시패널(DIS)의 비표시영역(NAA)에 형성되고, 게이트 라인들(GL1~GLm)은 표시패널(DIS)의 표시영역(AA)에 형성된다.
일반적으로 소스 드라이브 IC가 표시패널(DIS)보다 작게 설계되므로, 데이터 패드들(DP1~DPn)의 간격은 데이터 라인들(DL1~DLn)의 간격보다 짧게 설계된다. 이로 인해, 데이터 링크 라인들(DLL1~DLLn)의 길이는 도 1과 같이 서로 다르게 설계된다. 데이터 링크 라인의 저항은 배선 길이에 비례하고 배선의 단면적에 반비례하므로, 데이터 링크 라인의 저항은 데이터 링크 라인의 길이에 따라 달라진다. 즉, 데이터 링크 라인들(DLL1~DLLn) 간에 저항 차이가 발생한다. 데이터 링크 라인들(DLL1~DLLn) 간의 저항 차이로 인해, 소스 드라이브 IC가 동일한 데이터 전압들을 공급하더라도, 데이터 라인들(DL1~DLn)에 공급되는 데이터 전압들에도 차이가 발생하게 된다. 한편, 게이트 링크 라인들도 위에서 설명한 데이터 링크 라인들과 마찬가지로 게이트 링크 라인들 간의 저항 차이를 줄이기 어려운 문제점이 있다.
본 발명은 링크 라인들 간의 저항 차이를 최소화할 수 있는 표시장치를 제공한다.
본 발명의 실시 예에 따른 표시장치는 화소들이 형성되는 표시 영역에 형성되는 제1 내지 제n(n은 2 이상의 자연수) 데이터 라인들과, 상기 표시 영역을 제외한 비표시 영역에 형성되고 상기 제1 내지 제n 데이터 라인들과 일대일로 접속되는 제1 내지 제n 데이터 링크 라인들과, 상기 비표시 영역에서 상기 제1 내지 제n 데이터 링크 라인들과 일대일로 접속되는 제1 내지 제n 데이터 패드들을 포함하는 표시패널을 구비하고, 제1 내지 제n 데이터 링크 라인들 중 적어도 어느 하나는 그를 관통하는 홀을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시 예에 따른 표시장치는 화소들이 형성되는 표시 영역에 형성되는 제1 내지 제n(n은 2 이상의 자연수) 데이터 라인들과, 상기 표시 영역을 제외한 비표시 영역에 형성되고 상기 제1 내지 제n 데이터 라인들과 일대일로 접속되는 제1 내지 제n 데이터 링크 라인들과, 상기 비표시 영역에서 상기 제1 내지 제n 데이터 링크 라인들과 일대일로 접속되는 제1 내지 제n 데이터 패드들을 포함하는 표시패널을 구비하고, 제1 내지 제n 데이터 링크 라인들 중 적어도 어느 하나는, 제1 금속 패턴과 제2 금속 패턴; 및 상기 제1 및 제2 금속 패턴을 노출시키는 콘택홀; 및 상기 콘택홀을 통해 제1 및 상기 제2 금속 패턴과 접속되는 제3 금속 패턴을 포함하는 것을 특징으로 한다.
본 발명은 제i 내지 제k 데이터 링크 라인들에 형성된 홀의 폭, 홀의 개수, 콘택홀들의 개수, 및/또는 콘택홀들의 크기를 변경함으로써, 제1 내지 제n 데이터 링크 라인들의 저항을 균일하게 설계할 수 있다. 그 결과, 본 발명은 링크 라인들 간의 저항 차이를 최소화할 수 있다.
도 1은 평판표시장치의 일 예를 보여주는 블록도.
도 2는 본 발명의 실시 예에 따른 표시패널, 게이트 드라이브 IC, 및 소스 드라이브 IC를 개략적으로 보여주는 도면.
도 3은 도 2의 A 부분을 상세히 보여주는 일 예시도면.
도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 제i 데이터 링크 라인과 제k 데이터 링크 라인을 상세히 보여주는 일 예시도면들.
도 5a 및 도 5b는 본 발명의 제2 실시 예에 따른 제i 데이터 링크 라인과 제k 데이터 링크 라인을 상세히 보여주는 일 예시도면들.
도 6a 및 도 6b는 본 발명의 제3 실시 예에 따른 제i 데이터 링크 라인과 제k 데이터 링크 라인을 상세히 보여주는 일 예시도면들.
도 7은 도 6a의 I-I'의 일 예를 보여주는 단면도.
도 8은 도 6a의 I-I'의 또 다른 예를 보여주는 단면도.
도 9a 및 도 9b는 본 발명의 제4 실시 예에 따른 제i 데이터 링크 라인과 제k 데이터 링크 라인을 상세히 보여주는 일 예시도면들.
도 10은 도 9a의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도.
도 11은 도 9a의 Ⅱ-Ⅱ'의 또 다른 예를 보여주는 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 2는 본 발명의 실시 예에 따른 표시패널, 게이트 드라이브 IC, 및 소스 드라이브 IC를 개략적으로 보여주는 도면이다. 특히, 도 2에는 표시패널(DIS)의 하부 기판(SUB)이 나타나 있다. 도 2를 참조하면, 본 발명의 실시 예에 따른 표시장치는 표시패널(DIS), 게이트 드라이브 집적회로(integrated circuit, IC)(10), 소스 드라이브 IC(20) 등을 포함한다. 본 발명은 아래의 실시예에서 표시장치가 액정표시소자로 구현된 것을 중심으로 예시하였지만, 이에 한정되지 않는 것에 주의하여야 한다. 본 발명의 실시 예에 따른 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다.
표시패널(DIS)은 액정층을 사이에 두고 대향하는 상부기판과 하부기판을 포함한다. 표시패널(DIS)은 화소들을 포함하여 화상을 표시하는 표시 영역(AA)과 표시 영역 이외의 비표시 영역(NAA)으로 구분된다. 표시패널(DIS)은 표시 영역(AA)에서 데이터 라인들(DL1~DLn)과 게이트 라인들(GL1~GLm)의 교차 구조에 의해 매트릭스 형태로 배열되는 화소들을 이용하여 화상을 표시한다. 표시패널(DIS)의 표시 영역(AA)에는 데이터 라인들(DL1~DLn), 게이트 라인들(GL1~GLm), TFT(Thin Film Transistor)들, TFT에 접속된 화소 전극, 및 화소 전극에 접속된 스토리지 커패시터(Storage Capacitor) 등이 형성될 수 있다. 화소들 각각은 TFT를 통해 데이터 전압이 충전되는 화소 전극과 공통전압이 인가되는 공통전극의 전압 차에 의해 액정층의 액정을 구동시켜 빛의 투과량을 조정함으로써 화상을 표시한다.
비표시 영역(NAA)에는 데이터 라인들(DL1~DLn)과 일대일로 접속되는 데이터 링크 라인들(DLL1~DLLn), 데이터 링크 라인들(DLL1~DLLn)과 일대일로 접속되는 데이터 패드들(DP1~DPn)이 형성된다. 즉, 데이터 링크 라인들(DLL1~DLLn)은 데이터 패드들(DP1~DPn)을 통해 소스 드라이브 IC(20)에 접속된다. 게이트 라인들(GL1~GLm)과 일대일로 접속되는 게이트 링크 라인들(GLL1~GLLm), 게이트 링크 라인들(GLL1~GLLm)과 일대일로 접속되는 게이트 패드들(GP1~GPm)이 형성된다. 즉, 게이트 링크 라인들(GLL1~GLLm)은 게이트 패드들(GP1~GPm)을 통해 게이트 드라이브 IC(10)에 접속된다.
표시패널(DIS)의 상부기판에는 블랙매트릭스와 컬러필터가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부기판에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 화소전극과 함께 하부기판에 형성된다. 본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 표시패널의 상부기판과 하부기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
표시패널(DIS)이 액정표시패널로 구현되는 경우, 표시패널(DIS)의 아래에는 표시패널(DIS)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
소스 드라이브 IC(20)는 도 2와 같이 TCP(Tape Carrier Package, 25) 상에 실장되고, TAB(Tape Automated Bonding) 공정에 의해 표시패널(DIS)의 하부기판에 접합되어 데이터 패드들(DP1~DPn)에 접속될 수 있다. 또는, 소스 드라이브 IC(20)는 COG(Chip On Glass) 공정에 의해 표시패널(DIS)의 하부기판에 접착되어 데이터 패드들(DP1~DPn)에 접속될 수도 있다.
소스 드라이브 IC(20)는 타이밍 콘트롤러로부터 디지털 비디오 데이터와 소스 타이밍 제어신호를 입력받는다. 소스 드라이브 IC(20)는 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 데이터 전압들로 변환한다. 소스 드라이브 IC(20)는 데이터 패드들(DP1~DPn)을 통해 데이터 링크 라인들(DLL1~DLLn)에 접속되므로, 소스 드라이브 IC(20)로부터의 데이터 전압들은 데이터 링크 라인들(DLL1~DLLn)을 거쳐 데이터 라인들(DL1~DLn)에 공급된다.
게이트 드라이브 IC(10)는 도 2와 같이 TCP(15) 상에 실장되고, TAB 공정에 의해 표시패널(DIS)의 하부기판에 접합되어 게이트 패드들(GP1~GPm)에 접속될 수 있다. 또는, 게이트 드라이브 IC(10)는 GIP(Gate In Panel) 공정에 의해 화소들과 동시에 하부기판에 직접 형성될 수 있다.
게이트 드라이브 IC(10)는 타이밍 콘트롤러로부터 게이트 타이밍 제어신호를 입력받는다. 게이트 드라이브 IC(10)는 게이트 타이밍 제어신호에 응답하여 표시패널(DIS)의 게이트 라인들에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급한다. 게이트 드라이브 IC(10)는 게이트 패드들(GP1~GPm)을 통해 게이트 링크 라인들(GLL1~GLLm)에 접속되므로, 게이트 드라이브 IC(10)로부터의 게이트 펄스는 게이트 링크 라인들(GLL1~GLLm)을 거쳐 게이트 라인들(GL1~GLm)에 공급된다.
타이밍 콘트롤러는 외부의 시스템 보드로부터 디지털 비디오 데이터와 수직동기신호, 수평동기신호, 데이터 인에이블 신호, 및 도트 클럭과 같은 타이밍 신호들을 입력받는다. 타이밍 콘트롤러는 디지털 비디오 데이터와 타이밍 신호들에 기초하여 소스 드라이브 IC(20)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 게이트 드라이브 IC(10)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러는 디지털 비디오 데이터와 소스 타이밍 제어신호를 소스 드라이브 IC(20)에 공급한다. 타이밍 콘트롤러는 게이트 타이밍 제어신호를 게이트 드라이브 IC(10)에 공급한다. 타이밍 콘트롤러는 콘트롤 PCB 상에 실장될 수 있으며, 콘트롤 PCB는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판을 통해 소스 드라이브 IC(20)가 실장된 TCP(25)에 접속되는 소스 PCB와 연결될 수 있다.
도 3은 도 2의 A 부분을 상세히 보여주는 일 예시도면이다. 도 3에는 표시패널(DIS)의 하부 기판(SUB)의 A 부분에 형성된 제1 내지 제n/2(n은 2 이상의 자연수) 데이터 패드들(DP1~DPn/2)과 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)이 상세히 나타나 있다.
도 3을 참조하면, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)은 일측에서 제1 내지 제n/2 데이터 패드들(DP1~DPn/2)과 일대일로 접속된다. 또한, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 타측에서 제1 내지 제n/2 데이터 라인들(DL1~DLn/2)과 일대일로 접속된다. 제1 내지 제n/2 데이터 라인들(DL1~DLn/2)은 표시 영역(AA)에 형성되고, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)과 제1 내지 제n/2 데이터 패드들(DP1~DPn)은 비표시 영역에 형성된다.
또한, 제1 내지 제n/2 데이터 패드들(DP1~DPn/2)은 도 2와 같이 소스 드라이브 IC(20)와 접속된다. 제1 데이터 링크 라인(DLL1)에 접속되는 제1 데이터 패드(DP1)는 소스 드라이브 IC(20)의 일측 가장자리에 접속되고, 제n/2 데이터 링크 라인(DLLn/2)에 접속되는 제n/2 데이터 패드(DPn/2)는 소스 드라이브 IC(20)의 중앙부에 접속되며, 제n 데이터 링크 라인(DLLn)에 접속되는 제n 데이터 패드(DPn)는 소스 드라이브 IC(20)의 타측 가장자리에 접속된다.
제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)은 제1 데이터 링크 라인(DLL1)으로부터 제n/2 데이터 링크 라인(DLLn/2)으로 갈수록 배선의 길이가 짧아진다. 배선 저항은 배선 길이에 비례하고 배선의 단면적에 반비례하므로, 제1 데이터 링크 라인(DLL1)의 저항이 가장 크고, 제n/2 데이터 링크 라인(DLLn/2)의 저항이 가장 작다. 즉, 제1 내지 제n 데이터 링크 라인들은 데이터 링크 라인의 위치에 따라 저항이 달라지는 문제가 발생한다.
이 경우, 소스 드라이브 IC(20)가 제1 내지 제n/2 데이터 패드들(DP1~DPn/2)을 통해 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)에 동일한 데이터 전압들을 공급하더라도, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 간의 저항 차이로 인하여 제1 내지 제n/2 데이터 라인들(DL1~DLn/2)에 공급되는 데이터 전압들사이에도 차이가 발생한다. 결국, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)에 동일한 데이터 전압들을 공급하는 경우, 제1 내지 제n/2 데이터 라인들(DL1~DLn/2)에 접속된 화소들은 동일한 계조(gray scale level)를 표현하여야 함에도, 제1 내지 제n/2 데이터 라인들(DL1~DLn/2)의 위치에 따라 표현되는 계조가 달라지는 문제점이 있다.
또한, 제n/2 내지 제n 데이터 링크 라인들도 위에서 설명한 바와 같이 데이터 링크 라인의 위치에 따라 저항이 달라지는 문제가 발생할 수 있다. 결국, 제1 내지 제n 데이터 링크 라인들(DLL1~DLLn)의 저항 차이로 인한 문제점을 해결하기 위한 본 발명의 제1 내지 제4 실시 예들은 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 및 도 6b, 및 도 9a 및 도 9b들을 결부하여 상세히 설명한다.
한편, 도 3에 도시된 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)은 "올려따기 방식"으로 형성된 것을 중심으로 설명하였다. "올려따기 방식"은 제n/2 데이터 링크 라인(DLLn/2)으로부터 제1 데이터 링크 라인(DLL1)으로 갈수록 인접한 데이터 링크 라인들 간의 간격이 넓어지도록 설계하는 방식을 의미한다. "올려따기 방식"의 경우, 제n/2 데이터 링크 라인(DLLn/2)으로부터 제1 데이터 링크 라인(DLL1)으로 갈수록 데이터 라인들과 나란하게 형성되는 영역(PA)이 넓어지는 것을 특징으로 한다. "올려따기 방식"의 경우, 본 발명의 제1 내지 제4 실시 예들은 제1 내지 제n 데이터 링크 라인들(DLL1~DLLn)이 제1 내지 제n 데이터 라인들(DL1~DLn)과 나란하게 형성되는 영역(PA)에 적용될 수 있을 것이다. "올려따기 방식"은 국내공개특허공보 제10-2009-0073771호에 상세하게 설명되어 있으니 이를 참조하기를 바란다. 또한, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)은 "올려따기 방식"으로 형성되는 것에 한정되지 아니하며, 다른 어떠한 방식(예를 들어, 도 1에 도시된 종래 기술과 같은 방식)으로도 형성될 수 있음에 주의하여야 한다.
도 4a 및 도 4b는 본 발명의 제1 실시 예에 따른 제1 데이터 링크 라인, 제i 데이터 링크 라인, 및 제k 데이터 링크 라인을 상세히 보여주는 일 예시도면들이다. 도 4a에는 제i(i는 1≤i＜n/2을 만족하는 자연수) 데이터 링크 라인(DLLi)이 나타나 있으며, 도 4b에는 제k(k는 i＜k≤n/2을 만족하는 자연수) 데이터 링크 라인(DLLk)이 나타나 있다. 제i 데이터 링크 라인(DLLi)은 제1 내지 제n/2-1 데이터 링크 라인들(DLL1~DLLn/2-1) 중 어느 하나를 지시하고, 제k 데이터 링크 라인(DLLk)은 제i 내지 제n/2 데이터 링크 라인들(DLLi~DLLn/2) 중 어느 하나를 지시한다. 제i 데이터 링크 라인(DLLi)는 일측에서 제i 데이터 패드(DPi)와 접속되고, 타측에서 제i 데이터 라인(DLi)과 접속된다. 제k 데이터 링크 라인(DLLk)는 일측에서 제k 데이터 패드(DPk)와 접속되고, 타측에서 제k 데이터 라인(DLk)과 접속된다. 제1 내지 제n 데이터 링크 라인들(DLL1~DLLn)은 게이트 금속 패턴, 소스 드레인 금속 패턴, 또는 투명전극패턴 중 어느 하나로 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 중 적어도 어느 하나는 그를 관통하는 홀(H1, H2)을 포함한다. 홀(H1, H2)은 슬릿 형태로 데이터 링크 라인의 길이 방향(y축 방향)으로 길게 형성될 수 있다. 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 각각은 동일한 폭(WD)을 갖도록 설계될 수 있다. 제i 데이터 링크 라인(DLLi)의 홀(H1)의 폭(W1)은 제k 데이터 링크 라인(DLLk)의 홀(H2)의 폭(W2)보다 좁게 설계될 수 있다. 이로 인해, 제i 데이터 링크 라인(DLLi)의 단면적은 제k 데이터 링크 라인(DLLk)의 단면적보다 넓다. 즉, 본 발명의 제1 실시 예에서 제i 데이터 링크 라인(DLLi)의 길이는 제k 데이터 링크 라인(DLLk)의 길이보다 길기 때문에, 제i 데이터 링크 라인(DLLi)의 단면적은 제k 데이터 링크 라인(DLLk)의 단면적보다 크게 설계된다.
결국, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk)은 제i 데이터 링크 라인(DLLi)으로부터 제k 데이터 링크 라인(DLLk)으로 갈수록 배선 길이가 짧아지는 만큼 홀의 폭을 넓게 형성하여 배선의 단면적을 작게 한다. 그 결과, 본 발명의 제1 실시 예는 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)의 저항을 균일하게 설계할 수 있다. 또한, 제p(p는 n/2≤p＜n을 만족하는 자연수) 내지 제q(q는 p＜q≤n을 만족하는 자연수) 데이터 링크 라인들(DLLp~DLLq)은 제p 데이터 링크 라인(DLLp)으로부터 제q 데이터 링크 라인(DLLq)으로 갈수록 배선 길이가 늘어나는 만큼 홀의 폭을 좁게 형성하여 배선의 단면적을 크게 한다. 그 결과, 본 발명의 제1 실시 예는 제n/2 내지 제n 데이터 링크 라인들(DLLn/2~DLLn)의 저항을 균일하게 설계할 수 있다. 즉, 본 발명의 제1 실시 예는 제1 내지 제n 데이터 링크 라인들(DLL1~DLLn) 간의 저항 차이를 최소화할 수 있다.
도 5a 및 도 5b는 본 발명의 제2 실시 예에 따른 제1 데이터 링크 라인, 제p 데이터 링크 라인, 및 제n/2 데이터 링크 라인을 상세히 보여주는 일 예시도면들이다. 도 5a에는 제i(i는 1≤i＜n/2을 만족하는 자연수) 데이터 링크 라인(DLLi)이 나타나 있으며, 도 5b에는 제k(k는 i＜k≤n/2을 만족하는 자연수) 데이터 링크 라인(DLLk)이 나타나 있다. 제i 데이터 링크 라인(DLLi)은 제1 내지 제n/2-1 데이터 링크 라인들(DLL1~DLLn/2-1) 중 어느 하나를 지시하고, 제k 데이터 링크 라인(DLLk)은 제i 내지 제n/2 데이터 링크 라인들(DLLi~DLLn/2) 중 어느 하나를 지시한다. 제i 데이터 링크 라인(DLLi)는 일측에서 제i 데이터 패드(DPi)와 접속되고, 타측에서 제i 데이터 라인(DLi)과 접속된다. 제k 데이터 링크 라인(DLLk)는 일측에서 제k 데이터 패드(DPk)와 접속되고, 타측에서 제k 데이터 라인(DLk)과 접속된다. 제1 내지 제n 데이터 링크 라인들(DLL1~DLLn)은 게이트 금속 패턴, 소스 드레인 금속 패턴, 또는 투명전극패턴 중 어느 하나로 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 중 적어도 어느 하나는 그를 관통하는 홀(H1, H2)을 포함한다. 홀(H1, H2)은 슬릿 형태로 데이터 링크 라인의 길이 방향(y축 방향)으로 길게 형성될 수 있다. 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 각각은 동일한 폭(WD)을 갖도록 설계될 수 있다. 제i 데이터 링크 라인(DLLi)의 홀(H1)의 개수는 제k 데이터 링크 라인(DLLk)의 홀(H2)의 개수보다 적게 설계될 수 있다. 이때, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk)에 형성되는 홀들(H1, H2)의 폭(W1, W2)은 실질적으로 동일하게 형성될 수 있다. 이로 인해, 제i 데이터 링크 라인(DLLi)의 단면적은 제k 데이터 링크 라인(DLLk)의 단면적보다 넓다. 즉, 본 발명의 제2 실시 예에서 제i 데이터 링크 라인(DLLi)의 길이는 제k 데이터 링크 라인(DLLk)의 길이보다 길기 때문에, 제i 데이터 링크 라인(DLLi)의 단면적은 제k 데이터 링크 라인(DLLk)의 단면적보다 크게 설계된다.
결국, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk)은 제i 데이터 링크 라인(DLLi)으로부터 제k 데이터 링크 라인(DLLk)으로 갈수록 배선 길이가 짧아지는 만큼 홀의 개수를 많이 형성하여 배선의 단면적을 작게 한다. 그 결과, 본 발명의 제2 실시 예는 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)의 저항을 균일하게 설계할 수 있다. 또한, 제p(p는 n/2≤p＜n을 만족하는 자연수) 내지 제q(q는 p＜q≤n을 만족하는 자연수) 데이터 링크 라인들(DLLp~DLLq)은 제p 데이터 링크 라인(DLLp)으로부터 제q 데이터 링크 라인(DLLq)으로 갈수록 배선 길이가 늘어나는 만큼 홀의 개수를 적게 형성하여 배선의 단면적을 크게 한다. 그 결과, 본 발명의 제2 실시 예는 제n/2 내지 제n 데이터 링크 라인들(DLLn/2~DLLn)의 저항을 균일하게 설계할 수 있다. 즉, 본 발명의 제2 실시 예는 제1 내지 제n 데이터 링크 라인들(DLL1~DLLn) 간의 저항 차이를 최소화할 수 있다.
도 6a 및 도 6b는 본 발명의 제3 실시 예에 따른 제i 데이터 링크 라인과 제k 데이터 링크 라인을 상세히 보여주는 일 예시도면들이다. 도 6a에는 제i(i는 1≤i＜n/2을 만족하는 자연수) 데이터 링크 라인(DLLi)이 나타나 있으며, 도 6b에는 제k(k는 i＜k≤n/2을 만족하는 자연수) 데이터 링크 라인(DLLk)이 나타나 있다. 제i 데이터 링크 라인(DLLi)은 제1 내지 제n/2-1 데이터 링크 라인들(DLL1~DLLn/2-1) 중 어느 하나를 지시하고, 제k 데이터 링크 라인(DLLk)은 제i 내지 제n/2 데이터 링크 라인들(DLLi~DLLn/2) 중 어느 하나를 지시한다. 제i 데이터 링크 라인(DLLi)는 일측에서 제i 데이터 패드(DPi)와 접속되고, 타측에서 제i 데이터 라인(DLi)과 접속된다. 제k 데이터 링크 라인(DLLk)는 일측에서 제k 데이터 패드(DPk)와 접속되고, 타측에서 제k 데이터 라인(DLk)과 접속된다.
도 6a 및 도 6b를 참조하면, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 중 적어도 어느 하나는 제1 금속 패턴(MP1), 제2 금속 패턴(MP2), 제1 및 제2 금속 패턴(MP1, MP2)을 노출시키는 콘택홀(CNT), 및 콘택홀(CNT)을 통해 제1 및 제2 금속 패턴(MP1, MP2)과 접속되는 제3 금속 패턴(MP3)을 포함한다.
도 6a 및 도 6b와 같이, 제1 내지 제3 금속 패턴(MP1, MP2, MP3)은 데이터 링크 라인의 길이 방향(y축 방향)으로 길게 형성될 수 있다. 제1 금속 패턴(MP1)의 일부는 제2 금속 패턴(MP2)의 일부와 서로 중첩되도록 형성될 수 있다. 또한, 제3 금속 패턴(MP3)의 일부는 제1 및 제2 금속 패턴(MP1, MP2)의 일부와 서로 중첩되도록 형성될 수 있다. 도 6a 및 도 6b에서 제2 금속 패턴(MP2)은 제1 금속 패턴(MP1)보다 넓은 폭으로 제1 금속 패턴(MP1)을 중심으로 양측이 서로 대칭되도록 형성되고, 중앙의 일부에 사각형 및 오각형 형태의 홀이 형성된 것으로 도시되었으나, 제1 내지 제3 금속 패턴들(MP1~MP3)의 형태는 도 6a 및 도 6b에 도시된 형태에 한정되지 않음에 주의하여야 한다. 즉, 제1 내지 제3 금속 패턴들(MP1~MP3)의 형태는 도 6a 및 도 6b에 도시된 바와 달라질 수 있다.
제1 내지 제3 금속 패턴들(MP1, MP2, MP3)은 콘택홀(CNT)에서 접촉하므로, 콘택홀(CNT)에는 제1 내지 제3 금속 패턴들(MP1, MP2, MP3) 사이의 접촉 저항이 형성된다. 이 경우, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk) 각각에 형성된 콘택홀(CNT)은 하나의 저항으로서 역할을 한다고 볼 수 있다. 또한, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk) 각각에 형성된 콘택홀(CNT)들은 병렬 저항으로 연결된 것과 같은 효과를 갖는다. 콘택홀(CNT)의 개수가 많을수록 병렬로 연결된 저항의 개수가 증가한다고 볼 수 있다.
또한, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk) 각각에 형성된 콘택홀(CNT)들의 크기가 실질적으로 동일한 경우, 제1 내지 제3 금속 패턴들(MP1, MP2, MP3)이 접촉되는 영역이 실질적으로 동일하므로, 콘택홀(CNT)들에서 접촉 저항은 실질적으로 동일하다고 할 수 있다. 실질적으로 동일한 값의 저항이 병렬로 연결된 경우, 저항의 개수가 증가할수록 합성 저항값은 작아진다.
제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 각각은 동일한 폭(WD)을 갖도록 설계될 수 있다. 제i 데이터 링크 라인(DLLi)의 콘택홀(CNT)들의 개수는 제k 데이터 링크 라인(DLLk)의 콘택홀(CNT)들의 개수보다 많게 설계될 수 있다. 이때, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk)에 형성되는 콘택홀(CNT)들의 크기는 실질적으로 동일하게 형성될 수 있다. 이로 인해, 제i 데이터 링크 라인(DLLi)의 합성 저항값은 제k 데이터 링크 라인(DLLk)의 합성 저항값보다 작다. 즉, 본 발명의 제3 실시 예에서 제i 데이터 링크 라인(DLLi)의 길이는 제k 데이터 링크 라인(DLLk)의 길이보다 길기 때문에, 제i 데이터 링크 라인(DLLi)의 합성 저항값은 제k 데이터 링크 라인(DLLk)의 합성 저항값보다 작게 설계된다.
결국, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk)은 제i 데이터 링크 라인(DLLi)으로부터 제k 데이터 링크 라인(DLLk)으로 갈수록 배선 길이가 짧아지는 만큼 콘택홀(CNT)들의 개수를 적게 형성하여 배선의 합성 저항값을 크게 한다. 그 결과, 본 발명의 제3 실시 예는 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)의 저항을 균일하게 설계할 수 있다. 또한, 제p(p는 n/2≤p＜n을 만족하는 자연수) 내지 제q(q는 p＜q≤n을 만족하는 자연수) 데이터 링크 라인들(DLLp~DLLq)은 제p 데이터 링크 라인(DLLp)으로부터 제q 데이터 링크 라인(DLLq)으로 갈수록 배선 길이가 늘어나는 만큼 콘택홀(CNT)들의 개수를 많이 형성하여 배선의 합성 저항값을 작게 한다. 그 결과, 본 발명의 제3 실시 예는 제n/2 내지 제n 데이터 링크 라인들(DLLn/2~DLLn)의 저항을 균일하게 설계할 수 있다. 즉, 본 발명의 제3 실시 예는 제1 내지 제n 데이터 링크 라인들(DLL1~DLLn) 간의 저항 차이를 최소화할 수 있다.
도 7은 도 6a의 I-I'의 일 예를 보여주는 단면도이다. 도 7에서는 설명의 편의를 위해 제1 금속 패턴(MP1)이 게이트 금속 패턴, 제2 금속 패턴(MP2)이 데이터 금속 패턴, 제3 금속 패턴(MP3)이 투명전극 패턴인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 금속 패턴(MP1)이 데이터 금속 패턴, 제2 금속 패턴(MP2)이 게이트 금속 패턴, 제3 금속 패턴(MP3)이 투명전극 패턴으로 형성될 수도 있다.
도 7을 참조하면, 하부 기판(SUB) 상에 제1 금속 패턴(MP1)이 형성되고, 제1 금속 패턴(MP1) 상에 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)에 데이터 금속 패턴(MP2)이 형성되고, 데이터 금속 패턴(MP2) 상에 보호막(PAS)이 형성된다. 또한, 게이트 절연막(GI)과 보호막(PAS)을 관통하여 제1 금속 패턴(MP1)과 제2 금속 패턴(MP2)을 노출시키도록 콘택홀(CNT)이 형성된다. 콘택홀(CNT)은 도 7과 같이 게이트 절연막(GI)과 보호막(PAS)을 관통하여 제1 금속 패턴(MP1)을 노출시키는 제1 콘택홀(CNT1)과 보호막(PAS)을 관통하여 제2 금속 패턴(MP2)을 노출시키는 제2 콘택홀(CNT2)을 포함할 수 있다. 이 경우, 제3 금속 패턴(MP3)은 도 7과 같이 제1 콘택홀(CNT1)을 통해 제1 금속 패턴(MP1)과 접속되고, 제2 콘택홀(CNT2)을 통해 제2 금속 패턴(MP2)과 접속되도록 보호막(PAS) 상에 형성될 수 있다.
도 8은 도 6a의 I-I'의 또 다른 예를 보여주는 단면도이다. 도 8에서는 설명의 편의를 위해 제1 금속 패턴(MP1)이 게이트 금속 패턴, 제2 금속 패턴(MP2)이 데이터 금속 패턴, 제3 금속 패턴(MP3)이 투명전극 패턴인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 금속 패턴(MP1)이 데이터 금속 패턴, 제2 금속 패턴(MP2)이 게이트 금속 패턴, 제3 금속 패턴(MP3)이 투명전극 패턴으로 형성될 수도 있다.
도 8을 참조하면, 하부 기판(SUB) 상에 제1 금속 패턴(MP1)이 형성되고, 제1 금속 패턴(MP1) 상에 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)에 데이터 금속 패턴(MP2)이 형성되고, 데이터 금속 패턴(MP2) 상에 보호막(PAS)이 형성된다. 또한, 게이트 절연막(GI)과 보호막(PAS)을 관통하여 제1 금속 패턴(MP1)과 제2 금속 패턴(MP2)을 노출시키도록 콘택홀(CNT)이 형성된다. 콘택홀(CNT)은 도 8과 같이 게이트 절연막(GI)과 보호막(PAS)을 관통하여 제1 금속 패턴(MP1)을 노출시킬 뿐만 아니라 제2 금속 패턴(MP2)을 노출시키도록 형성될 수 있다. 이 경우, 제3 금속 패턴(MP3)은 도 8과 같이 콘택홀(CNT)을 통해 제1 금속 패턴(MP1) 및 제2 금속 패턴(MP2)과 접속되도록 보호막(PAS) 상에 형성될 수 있다.
도 9a 및 도 9b는 본 발명의 제4 실시 예에 따른 제i 데이터 링크 라인과 제k 데이터 링크 라인을 상세히 보여주는 일 예시도면들이다. 도 9a에는 제i(i는 1≤i＜n/2을 만족하는 자연수) 데이터 링크 라인(DLLi)이 나타나 있으며, 도 9b에는 제k(k는 i＜k≤n/2을 만족하는 자연수) 데이터 링크 라인(DLLk)이 나타나 있다. 제i 데이터 링크 라인(DLLi)은 제1 내지 제n/2-1 데이터 링크 라인들(DLL1~DLLn/2-1) 중 어느 하나를 지시하고, 제k 데이터 링크 라인(DLLk)은 제i 내지 제n/2 데이터 링크 라인들(DLLi~DLLn/2) 중 어느 하나를 지시한다. 제i 데이터 링크 라인(DLLi)는 일측에서 제i 데이터 패드(DPi)와 접속되고, 타측에서 제i 데이터 라인(DLi)과 접속된다. 제k 데이터 링크 라인(DLLk)는 일측에서 제k 데이터 패드(DPk)와 접속되고, 타측에서 제k 데이터 라인(DLk)과 접속된다.
도 9a 및 도 9b를 참조하면, 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 중 적어도 어느 하나는 제1 금속 패턴(MP1), 제2 금속 패턴(MP2), 제1 및 제2 금속 패턴(MP1, MP2)을 노출시키는 콘택홀(CNT), 및 콘택홀(CNT)을 통해 제1 및 제2 금속 패턴(MP1, MP2)과 접속되는 제3 금속 패턴(MP3)을 포함한다.
도 9a 및 도 9b와 같이, 제1 내지 제3 금속 패턴들(MP1, MP2, MP3)은 데이터 링크 라인의 길이 방향(y축 방향)으로 길게 형성될 수 있다. 제1 금속 패턴(MP1)의 폭은 제2 및 제3 금속 패턴(MP2, MP3)의 폭보다 넓게 형성될 수 있다. 제2 금속 패턴(MP2)은 제1 금속 패턴(MP1)의 일부와 서로 중첩되도록 형성될 수 있다. 제3 금속 패턴(MP3)은 제1 및 제2 금속 패턴(MP1, MP2)의 일부와 서로 중첩되도록 형성될 수 있다. 하지만, 제1 내지 제3 금속 패턴들(MP1~MP3)의 형태는 도 9a 및 도 9b에 도시된 형태에 한정되지 않음에 주의하여야 한다. 즉, 제1 내지 제3 금속 패턴들(MP1~MP3)의 형태는 도 9a 및 도 9b에 도시된 바와 달라질 수 있다.
제1 내지 제3 금속 패턴들(MP1, MP2, MP3)은 콘택홀(CNT)에서 접촉하며, 이로 인해 제1 내지 제3 금속 패턴들(MP1, MP2, MP3) 사이의 접촉 저항이 콘택홀(CNT)에서 형성된다. 이 경우, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk) 각각에 형성된 콘택홀(CNT)은 하나의 저항으로서 역할을 한다고 볼 수 있다. 또한, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk) 각각에 형성된 콘택홀(CNT)들은 병렬 저항으로 연결된 것과 같은 효과를 갖는다. 또한, 콘택홀(CNT)의 크기가 클수록 접촉 저항은 작아진다.
제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2) 각각은 동일한 폭(WD)을 갖도록 설계될 수 있다. 제i 데이터 링크 라인(DLLi)의 콘택홀(CNT)들의 크기는 제k 데이터 링크 라인(DLLk)의 콘택홀(CNT)들의 크기보다 크게 설계될 수 있다. 이로 인해, 제i 데이터 링크 라인(DLLi)의 합성 저항값은 제k 데이터 링크 라인(DLLk)의 합성 저항값보다 작다. 즉, 본 발명의 제4 실시 예에서 제i 데이터 링크 라인(DLLi)의 길이는 제k 데이터 링크 라인(DLLk)의 길이보다 길기 때문에, 제i 데이터 링크 라인(DLLi)의 합성 저항값은 제k 데이터 링크 라인(DLLk)의 합성 저항값보다 작게 설계된다.
결국, 제i 내지 제k 데이터 링크 라인들(DLLi~DLLk)은 제i 데이터 링크 라인(DLLi)으로부터 제k 데이터 링크 라인(DLLk)으로 갈수록 배선 길이가 짧아지는 만큼 콘택홀(CNT)들의 크기를 작게 형성하여 배선의 합성 저항값을 크게 한다. 그 결과, 본 발명의 제4 실시 예는 제1 내지 제n/2 데이터 링크 라인들(DLL1~DLLn/2)의 저항을 균일하게 설계할 수 있다. 또한, 제p(p는 n/2≤p＜n을 만족하는 자연수) 내지 제q(q는 p＜q≤n을 만족하는 자연수) 데이터 링크 라인들(DLLp~DLLq)은 제p 데이터 링크 라인(DLLp)으로부터 제q 데이터 링크 라인(DLLq)으로 갈수록 배선 길이가 늘어나는 만큼 콘택홀(CNT)들의 크기를 크게 형성하여 배선의 합성 저항값을 작게 한다. 그 결과, 본 발명의 제4 실시 예는 제n/2 내지 제n 데이터 링크 라인들(DLLn/2~DLLn)의 저항을 균일하게 설계할 수 있다. 즉, 본 발명의 제4 실시 예는 제1 내지 제n 데이터 링크 라인들(DLL1~DLLn) 간의 저항 차이를 최소화할 수 있다.
도 10은 도 9a의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다. 도 10에서는 설명의 편의를 위해 제1 금속 패턴(MP1)이 게이트 금속 패턴, 제2 금속 패턴(MP2)이 데이터 금속 패턴, 제3 금속 패턴(MP3)이 투명전극 패턴인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 금속 패턴(MP1)이 데이터 금속 패턴, 제2 금속 패턴(MP2)이 게이트 금속 패턴, 제3 금속 패턴(MP3)이 투명전극 패턴으로 형성될 수도 있다.
도 10을 참조하면, 하부 기판(SUB) 상에 제1 금속 패턴(MP1)이 형성되고, 제1 금속 패턴(MP1) 상에 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)에 데이터 금속 패턴(MP2)이 형성되고, 데이터 금속 패턴(MP2) 상에 보호막(PAS)이 형성된다. 또한, 게이트 절연막(GI)과 보호막(PAS)을 관통하여 제1 금속 패턴(MP1)과 제2 금속 패턴(MP2)을 노출시키도록 콘택홀(CNT)이 형성된다. 콘택홀(CNT)은 도 10과 같이 게이트 절연막(GI)과 보호막(PAS)을 관통하여 제1 금속 패턴(MP1)을 노출시키는 제1 콘택홀(CNT1)과 보호막(PAS)을 관통하여 제2 금속 패턴(MP2)을 노출시키는 제2 콘택홀(CNT2)을 포함할 수 있다. 이 경우, 제3 금속 패턴(MP3)은 도 10과 같이 제1 콘택홀(CNT1)을 통해 제1 금속 패턴(MP1)과 접속되고, 제2 콘택홀(CNT2)을 통해 제2 금속 패턴(MP2)과 접속되도록 보호막(PAS) 상에 형성될 수 있다.
도 11은 도 9a의 Ⅱ-Ⅱ'의 또 다른 예를 보여주는 단면도이다. 도 11에서는 설명의 편의를 위해 제1 금속 패턴(MP1)이 게이트 금속 패턴, 제2 금속 패턴(MP2)이 데이터 금속 패턴, 제3 금속 패턴(MP3)이 투명전극 패턴인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 금속 패턴(MP1)이 데이터 금속 패턴, 제2 금속 패턴(MP2)이 게이트 금속 패턴, 제3 금속 패턴(MP3)이 투명전극 패턴으로 형성될 수도 있다.
도 11을 참조하면, 하부 기판(SUB) 상에 제1 금속 패턴(MP1)이 형성되고, 제1 금속 패턴(MP1) 상에 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)에 데이터 금속 패턴(MP2)이 형성되고, 데이터 금속 패턴(MP2) 상에 보호막(PAS)이 형성된다. 또한, 게이트 절연막(GI)과 보호막(PAS)을 관통하여 제1 금속 패턴(MP1)과 제2 금속 패턴(MP2)을 노출시키도록 콘택홀(CNT)이 형성된다. 콘택홀(CNT)은 도 8과 같이 게이트 절연막(GI)과 보호막(PAS)을 관통하여 제1 금속 패턴(MP1)을 노출시킬 뿐만 아니라 제2 금속 패턴(MP2)을 노출시키도록 형성될 수 있다. 이 경우, 제3 금속 패턴(MP3)은 도 11과 같이 콘택홀(CNT)을 통해 제1 금속 패턴(MP1) 및 제2 금속 패턴(MP2)과 접속되도록 보호막(PAS) 상에 형성될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 제1 내지 제4 실시 예들은 제i 내지 제k 데이터 링크 라인들에 형성된 홀의 폭, 홀의 개수, 콘택홀들의 개수, 및/또는 콘택홀들의 크기를 변경함으로써, 제1 내지 제n 데이터 링크 라인들의 저항을 균일하게 설계할 수 있다. 그 결과, 본 발명의 제1 내지 제4 실시 예들은 제1 내지 제n 데이터 링크 라인들 간의 저항 차이를 최소화할 수 있다.
한편, 본 발명의 제1 내지 제4 실시 예들은 서로 조합하여 구현 가능하다. 예를 들어, 본 발명은 제i 내지 제k 데이터 링크 라인들의 홀의 폭을 변경함과 동시에 홀의 개수를 변경할 수도 있고, 콘택홀들의 개수를 변경함과 동시에 콘택홀들의 크기를 변경할 수 있다. 또한, 본 발명은 제i 내지 제k 데이터 링크 라인들의 홀의 폭을 변경함과 동시에 콘택홀들의 개수 및/또는 콘택홀들의 크기를 변경할 수 있고, 홀의 개수를 변경함과 동시에 콘택홀들의 개수 및/또는 콘택홀들의 크기를 변경할 수 있다.
한편, 본 발명의 제1 내지 제4 실시 예들은 제1 내지 제n 데이터 링크 라인들(DLL1~DLLn)을 중심으로 설명하였다. 하지만, 도 2의 B 부분에 형성된 제1 내지 제m(m은 2 이상의 자연수) 게이트 패드들(GP1~GPm)과 제1 내지 m 게이트 링크 라인들(GLL1~GLLm)도 도 3에서 설명한 바와 같이 형성되며, 제1 내지 제m 게이트 링크 라인들(GLL1~GLLm)도 도 3에서 설명한 바와 같이 게이트 링크 라인의 위치에 따라 저항이 달라지는 문제가 발생할 수 있다. 이 경우, 제1 내지 제m 게이트 링크 라인들(GLL1~GLLm)의 저항 차이로 인한 문제점 역시 본 발명의 제1 내지 제4 실시 예들과 같은 방법으로 해결할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
DIS: 표시패널 SUB: 하부 기판
10: 게이트 드라이브 IC 20: 소스 드라이브 IC

Claims (15)

  1. 화소들이 형성되는 표시 영역에 형성되는 제1 내지 제n(n은 2 이상의 자연수) 데이터 라인들과, 상기 표시 영역을 제외한 비표시 영역에 형성되고 상기 제1 내지 제n 데이터 라인들과 일대일로 접속되는 제1 내지 제n 데이터 링크 라인들과, 상기 비표시 영역에서 상기 제1 내지 제n 데이터 링크 라인들과 일대일로 접속되는 제1 내지 제n 데이터 패드들을 포함하는 표시패널을 구비하고,
    제1 내지 제n 데이터 링크 라인들 중 적어도 어느 하나는 그를 관통하는 홀을 포함하고,
    제i(i는 1=i＜n/2을 만족하는 자연수) 데이터 링크 라인의 상기 홀의 폭은 제k(k는 i＜k=n/2을 만족하는 자연수) 데이터 링크 라인의 상기 홀의 폭보다 좁고, 제p(p는 n/2=p＜n을 만족하는 자연수) 데이터 링크 라인의 상기 홀의 폭은 제q(q는 p＜q=n을 만족하는 자연수) 데이터 링크 라인의 상기 홀의 폭보다 넓은 것을 특징으로 하는 표시장치.
  2. 삭제
  3. 화소들이 형성되는 표시 영역에 형성되는 제1 내지 제n(n은 2 이상의 자연수) 데이터 라인들과, 상기 표시 영역을 제외한 비표시 영역에 형성되고 상기 제1 내지 제n 데이터 라인들과 일대일로 접속되는 제1 내지 제n 데이터 링크 라인들과, 상기 비표시 영역에서 상기 제1 내지 제n 데이터 링크 라인들과 일대일로 접속되는 제1 내지 제n 데이터 패드들을 포함하는 표시패널을 구비하고,
    제1 내지 제n 데이터 링크 라인들 중 적어도 어느 하나는 그를 관통하는 홀을 포함하고,
    제i(i는 1=i＜n/2을 만족하는 자연수) 내지 제k(k는 i＜k=n/2을 만족하는 자연수) 데이터 링크 라인들은 상기 제i 데이터 링크 라인으로부터 상기 제k 데이터 링크 라인으로 갈수록 상기 홀의 폭이 넓어지고, 제p(p는 n/2=p＜n을 만족하는 자연수) 내지 제q(q는 p＜q=n을 만족하는 자연수) 데이터 링크 라인들은 상기 제p 데이터 링크 라인으로부터 상기 제q 데이터 링크 라인으로 갈수록 상기 홀의 폭이 좁아지는 것을 특징으로 하는 표시장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 제1 내지 제n 데이터 패드들에 접속되어 상기 제1 내지 제n 데이터 링크 라인들을 통해 상기 제1 내지 제n 데이터 라인들에 데이터 전압들을 공급하는 소스 드라이브 IC를 구비하고,
    상기 소스 드라이브 IC의 일측 가장자리는 상기 제1 데이터 링크 라인과 접속되는 상기 제1 데이터 패드에 접속되고, 상기 소스 드라이브 IC의 중앙부는 제n/2 데이터 링크 라인에 접속되는 제n/2 데이터 패드에 접속되며, 상기 소스 드라이브 IC의 타측 가장자리는 상기 제n 데이터 링크 라인에 접속되는 상기 제n 데이터 패드에 접속되는 것을 특징으로 하는 표시장치.
  8. 화소들이 형성되는 표시 영역에 형성되는 제1 내지 제n(n은 2 이상의 자연수) 데이터 라인들과, 상기 표시 영역을 제외한 비표시 영역에 형성되고 상기 제1 내지 제n 데이터 라인들과 일대일로 접속되는 제1 내지 제n 데이터 링크 라인들과, 상기 비표시 영역에서 상기 제1 내지 제n 데이터 링크 라인들과 일대일로 접속되는 제1 내지 제n 데이터 패드들을 포함하는 표시패널을 구비하고,
    제1 내지 제n 데이터 링크 라인들 중 적어도 어느 하나는,
    제1 금속 패턴과 제2 금속 패턴;
    상기 제1 및 제2 금속 패턴을 노출시키는 콘택홀; 및
    상기 콘택홀을 통해 제1 및 상기 제2 금속 패턴과 접속되는 제3 금속 패턴을 포함하고,
    제i(i는 1=i＜n/2을 만족하는 자연수) 데이터 링크 라인의 상기 콘택홀의 크기는 제k(k는 i＜k=n/2을 만족하는 자연수) 데이터 링크 라인의 상기 콘택홀의 크기보다 크고, 제p(p는 n/2=p＜n을 만족하는 자연수) 데이터 링크 라인의 상기 콘택홀의 크기는 제q(q는 p＜q=n을 만족하는 자연수) 데이터 링크 라인의 상기 콘택홀의 크기보다 작은 것을 특징으로 하는 표시장치.
  9. 제 8 항에 있어서,
    상기 콘택홀은,
    게이트 절연막과 보호막을 관통하여 상기 제1 금속 패턴을 노출시키는 제1 콘택홀; 및
    상기 보호막을 관통하여 상기 제2 금속 패턴을 노출시키는 제2 콘택홀을 포함하는 것을 특징으로 하는 표시장치.
  10. 제 8 항에 있어서,
    상기 콘택홀은,
    게이트 절연막과 보호막을 관통하여 상기 제1 금속 패턴을 노출시킬 뿐만 아니라, 상기 보호막을 관통하여 상기 제2 금속 패턴을 노출시키는 것을 특징으로 하는 표시장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 화소들이 형성되는 표시 영역에 형성되는 제1 내지 제n(n은 2 이상의 자연수) 데이터 라인들과, 상기 표시 영역을 제외한 비표시 영역에 형성되고 상기 제1 내지 제n 데이터 라인들과 일대일로 접속되는 제1 내지 제n 데이터 링크 라인들과, 상기 비표시 영역에서 상기 제1 내지 제n 데이터 링크 라인들과 일대일로 접속되는 제1 내지 제n 데이터 패드들을 포함하는 표시패널을 구비하고,
    제1 내지 제n 데이터 링크 라인들 중 적어도 어느 하나는,
    제1 금속 패턴과 제2 금속 패턴;
    상기 제1 및 제2 금속 패턴을 노출시키는 콘택홀; 및
    상기 콘택홀을 통해 제1 및 상기 제2 금속 패턴과 접속되는 제3 금속 패턴을 포함하고,
    제i(i는 1=i＜n/2을 만족하는 자연수) 내지 제k(k는 i＜k=n/2을 만족하는 자연수) 데이터 링크 라인들은 상기 제i 데이터 링크 라인으로부터 상기 제k 데이터 링크 라인으로 갈수록 상기 콘택홀의 크기는 작아지고, 제p(p는 n/2=p＜n을 만족하는 자연수) 내지 제q(q는 p＜q=n을 만족하는 자연수) 데이터 링크 라인들은 상기 제p 데이터 링크 라인으로부터 상기 제q 데이터 링크 라인으로 갈수록 상기 콘택홀의 크기는 커지는 것을 특징으로 하는 표시장치.
  15. 제 8 항 내지 제 10 항 및 제 14 항 중 어느 한 항에 있어서,
    상기 제1 내지 제n 데이터 패드들에 접속되어 상기 제1 내지 제n 데이터 링크 라인들을 통해 상기 제1 내지 제n 데이터 라인들에 데이터 전압들을 공급하는 소스 드라이브 IC를 구비하고,
    상기 소스 드라이브 IC의 일측 가장자리는 상기 제1 데이터 링크 라인과 접속되는 상기 제1 데이터 패드에 접속되고, 상기 소스 드라이브 IC의 중앙부는 제n/2 데이터 링크 라인에 접속되는 제n/2 데이터 패드에 접속되며, 상기 소스 드라이브 IC의 타측 가장자리는 상기 제n 데이터 링크 라인에 접속되는 상기 제n 데이터 패드에 접속되는 것을 특징으로 하는 표시장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106200170A (zh) * 2016-07-08 2016-12-07 深圳市华星光电技术有限公司 Tft液晶显示器件及其制作方法
KR20180024081A (ko) * 2016-08-25 2018-03-08 엘지디스플레이 주식회사 표시패널 및 표시장치
KR101905027B1 (ko) * 2016-11-28 2018-12-03 엘지디스플레이 주식회사 표시장치 및 다면 표시장치
KR102471194B1 (ko) * 2017-08-16 2022-11-24 엘지디스플레이 주식회사 표시 장치
KR20210041163A (ko) 2019-10-04 2021-04-15 삼성디스플레이 주식회사 표시장치
CN110890022A (zh) 2019-11-14 2020-03-17 Tcl华星光电技术有限公司 覆晶薄膜及显示装置
CN111445831B (zh) * 2020-04-24 2021-08-03 深圳市华星光电半导体显示技术有限公司 一种显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102314003A (zh) * 2010-06-29 2012-01-11 上海天马微电子有限公司 液晶显示面板及其液晶显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02262329A (ja) * 1989-04-03 1990-10-25 Mitsubishi Electric Corp 半導体装置
JPH04318512A (ja) * 1991-04-17 1992-11-10 Oki Electric Ind Co Ltd 薄膜トランジスタ型液晶表示装置
JP3973787B2 (ja) * 1997-12-31 2007-09-12 三星電子株式会社 液晶表示装置及びその製造方法
US6838696B2 (en) * 2000-03-15 2005-01-04 Advanced Display Inc. Liquid crystal display
KR20040060619A (ko) * 2002-12-30 2004-07-06 삼성전자주식회사 액정 표시 장치
KR100556702B1 (ko) * 2003-10-14 2006-03-07 엘지.필립스 엘시디 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR20050057944A (ko) * 2003-12-11 2005-06-16 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
KR100831306B1 (ko) * 2004-03-17 2008-05-22 엘지디스플레이 주식회사 액정표시소자
KR20060070348A (ko) * 2004-12-20 2006-06-23 삼성전자주식회사 액정 표시 장치
KR20080053781A (ko) * 2006-12-11 2008-06-16 삼성전자주식회사 팬아웃 배선 구조와 이를 구비한 평판표시패널 및평판표시장치
CN101266759B (zh) * 2007-03-13 2013-04-17 奇美电子股份有限公司 显示面板
JP2008257077A (ja) * 2007-04-09 2008-10-23 Ips Alpha Technology Ltd 表示装置
CN101334564A (zh) * 2007-06-28 2008-12-31 上海广电Nec液晶显示器有限公司 一种液晶显示装置及其制造方法
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
KR101073404B1 (ko) * 2008-06-25 2011-10-17 엘지디스플레이 주식회사 액정표시패널 및 그 제조방법
TWI410681B (zh) * 2009-10-29 2013-10-01 Au Optronics Corp 液晶顯示器及其導光板
KR101296664B1 (ko) * 2009-12-30 2013-08-14 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
CN202142534U (zh) * 2011-08-10 2012-02-08 北京京东方光电科技有限公司 阵列基板、液晶面板及显示设备

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102314003A (zh) * 2010-06-29 2012-01-11 上海天马微电子有限公司 液晶显示面板及其液晶显示装置

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