KR101307554B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 데이터라인들과 게이트라인들이 교차되고 그 라인들의 교차 구조에 의해 매트릭스 형태의 액정셀들이 배열되고 TFT들이 이웃한 데이터라인들에 지그재그 형태로 교대로 접속된 화소 어레이를 포함한 액정표시패널; 상기 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 IC들; 상기 게이트라인들에 게이트펄스를 순차적으로 공급하기 위한 게이트 구동회로를 구비한다. 상기 화소 어레이의 일측 끝단에 배치된 일측 데이터라인을 통해 상기 화소 어레이의 타측 끝단에 배치된 액정셀들에 데이터전압이 공급될 수 있다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 컬럼 인버젼으로 극성이 반전되는 데이터전압을 출력하는 소스 드라이브 집적회로(Integrated Circuit, IC)를 이용하여 액정표시패널을 도트 인버젼으로 구동하는 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다.
액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, IC), 액정표시패널의 게이트라인들(또는 스캔라인들)에 게이트펄스(또는 스캔펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들 을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.
본원 출원인은 대한민국 특허출원 제10-2002-0021792호(2002. 04. 20), 제10-2002-0021795호(2002. 04. 20), 제10-2002-0070305(2002. 11. 13)호 등을 통해 화소 어레이에서 컬럼 방향(또는 수직 라인 방향)을 따라 배열되는 TFT들을 좌우 인접한 데이터라인들에 지그재그 형태로 접속하여 컬럼 인버젼 타입의 소스 드라이브 IC를 이용하여 액정셀들을 도트 인버젼으로 구동하는 액정표시장치를 제안한 바 있다. 액정표시장치는 1 프레임기간 동안 소스 드라이브 IC의 출력채널을 통해 액정표시패널의 데이라인들에 공급되는 데이터전압의 극성이 동일하게 유지되므로 소스 드라이브 IC의 발열양과 소비전력을 줄일 수 있고, 액정셀들에 충전되는 데이터전압의 극성을 도트 인버젼 형태로 반전시킴으로써 플리커를 최소화할 수 있는 등의 장점이 많다. 상기 특허 출원들을 통해 제안된 액정표시패널의 일측 가장자리에는 데이터라인과 분리되거나 더미 데이터가 공급되는 더미 액정셀들이 존재한다. 그런데, 더미 액정셀들에 데이터전압을 공급하기 위한 회로 구현이 쉽지 않다. 더미 액정셀들을 데이터라인으로부터 분리시키면, 화소 어레이의 가장자리 부분에 데이터가 표시될 없으므로 화소 어레이의 표시면이 효율적으로 이용되지 않는다.
본 발명의 목적은 컬럼 인버젼으로 극성이 반전되는 데이터전압을 출력하는 소스 드라이브 IC를 이용하여 액정표시패널을 도트 인버젼으로 구동하고, 그 액정표시패널의 가장자리에 존재하는 액정셀들에도 데이터전압을 안정되게 공급할 수 있는 액정표시장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 데이터라인들과 게이트라인들이 교차되고 그 라인들의 교차 구조에 의해 매트릭스 형태의 액정셀들이 배열되고 TFT들이 이웃한 데이터라인들에 지그재그 형태로 교대로 접속된 화소 어레이를 포함한 액정표시패널; 상기 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 IC들; 상기 게이트라인들에 게이트펄스를 순차적으로 공급하기 위한 게이트 구동회로를 구비한다.
상기 화소 어레이의 일측 끝단에 배치된 일측 데이터라인을 통해 상기 화소 어레이의 타측 끝단에 배치된 액정셀들에 데이터전압이 공급될 수 있다.
상기 화소 어레이의 일측 끝단에 배치된 일측 데이터라인에는 상기 액정표시패널의 일측에 배치된 일측 소스 드라이브 IC로부터 출력되는 데이터전압이 공급될 수 있다.
상기 화소 어레이의 타측 끝단에 배치된 타측 데이터라인에는 상기 액정표시 패널의 타측에 배치된 타측 소스 드라이브 IC로부터 출력되는 데이터전압이 공급될 수 있다.
본 발명은 컬럼 인버젼으로 극성이 반전되는 데이터전압을 출력하는 소스 드라이브 IC를 이용하여 액정표시패널을 도트 인버젼으로 구동하고, 첫 번째 데이터라인을 통해 또는 소스 드라이브 IC에 출력채널을 추가하여 액정표시패널의 가장자리 끝단에 존재하는 액정셀들에 데이터전압을 안정되게 공급할 수 있다.
이하, 도 1 내지 도 13을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 화소 어레이(10)가 형성된 액정표시패널, 소스 드라이브 IC(12), 및 타이밍 콘트롤러(11)를 구비한다. 액정표시패널의 아래에는 액정표시패널에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.
액정표시패널은 액정층을 사이에 두고 대향하는 상부 유리기판과 하부 유리기판을 포함한다. 액정표시패널에는 화소 어레이(10)가 형성된다. 화소 어레이(10)는 데이터라인들과 게이트라인들의 교차 구조에 의해 매트릭스 형태로 배열되는 액정셀들을 포함하여 비디오 데이터를 표시한다. 화소 어레이(10)는 데이터라인들과 게이트라인들의 교차부마다 형성되는 TFT들과, TFT에 접속된 화소전극을 포함한다. 화소 어레이(10)의 TFT들은 컬럼 방향에서 볼 때 지그재그 형태로 이웃하는 데이터라인들에 접속된다. 화소 어레이(10)의 액정셀들 각각은 TFT를 통해 데이터전압을 충전하는 화소전극과 공통전압이 인가되는 공통전극의 전압차에 의해 구동되어 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다.
액정표시패널의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부 유리기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 화소전극과 함께 하부 유리기판 상에 형성된다.
액정표시패널의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
본 발명에서 적용 가능한 액정표시패널의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
소스 드라이브 IC들(12)은 TCP(Tape Carrier Package, 15) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 액정표시패널의 하부 유리기판에 접합되고, 소스 PCB(Printed Circuit Board)(14)에 접속된다. 소스 드라이브 IC들(12)은 COG(Chip On Glass) 공정에 의해 액정표시패널의 하부 유리기판 상에 접착될 수도 있다. 소스 드라이브 IC들(12) 각각의 데이터 출력채널들은 화소 어레이(10)의 데이터라인들에 1:1로 접속된다. 소스 드라이브 IC들(12) 각각은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터를 입력받는다. 그리고 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 데이터 출력채널들을 통해 화소 어레이(10)의 데이터라인들에 공급한다. 이 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)의 제어 하에 이웃한 데이터라인들에 서로 상반된 극성의 데이터전압들을 공급하고, 각각의 데이터라인들에 공급되는 데이터전압의 극성을 1 프레임기간 동안 동일하게 유지한다. 따라서, 소스 드라이브 IC들(12)은 도 3 및 도 5와 같이 극성이 컬럼 인버젼 형태로 반전되는 데이터전압들을 출력한다.
게이트 구동회로(13)는 타이밍 콘트롤러(11)로부터의 게이트 타이밍 제어신호에 응답하여 화소어레이의 게이트라인들에 게이트펄스를 순차적으로 공급한다. 게이트 구동회로(13)는 TCP(Tape Carrier Package) 상에 실장되어 TAB 공정에 의해 액정표시패널의 하부 유리기판에 접합되거나, GIP(Gate In Panel) 공정에 의해 화소 어레이와 동시에 하부 유리기판 상에 직접 형성될 수 있다. 게이트 구동회로(13A, 13B)는 도 2와 같이 화소 어레이(10)의 양측에 배치되거나 화소 어레이(10)의 일측에 배치될 수 있다.
타이밍 콘트롤러(11)는 외부의 시스템 보드로부터 입력되는 디지털 비디오 데이터를 소스 드라이브 IC들(12)에 공급한다. 그리고 타이밍 콘트롤러(11)는 소스 드라이브 IC들(12)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(11)는 콘트롤 PCB(16) 상에 실장된다. 콘트롤 PCB(16)와 소스 PCB(14)는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판(17)을 통해 연결된다.
도 2는 화소 어레이(10)의 제1 실시예를 보여 주는 등가 회로도이다.
도 2를 참조하면, 화소 어레이(10)는 m×n(m, n은 양의 정수) 해상도에서 서로 교차되는 m 개의 데이터라인들(D1~Dm)과 3n 개의 게이트라인들(G1~G3n), 매트릭스 형태로 배치되는 화소전극(PE1~PE4), 및 화소전극에 1:1로 접속되는 TFT들(T1~T4)을 포함한다. 적색 서브픽셀(R)의 액정셀들은 화소 어레이(10)의 3i(i는 양의 정수)+1 번째 수평 라인(LINE#1, LINE#4)에 배치된다. 녹색 서브픽셀(G)의 액정셀들은 화소 어레이(10)의 3i+2 번째 수평 라인(LINE#2)에 배치된다. 청색 서브픽셀(B)의 액정셀들은 화소 어레이(10)의 3i+3 번째 수평 라인(LINE#3, LINE#3n)에 배치된다. 화소 어레이의 컬럼들 각각에는 수직 라인 방향을 따라 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(G)의 순으로 3 색의 서브픽셀들이 배치된다. TFT 각각은 게이트라인(G1~G3n)으로부터의 게이트펄스에 응답하여 데이터라인(D1~Dm)으로부터의 데이터전압을 화소전극(PE1~PE4)에 공급한다. 화소 어레이의 컬럼들 각각에서 TFT들은 좌우에 이웃하는 데이터라인들 사이에 교대로 접속되어 지그재그 형태로 배치된다. 이러한 TFT들의 배치에 의해, 데이터라인들(D1~Dm) 각 각에는 실선과 점선 화살표와 같이 1 프레임기간 동안 동일한 극성의 데이터전압들이 공급되지만, 수직 및 수평 방향으로 이웃하는 액정셀들에는 서로 상반된 극성의 데이터전압이 공급된다. 따라서, 액정셀들에 충전되는 데이터 전압들의 극성 패턴은 도트 인버젼으로 구현된다.
화소 어레이의 상단 좌측에 배치되는 2×2 액정셀들의 예를 들면, 기수 라인들(LINE#1, LINE#3)에는 제1 내지 제m 데이터라인들(D1~Dm)의 우측에 배치된 화소전극(PE1, PE2)을 데이터라인들(D1~Dm)에 접속시키기 위한 TFT들(T1, T2)이 배치된다. 제1 TFT(T1)의 드레인전극은 제1 데이터라인(D1)에 접속되고 그 소스전극은 제1 데이터라인(1)의 우측에 배치된 제1 화소전극(PE1)에 접속된다. 제1 TFT(T1)의 게이트전극은 제1 게이트라인(G1)에 접속된다. 제2 TFT(T2)의 드레인전극은 제2 데이터라인(D2)에 접속되고 그 소스전극은 제2 데이터라인(D2)의 우측에 배치된 제2 화소전극(PE2)에 접속된다.
우수 라인들(LINE#2, LINE#4)에는 제2 내지 제m 데이터라인들(D1~Dm)의 좌측에 배치된 화소전극(PE3, PE4)을 데이터라인들(D1~Dm)에 접속시키기 위한 TFT들(T3, T4)이 배치된다. 제3 TFT(T3)의 드레인전극은 제2 데이터라인(D2)에 접속되고 그 소스전극은 제2 데이터라인(D2)의 좌측에 배치된 제3 화소전극(PE3)에 접속된다. 제3 TFT(T3)의 게이트전극은 제2 게이트라인(G2)에 접속된다. 제4 TFT(T4)의 드레인전극은 제3 데이터라인(D3)에 접속되고 그 소스전극은 제3 데이터라인(D3)의 좌측에 배치된 제4 화소전극(PE4)에 접속된다. 제4 TFT(T4)의 게이트전극은 제2 게이트라인(G2)에 접속된다.
우수 라인들(LINE#2, LINE#4...LINE#3n)의 우측 끝단에 위치하는 TFT들(이하, "끝단 TFT"라 함)은 제1 데이터라인(D1)에 접속되어 제1 데이터라인(D1)을 통해 공급되는 데이터전압을 우수 라인들(LINE#2, LINE#4...LINE#3n)의 우측 끝단에 위치하는 화소전극들(이하, "끝단 화소전극"이라 함, REND, GEND, BEND)에 공급한다. 제1 데이터라인(D1)에 연결된 데이터 패드는 액정표시패널의 좌측 상단에서 소스 드라이브 IC(12)의 출력단에 연결된다. 이 제1 데이터라인(D1)은 끝단 화소전극(REND, GEND, BEND)에 데이터를 공급하기 위하여, 화소 어레이(10)의 좌측 끝단으로부터 액정표시패널의 하단을 가로질러 화소 어레이(10)의 우측 끝단까지 연장된다. 끝단 TFT 각각의 드레인전극은 제1 데이터라인(D1)의 우측 연장라인에 접속되고 그 소스전극은 제1 데이터라인(D1)의 우측 연장라인의 좌측에 배치된 끝단 화소전극(REND, GEND, BEND)에 접속된다. 끝단 TFT 각각의 게이트전극은 우수 게이트라인(G2, G4)에 접속된다.
도 3은 도 1 및 도 2와 같은 액정표시장치의 소스 드라이브 IC 출력을 보여 주는 파형도이다.
도 3을 참조하면, 소스 드라이브 IC(12)는 이웃한 데이터라인들에 서로 상반된 극성의 데이터전압들을 출력함과 아울러, 각각의 데이터라인에 공급되는 데이터전압의 극성을 1 프레임 기간 동안 동일하게 한다. 도 3에서 "+"는 정극성 데이터전압을 의미하며, "-"는 부극성 데이터전압을 의미한다.
제1 데이터라인(D1)에는 매 프레임기간마다 기수 수평기간 동안 화소 어레 이(10)의 제1 컬럼(또는 최좌측 컬럼)을 따라 배치되는 기수 라인 서브픽셀들에 충전될 데이터전압이 공급되고, 기수 게이트라인들(G1, G3)에는 기수 수평기간에 게이트펄스가 공급된다. 그 결과, 화소 어레이(10)의 제1 컬럼을 따라 배치되는 기수 라인 서브픽셀들의 액정셀들은 기수 수평기간에 제1 데이터라인(D1)으로부터 공급되는 제1 컬럼의 데이터전압들을 충전한다.
제1 데이터라인(D1)에는 매 프레임기간마다 우수 수평기간 동안 화소 어레이(10)의 제m 컬럼(또는 최우측 컬럼)을 따라 배치되는 우수 라인 서브픽셀들에 충전될 끝단 데이터전압이 공급되고, 우수 게이트라인들(G1, G3)에는 우수 수평기간에 게이트펄스가 공급된다. 도 3에서 "REND, GEND, BEND"는 끝단 데이터 전압을 의미한다. 그 결과, 화소 어레이(10)의 최우측에 배치되는 끝단 서브픽셀들의 액정셀들은 우수 수평기간에 제1 데이터라인(D1)으로부터 공급되는 끝단 데이터전압들을 충전한다.
타이밍 콘트롤러(10)는 소스 드라이브 IC(12)로부터 도 3과 같은 데이터전압이 출력될 수 있도록 메모리를 이용하여 디지털 비디오 데이터를 재정렬한다.
도 4는 화소 어레이(10)의 제2 실시예를 보여 주는 등가 회로도이다.
도 4를 참조하면, 화소 어레이(10)는 m×n 해상도에서 서로 교차되는 3m 개의 데이터라인들과 n 개의 게이트라인들(G1~Gn), 매트릭스 형태로 배치되는 화소전극(PE1~PE4), 및 화소전극에 1:1로 접속되는 TFT들(T1~T4)을 포함한다. 적색 서브픽셀(R)의 액정셀들은 화소 어레이(10)의 3i+1 번째 컬럼에 배치된다. 녹색 서브 픽셀(G)의 액정셀들은 화소 어레이(10)의 3i+2 번째 컬럼에 배치된다. 청색 서브픽셀(B)의 액정셀들은 화소 어레이(10)의 3i+3 번째 컬럼에 배치된다. TFT 각각은 게이트라인(G1~Gn)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D3m)으로부터의 데이터전압을 화소전극(PE1~PE4)에 공급한다. 화소 어레이의 컬럼들 각각에서 TFT들은 좌우에 이웃하는 데이터라인들 사이에 교대로 접속되어 지그재그 형태로 배치된다. 이러한 TFT들의 배치에 의해, 데이터라인들(D1~D3m) 각각에는 실선과 점선 화살표와 같이 1 프레임기간 동안 동일한 극성의 데이터전압들이 공급되지만, 수직 및 수평 방향으로 이웃하는 액정셀들에는 서로 상반된 극성의 데이터전압이 공급된다. 따라서, 액정셀들에 충전되는 데이터 전압들의 극성 패턴은 도트 인버젼으로 구현된다.
화소 어레이의 상단 좌측에 배치되는 2×2 액정셀들의 예를 들면, 기수 라인들에는 제1 내지 제3m 데이터라인들(D1~D3m)의 우측에 배치된 화소전극(PE1, PE2)을 데이터라인들(D1~D3m)에 접속시키기 위한 TFT들(T1, T2)이 배치된다. 제1 TFT(T1)의 드레인전극은 제1 데이터라인(D1)에 접속되고 그 소스전극은 제1 데이터라인(1)의 우측에 배치된 제1 화소전극(PE1)에 접속된다. 제1 TFT(T1)의 게이트전극은 제1 게이트라인(G1)에 접속된다. 제2 TFT(T2)의 드레인전극은 제2 데이터라인(D2)에 접속되고 그 소스전극은 제2 데이터라인(D2)의 우측에 배치된 제2 화소전극(PE2)에 접속된다.
우수 라인들에는 제2 내지 제3m 데이터라인들(D1~Dm)의 좌측에 배치된 화소전극(PE3, PE4)을 데이터라인들(D1~Dm)에 접속시키기 위한 TFT들(T3, T4)이 배치된 다. 제3 TFT(T3)의 드레인전극은 제2 데이터라인(D2)에 접속되고 그 소스전극은 제2 데이터라인(D2)의 좌측에 배치된 제3 화소전극(PE3)에 접속된다. 제3 TFT(T3)의 게이트전극은 제2 게이트라인(G2)에 접속된다. 제4 TFT(T4)의 드레인전극은 제3 데이터라인(D3)에 접속되고 그 소스전극은 제3 데이터라인(D3)의 좌측에 배치된 제4 화소전극(PE4)에 접속된다. 제4 TFT(T4)의 게이트전극은 제2 게이트라인(G2)에 접속된다.
우수 라인들의 우측 끝단에 위치하는 끝단 TFT들은 제1 데이터라인(D1)에 접속되어 제1 데이터라인(D1)을 통해 공급되는 데이터전압을 우수 라인들의 우측 끝단에 위치하는 끝단 화소전극들(REND, GEND, BEND)에 공급한다. 제1 데이터라인(D1)에 연결된 데이터 패드는 액정표시패널의 좌측 상단에서 소스 드라이브 IC(12)의 출력단에 연결된다. 이 제1 데이터라인(D1)은 끝단 화소전극(REND, GEND, BEND)에 데이터를 공급하기 위하여, 화소 어레이(10)의 좌측 끝단으로부터 액정표시패널의 하단을 가로질러 화소 어레이(10)의 우측 끝단까지 연장된다. 끝단 TFT 각각의 드레인전극은 제1 데이터라인(D1)의 우측 연장라인에 접속되고 그 소스전극은 제1 데이터라인(D1)의 우측 연장라인의 좌측에 배치된 끝단 화소전극(REND, GEND, BEND)에 접속된다. 끝단 TFT 각각의 게이트전극은 우수 게이트라인(G2, G4)에 접속된다.
도 5는 도 1 및 도 3과 같은 액정표시장치의 소스 드라이브 IC 출력을 보여 주는 파형도이다.
도 5를 참조하면, 소스 드라이브 IC(12)는 이웃한 데이터라인들에 서로 상반 된 극성의 데이터전압들을 출력함과 아울러, 각각의 데이터라인에 공급되는 데이터전압의 극성을 1 프레임 기간 동안 동일하게 한다. 도 5에서 "+"는 정극성 데이터전압을 의미하며, "-"는 부극성 데이터전압을 의미한다.
제1 데이터라인(D1)에는 매 프레임기간마다 기수 수평기간 동안 화소 어레이(10)의 제1 컬럼(또는 최좌측 컬럼)을 따라 배치되는 기수 라인 서브픽셀들에 충전될 데이터전압이 공급되고, 기수 게이트라인들(G1, G3)에는 기수 수평기간에 게이트펄스가 공급된다. 그 결과, 화소 어레이(10)의 제1 컬럼을 따라 배치되는 기수 라인 서브픽셀들의 액정셀들은 기수 수평기간에 제1 데이터라인(D1)으로부터 공급되는 제1 컬럼의 데이터전압들을 충전한다.
제1 데이터라인(D1)에는 매 프레임기간마다 우수 수평기간 동안 화소 어레이(10)의 제3m 컬럼(또는 최우측 컬럼)을 따라 배치되는 우수 라인 서브픽셀들에 충전될 끝단 데이터전압이 공급되고, 우수 게이트라인들(G2, G4)에는 우수 수평기간에 게이트펄스가 공급된다. 도 5에서 "REND, GEND, BEND"는 끝단 데이터 전압을 의미한다. 그 결과, 화소 어레이(10)의 최우측에 배치되는 끝단 서브픽셀들의 액정셀들은 우수 수평기간에 제1 데이터라인(D1)으로부터 공급되는 끝단 데이터전압들을 충전한다.
타이밍 콘트롤러(10)는 소스 드라이브 IC(12)로부터 도 5와 같이 데이터전압들이 출력될 수 있도록 메모리를 이용하여 디지털 비디오 데이터를 정렬 순서를 재정렬한다.
도 6은 본 발명의 제2 실시예에 따른 액정표시장치를 나타낸다.
도 6을 참조하면, 액정표시장치는 액정표시패널의 상단을 가로질러 제1 데이터라인(D1)과 더미 데이터라인(DDL)을 연결하는 연결라인(61)을 구비한다. 이 액정표시장치에서, 연결라인(61)을 제외한 다른 구성요소들은 전술한 제1 실시예와 실질적으로 동일하므로 제1 실시예와 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다. 이 액정표시장치에서 화소 어레이(10)와 그 데이터 전압은 도 2 내지 도 4와 실질적으로 동일하다.
도 7은 연결라인(61)을 통해 연결되는 제1 데이터라인(D1)과 더미 데이터라인(DDL)을 상세히 보여 주는 평면도이다. 도 8은 도 7에서 선 "Ⅰ-Ⅰ’"을 따라 절취하여 제1 데이터라인(D1)과 연결라인(61)의 연결부분을 보여 주는 단면도이다.
도 7 및 도 8을 참조하면, 연결라인(61)은 액정표시패널의 상단에서 데이터라인들이나 링크라인들(62)을 가로질러 제1 데이터라인(D1)과 더미 데이터라인(DDL)을 연결한다. 더미 데이터라인(DDL)은 도 2 및 도 4의 화소 어레이(10)에서 최우측 컬럼에 배치되는 끝단 TFT에 연결되고 소스 드라이브 IC의 출력채널에 연결되지 않는다. 링크라인들(62)은 데이터라인들과 소스 드라이브 IC들의 출력채널을 1:1로 연결시키는 금속배선이다.
연결라인(61)은 게이트라인 및 TFT의 게이트전극과 동시에 형성되는 게이트 금속 패턴으로써 액정표시패널의 하부 유리기판 상에 형성된다. 연결라인(61) 위에는 무기 절연재료로 증착되는 게이트 절연막(GI)이 형성되고, 그 위에 도시하지 않은 반도체층과 소스/드레인 금속이 형성된다. 소스/드레인 금속은 포토리소그래 피 공정에 의해 패터닝된다. 그 결과, 데이터라인들, TFT의 소스 및 드레인전극, 그리고 링크라인들(62)은 소스/드레인 금속으로 형성된다.
소스/드레인 금속 위에는 무기 또는 유기 절연재료로 된 페시베이션층(PASSI)이 형성된다. 페시베이션층(PASSI)에는 포토리소그래피 공정에 의해 연결라인(61)과 데이터라인(D1 또는, 데이터라인과 연결된 링크라인)의 일부를 노출시키는 제1 및 제2 콘택홀(CNT1, CNT2)이 형성된다. 페시베이션층(PASSI)에는 인듐 틴 옥사이드(Indium Tin Oxide : ITO)와 같은 투명전극재료가 증착되고 패터닝된다. 이 때, 페시베이션층(PASSI) 상에는 제1 및 제2 콘택홀(CNT1, CNT2)을 통해 연결라인(61)과 제1 데이터라인(D1)을 연결하는 ITO 패턴이 형성된다. 도 7 및 도 8과 동일한 연결 구조로, 더미 데이터라인(DDL)도 연결라인(61)에 연결된다. 도 7에서 "ITO1" 은 제1 데이터라인(D1)과 연결라인(61)을 상호 접속시키기 위한 ITO 패턴이고, "ITO2"는 더미 데이터라인(DDL)과 연결라인(61)을 상호 접속시키기 위한 ITO 패턴이다.
도 9는 본 발명의 제3 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 9를 참조하면, 액정표시장치는 액정표시패널의 상단을 가로질러 제1 데이터라인(D1)과 더미 데이터라인(DDL)을 연결하는 TCP 라인(TCPL) 및 LOG 라인(Line On Glass Line, LOGL)을 구비한다. 이 액정표시장치에서, TCP 라인(TCPL) 및 LOG 라인(LOGL)을 제외한 다른 구성요소들은 전술한 실시예들과 실질적으로 동일하므로 전술한 실시예들과 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다. 이 액정표시장치에서 화소 어레이(10)와 그 데이터 전압은 도 2 내지 도 4와 실질적으로 동일하다.
TCP 라인(TCPL)은 소스 드라이브 IC(12)가 실장되는 TCP(15) 각각의 상면 또는 하면에 형성된다. LOG 라인(LOGL)은 액정표시패널의 하부 유리기판 상에 직접 형성된다. TCP 라인(TCPL)과 LOG 라인(LOGL)은 액정표시패널의 상단을 가로 질러 전술한 실시예들과 마찬가지로 제1 데이터라인(D1)과 더미 데이터라인(DDL)을 직렬로 연결한다. 따라서, 제1 데이터라인(D1)을 통해 공급되는 데이터전압은 TCP 라인(TCPL)과 LOG 라인(LOGL)을 경유하여 화소 어레이의 우측 끝단 컬럼에 배치되는 끝단 서브픽셀들의 화소전극들에 공급될 수 있다.
도 10은 본 발명의 제4 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 10을 참조하면, 액정표시장치는 좌측 TCP(15), 제1 소스 PCB(14), 제1 연성회로기판(17A), 콘트롤 PCB(16), 제2 연성회로기판(17B), 제2 소스 PCB(14B), 좌측 TCP(15)를 경유하는 연결라인(101)을 구비한다. 이 액정표시장치에서, 연결라인(101), 소스 PCB가 2개로 분리된 구조, 및 연성회로기판이 2 개로 분리된 구조를 제외한 다른 구성요소들은 전술한 실시예들과 실질적으로 동일하므로 전술한 실시예들과 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다. 이 액정표시장치에서 화소 어레이(10)와 그 데이터 전압은 도 2 내지 도 4와 실질적으로 동일하다.
연결라인(101)은 제1 데이터라인(D1)의 데이터 패드, 그 데이터패드를 통해 데이터전압을 공급하기 위한 제1 소스 드라이브 IC(12)의 출력채널에 연결되는 금 속배선이다. 이 연결라인(101)은 액정표시패널의 상단 좌측에 접착된 좌측 TCP(15), 제1 소스 PCB(14A), 제1 연성회로기판(17A), 콘트롤 PCB(16), 제2 연성회로기판(17B), 제2 소스 PCB(14B), 액정표시패널의 상단 우측에 접착된 우측 TCP(15)를 경유하여 제1 데이터라인(D1)과 더미 데이터라인(DDL)을 직렬로 연결한다. 따라서, 제1 데이터라인(D1)을 통해 공급되는 데이터전압은 연결라인(101)을 통해 화소 어레이의 우측 끝단 컬럼에 배치되는 끝단 서브픽셀들의 화소전극에 공급될 수 있다.
도 11은 본 발명의 제5 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 11을 참조하면, 액정표시장치는 TCP(12)와 소스 PCB(14)경유하는 연결라인(111)을 구비한다. 이 액정표시장치에서, 연결라인(111)을 제외한 다른 구성요소들은 전술한 실시예들과 실질적으로 동일하므로 전술한 실시예들과 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다. 이 액정표시장치에서 화소 어레이(10)와 그 데이터 전압은 도 2 내지 도 4와 실질적으로 동일하다. 소스 PCB(14)와 연성 회로기판(17)은 두 개로 분리될 수 있다.
연결라인(111)은 제1 데이터라인(D1)의 데이터 패드, 그 데이터패드를 통해 데이터전압을 공급하기 위한 제1 소스 드라이브 IC(12)의 출력채널에 연결되는 금속배선이다. 이 연결라인(111)은 액정표시패널의 상단 좌측에 접착되는 좌측 TCP(15), 소스 PCB(14), 및 액정표시패널의 상단 우측에 접착된 우측 TCP(15)를 경유하여 제1 데이터라인(D1)과 더미 데이터라인(DDL)을 직렬로 연결한다. 따라서, 제1 데이터라인(D1)을 통해 공급되는 데이터전압은 연결라인(111)을 통해 화소 어레이의 우측 끝단 컬럼에 배치되는 끝단 서브픽셀들의 화소전극에 공급될 수 있다.
도 12는 본 발명의 제5 실시예에 따른 액정표시장치를 보여 주는 블록도이다. 도 13은 도 2에 도시된 데이터라인들에 공급되는 데이터전압을 보여 주는 파형도이다.
도 12 및 도 13을 참조하면, 액정표시장치는 화소 어레이의 우측 끝단에 형성되는 더미 데이터라인(DDL)과, 그 더미 데이터라인(DDL)에 데이터전압을 공급하는 소스 드라이브 IC(12)를 구비한다. 이 액정표시장치에서, 더미 데이터라인(DDL)와 소스 드라이브 IC(12)의 연결 구조를 제외한 다른 구성요소들은 전술한 실시예들과 실질적으로 동일하므로 전술한 실시예들과 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다. 제1 데이터라인(D1)과 더미 데이터라인(DDL)이 연결되지 않은 것을 제외한 다른 화소 어레이의 구성은 도 2 내지 도 4의 화소 어레이와 실질적으로 동일하다.
액정표시패널의 상단 우측에 배치되는 소스 드라이브 IC(12)는 더미 데이터라인(DDL)에 연결되는 출력채널을 더 포함한다. 따라서, 더미 데이터라인(DDL)은 전술한 실시예들과 달리 제1 데이터라인(D1)에 연결될 필요 없이 소스 드라이브 IC(12)로부터 직접 데이터전압을 공급 받는다.
제1 데이터라인(D1)에는 액정표시패널의 상단 좌측에 배치되는 소스 드라이브 IC로부터 매 프레임기간마다 기수 수평기간 동안에만 화소 어레이(10)의 최좌측 컬럼에 배치된 서브픽셀들에 공급될 데이터전압을 공급받는다. 이에 비하여, 더미 데이터라인(D1)에는 액정표시패널의 상단 우측에 배치되는 소스 드라이브 IC로부터 매 프레임기간마다 우수 수평기간 동안에만 화소 어레이(10)의 최우측 컬럼에 배치된 끝단 서브픽셀들에 공급될 데이터전압을 공급받는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 제1 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 2는 화소 어레이의 제1 실시예를 보여 주는 도면이다.
도 3은 도 2에 도시된 데이터라인들에 공급되는 데이터전압을 보여 주는 파형도이다.
도 4는 화소 어레이의 제2 실시예를 보여 주는 도면이다.
도 5는 도 4에 도시된 데이터라인들에 공급되는 데이터전압을 보여 주는 파형도이다.
도 6은 본 발명의 제2 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 7은 도 6에 도시된 연결라인을 통해 연결되는 제1 데이터라인과 더미 데이터라인을 상세히 보여 주는 평면도이다.
도 8은 도 7에서 선 "Ⅰ-Ⅰ’"을 따라 절취하여 제1 데이터라인과 연결라인의 연결부분을 보여 주는 단면도이다.
도 9는 본 발명의 제3 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 10은 본 발명의 제4 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 11은 본 발명의 제2 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 12는 본 발명의 제2 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 13은 도 2에 도시된 데이터라인들에 공급되는 데이터전압을 보여 주는 파형도이다.
도면의 주요 부분에 대한 부호의 설명
10 : 화소 어레이 11 : 타이밍 콘트롤러
12 : 소스 드라이브 IC 13 : 게이트 구동회로

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 데이터라인들과 게이트라인들이 교차되고 그 라인들의 교차 구조에 의해 매트릭스 형태의 액정셀들이 배열되고 TFT들이 이웃한 데이터라인들에 지그재그 형태로 교대로 접속된 화소 어레이를 포함한 액정표시패널;
    상기 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 IC들;
    상기 게이트라인들에 게이트펄스를 순차적으로 공급하기 위한 게이트 구동회로;
    상기 소스 드라이브 IC들이 각각 실장되는 다수의 TCP들;
    상기 TCP들 중 적어도 하나 이상에 형성되는 TCP 라인; 및
    상기 액정표시패널의 유리기판 상에 형성되고, 상기 TCP 라인에 직렬로 연결되는 LOG 라인을 더 구비하고,
    상기 TCP 라인과 상기 LOG 라인은 상기 화소 어레이의 일측 끝단에 배치된 일측 데이터라인과 상기 화소 어레이의 타측 끝단에 배치된 타측 데이터라인을 연결하는 것을 특징으로 하는 액정표시장치.
  6. 데이터라인들과 게이트라인들이 교차되고 그 라인들의 교차 구조에 의해 매트릭스 형태의 액정셀들이 배열되고 TFT들이 이웃한 데이터라인들에 지그재그 형태로 교대로 접속된 화소 어레이를 포함한 액정표시패널;
    상기 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 IC들;
    상기 게이트라인들에 게이트펄스를 순차적으로 공급하기 위한 게이트 구동회로;
    상기 소스 드라이브 IC들이 각각 실장되는 다수의 TCP들;
    상기 TCP들과 접속되는 소스 PCB;
    상기 소스 드라이브 IC들과 상기 게이트 구동회로를 제어하기 위한 타이밍 콘트롤러;
    상기 타이밍 콘트롤러가 실장된 콘트롤 PCB;
    상기 소스 PCB와 상기 콘트롤 PCB를 연결하는 연성 회로기판; 및
    적어도 하나 이상의 상기 TCP, 상기 소스 PCB, 상기 연성 회로기판, 상기 콘트롤 PCB를 경유하여 상기 화소 어레이의 일측 끝단에 배치된 일측 데이터라인과 상기 화소 어레이의 타측 끝단에 배치된 타측 데이터라인을 연결하는 연결배선을 더 구비하는 것을 특징으로 하는 액정표시장치.
  7. 데이터라인들과 게이트라인들이 교차되고 그 라인들의 교차 구조에 의해 매트릭스 형태의 액정셀들이 배열되고 TFT들이 이웃한 데이터라인들에 지그재그 형태로 교대로 접속된 화소 어레이를 포함한 액정표시패널;
    상기 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 IC들;
    상기 게이트라인들에 게이트펄스를 순차적으로 공급하기 위한 게이트 구동회로;
    상기 소스 드라이브 IC들이 각각 실장되는 다수의 TCP들;
    상기 TCP들과 접속되는 소스 PCB; 및
    적어도 하나 이상의 상기 TCP와 상기 소스 PCB를 경유하여 상기 화소 어레이의 일측 끝단에 배치된 일측 데이터라인과 상기 화소 어레이의 타측 끝단에 배치된 타측 데이터라인을 연결하는 연결배선을 더 구비하는 것을 특징으로 하는 액정표시장치.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 타측 데이터라인은 상기 소스 드라이브 IC들에 접속되지 않는 것을 특징으로 하는 액정표시장치.
  9. 데이터라인들과 게이트라인들이 교차되고 그 라인들의 교차 구조에 의해 매트릭스 형태의 액정셀들이 배열되고 TFT들이 이웃한 데이터라인들에 지그재그 형태로 교대로 접속된 화소 어레이를 포함한 액정표시패널;
    상기 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 IC들;
    상기 게이트라인들에 게이트펄스를 순차적으로 공급하기 위한 게이트 구동회로를 구비하고,
    상기 화소 어레이의 일측 끝단에 배치된 일측 데이터라인에는 상기 액정표시패널의 일측에 배치된 일측 소스 드라이브 IC로부터 출력되는 데이터전압이 공급되고,
    상기 화소 어레이의 타측 끝단에 배치된 타측 데이터라인에는 상기 액정표시패널의 타측에 배치된 타측 소스 드라이브 IC로부터 출력되는 데이터전압이 공급되는 것을 특징으로 하는 액정표시장치.
  10. 제 9 항에 있어서,
    상기 일측 소스 드라이브 IC는,
    매 프레임기간마다 기수 수평기간에만 상기 일측 데이터라인에 데이터전압을 공급하고,
    상기 타측 소스 드라이브 IC는,
    상기 매 프레임기간마다 우수 수평기간에만 상기 타측 데이터라인에 데이터 전압을 공급하는 것을 특징으로 하는 액정표시장치.
KR1020090063112A 2009-07-10 2009-07-10 액정표시장치 KR101307554B1 (ko)

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