KR101695296B1 - 박막트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents

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Abstract

본원의 일 실시예는 표시영역에 대응한 셀 어레이, 및 표시영역의 외곽인 비표시영역 중 일부영역에 대응한 GIP를 포함하는 박막트랜지스터 어레이 기판에 있어서, 상기 GIP는, 기판 상에 형성되는 제 1 배선; 상기 기판 상의 전면에 상기 제 1 배선을 덮도록 형성되는 제 1 절연막; 상기 제 1 절연막 상에 형성되는 제 2 배선; 상기 제 1 절연막 상의 전면에 상기 제 2 배선을 덮도록 형성되는 제 2 절연막; 상기 제 2 절연막 상의 전면에 형성되는 제 3 절연막; 및 상기 제 3 절연막 상에 형성되고, 제 1 및 제 2 콘택홀을 통해 상기 제 1 및 제 2 배선 사이를 연결하는 제 3 배선을 포함하고, 상기 제 3 절연막은 상기 제 1 및 제 2 콘택홀에 대응하도록 제거되는 제 1 영역, 상기 제 1 및 제 2 콘택홀 사이의 이격영역에 대응하고 제 1 두께범위로 형성되는 제 2 영역, 및 상기 제 1 및 제 2 영역을 제외한 나머지이고 상기 제 1 두께범위와 상이한 제 2 두께범위로 형성되는 제 3 영역을 포함하고, 상기 제 1 두께범위의 최소값은 상기 제 2 두께범위의 최대값보다 큰 박막트랜지스터 어레이 기판을 제공한다.

Description

박막트랜지스터 어레이 기판 및 그의 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
본원은 GIP를 포함하는 박막트랜지스터 어레이 기판 및 그의 제조방법에 관한 것으로, 특히 GIP의 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그의 제조방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다. 이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면합착된 구조이다.
일반적으로 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 평판표시장치는 복수의 화소영역 각각을 독립적으로 구동시키는 셀 어레이를 포함한 박막트랜지스터 어레이 기판을 포함한다.
셀 어레이는 복수의 화소영역을 정의하도록 상호 교차하는 방향으로 나열된 게이트라인과 데이터라인, 게이트라인과 데이터라인의 교차영역에 복수의 화소영역에 대응하여 형성된 복수의 스위치소자, 및 복수의 화소영역에 대응하여 형성되고 복수의 스위치소자와 연결되는 복수의 화소전극을 포함한다.
게이트라인은 게이트드라이버에 연결되어 복수의 화소영역 각각의 게이트신호를 공급하고, 데이터라인은 데이터드라이버에 연결되어 복수의 화소영역 각각의 데이터신호를 공급한다.
이때, 게이트드라이버는 복수의 게이트라인 중 적어도 하나에 순차적으로 게이트신호를 출력하는 회로로서, 데이터드라이버보다 간단하다. 그러므로, 공정수의 감소, 공정시간 단축 및 재료비 절감을 위해, 게이트드라이버는 박막트랜지스터 어레이 기판의 일부로 형성될 수 있다. 이와 같이, 박막트랜지스터 어레이 기판의 일부로 형성된 게이트드라이버는 GIP(Gate Driver In Panel)라 지칭된다.
일반적으로, GIP는 한정된 개수의 금속층으로 구현되어야 하므로, 배선 간 합선을 방지하기 위한 적어도 하나의 점핑부를 포함한다.
도 1은 일반적인 GIP를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 일반적인 GIP(10)는 기판(11) 상에 형성된 제 1 배선(12), 제 1 배선을 덮도록 형성된 제 1 절연막(13), 제 1 절연막(13) 상에 형성된 제 2 배선(14), 제 2 배선(14)을 덮도록 형성된 제 2 절연막(15), 및 제 2 절연막(15) 상에 형성되고, 제 1 및 제 2 콘택홀(CT1, CT2)을 통해 제 1 및 제 2 배선(12, 14) 사이를 연결하는 제 3 배선(16)을 포함한다.
여기서, 제 1 절연막(13)은 그 하부의 제 1 배선(12)에 의한 테이퍼를 포함하도록 형성되고, 제 2 절연막(15)은 그 하부의 제 1 배선(12) 및 제 2 배선(14)에 의한 테이퍼를 포함하도록 형성된다.
그리고, 제 3 배선(16)은 제 2 절연막(15) 상에, 제 1 및 제 2 콘택홀(CT1, CT2) 및 이들 사이의 이격영역에 대응하도록 형성됨으로써, 제 1 및 제 2 배선(12, 14) 사이를 연결하는 점핑부가 된다.
한편, 마스크 공정수를 최소화하기 위하여, 제 1 및 제 2 콘택홀(CT1, CT2)은 동일한 노광마스크 공정으로 형성된다. 즉, 제 2 절연막(15) 상에 제 1 및 제 2 콘택홀(CT1, CT2) 각각에 대응한 제 2 절연막(15)의 일부를 노출하는 개구부를 포함하는 노광마스크(미도시)를 형성한 상태에서, 제 1 및 제 2 절연막(13, 15)에 대한 식각을 실시한다. 이때, 제 2 콘택홀(CT1)이 형성된 이후에도, 제 1 콘택홀(CT1)이 형성되기까지 식각이 유지되어야 하므로, 자연히 제 2 절연막(15)에 대한 식각은 과잉식각(over etching)이 된다.
그리고, 제 1 및 제 2 콘택홀(CT1, CT2)을 형성한 후, 제 2 절연막(15)으로부터 노광마스크를 제거 시, 제 2 절연막(15)이 손상될 수 있고, 특히, 제 2 절연막(15) 중 테이퍼에 해당하는 일부가 노광마스크와 함께 제거될 수 있다.
이와 같은 과잉식각 및 노광마스크 제거 과정에 의해, 제 2 절연막(15)이 일부 제거됨으로써, 제 2 절연막(15)에 의한 단차가 증가하게 된다.
특히, 제 1 및 제 2 콘택홀(CT1, CT2) 사이의 이격영역에서, 제 2 절연막(15)에 의한 단차가 커지면, 도 1에서 점선원으로 도시한 바와 같이, 제 2 절연막 상에 형성되는 제 3 배선(16)이 단선될 수 있다. 이로 인해, 제 1 및 제 2 배선(12, 14) 간 점핑부에 대한 신뢰도가 저하되고, GIP의 신뢰도가 저하되는 문제점이 있다.
본원은 점핑부의 단선불량을 방지할 수 있어, GIP의 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 표시영역에 대응한 셀 어레이, 및 표시영역의 외곽인 비표시영역 중 일부영역에 대응한 GIP를 포함하는 박막트랜지스터 어레이 기판에 있어서, 상기 GIP는, 기판 상에 형성되는 제 1 배선; 상기 기판 상의 전면에 상기 제 1 배선을 덮도록 형성되는 제 1 절연막; 상기 제 1 절연막 상에 형성되는 제 2 배선; 상기 제 1 절연막 상의 전면에 상기 제 2 배선을 덮도록 형성되는 제 2 절연막; 상기 제 2 절연막 상의 전면에 형성되는 제 3 절연막; 상기 제 1 배선의 일부를 노출하도록, 상기 제 1, 제 2 및 제 3 절연막을 관통하여 형성되는 제 1 콘택홀; 상기 제 2 배선의 일부를 노출하도록, 상기 제 2 및 제 3 절연막을 관통하여 형성되는 제 2 콘택홀; 및 상기 제 3 절연막 상에 형성되고, 상기 제 1 및 제 2 콘택홀을 통해 상기 제 1 및 제 2 배선 사이를 연결하는 제 3 배선을 포함하는 박막트랜지스터 어레이 기판을 제공한다.
여기서, 상기 제 3 절연막은 상기 제 1 및 제 2 콘택홀에 대응하도록 제거되는 제 1 영역, 상기 제 1 및 제 2 콘택홀 사이의 이격영역에 대응하고 제 1 두께범위로 형성되는 제 2 영역, 및 상기 제 1 및 제 2 영역을 제외한 나머지이고 상기 제 1 두께범위와 상이한 제 2 두께범위로 형성되는 제 3 영역을 포함하고, 상기 제 1 두께범위의 최소값은 상기 제 2 두께범위의 최대값보다 크다.
그리고, 본원은 표시영역에 대응하여 복수의 화소영역을 정의하는 셀 어레이, 및 표시영역의 외곽인 비표시영역 중 일부영역에 대응한 GIP를 포함하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 기판 상의 제 1 금속막을 패터닝하여, 상기 비표시영역의 일부영역에 제 1 배선을 형성하는 단계; 상기 기판 상의 전면에 상기 제 1 배선을 덮는 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상의 제 2 금속막을 패터닝하여, 상기 비표시영역의 일부영역에 제 2 배선을 형성하는 단계; 상기 제 1 절연막 상의 전면에, 상기 제 2 배선을 덮는 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상의 전면에 포토레지스트막을 형성하는 단계; 상기 포토레지스트막 상측에 하프톤마스크를 형성한 상태에서 상기 포토레지스트막을 패터닝하여, 상기 제 1 배선 및 상기 제 2 배선 각각의 일부에 대응하여 상기 제 2 절연막을 노출하는 제 1 영역, 상기 제 1 영역 사이의 이격영역에 대응하고 제 1 두께범위를 갖는 제 2 영역, 및 상기 제 1 및 제 2 영역을 제외한 나머지이고 상기 제 1 두께범위와 상이한 제 2 두께범위를 갖는 제 3 영역을 포함하는 제 3 절연막을 형성하는 단계; 상기 제 3 절연막을 마스크로 이용한 상태에서, 상기 제 1 및 제 2 절연막에 대한 식각을 실시하여, 상기 제 1 배선의 일부를 노출하도록 상기 제 1, 제 2 및 제 3 절연막을 관통하는 제 1 콘택홀, 및 상기 제 2 배선의 일부를 노출하도록 상기 제 2 및 제 3 절연막을 관통하는 제 2 콘택홀을 형성하는 단계; 및 상기 제 3 절연막 상의 제 3 금속막을 패터닝하여, 상기 비표시영역의 일부영역에, 상기 제 1 및 제 2 콘택홀을 통해 상기 제 1 및 제 2 배선 사이를 연결하는 제 3 배선을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 더 제공한다. 여기서, 상기 제 1 두께범위의 최소값은 상기 제 2 두께범위의 최대값보다 크다.
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 비표시영역 중 일부 영역에 형성되는 GIP를 포함하고, GIP는 기판 상의 제 1 배선, 제 1 배선을 덮는 제 1 절연막, 제 1 절연막 상의 제 2 배선, 제 2 배선을 덮도록 순차 적층된 제 2 및 제 3 절연막, 그리고 제 3 절연막 상에 형성되고 제 1 및 제 2 콘택홀을 통해 노출된 제 1 및 제 2 배선 각각의 일부와 연결되어 제 1 및 제 2 배선을 연결하는 제 3 배선을 포함한다. 그 중 제 3 절연막은 제 1 및 제 2 콘택홀에 대응하도록 제거되는 영역인 제 1 영역, 제 1 및 제 2 콘택홀 사이의 이격영역에 대응한 제 2 영역, 및 제 1 및 제 2 영역을 제외한 나머지인 제 3 영역을 포함하여 이루어진다. 이때, 제 3 절연막 중 제 2 영역은 제 3 영역보다 두껍게 형성된다.
이와 같이, 제 1 및 제 2 콘택홀 사이의 이격영역에서, 제 3 절연막이 다른 영역보다 두껍게 형성됨에 따라, 제 2 절연막에 의한 테이퍼 형상이 복사되지 않게 되어, 단차가 감소될 수 있다. 그러므로, 제 3 절연막 상에 형성되는 제 3 배선이 단차로 인해 단선되는 것을 방지할 수 있어, 점핑부에 대한 신뢰도가 향상될 수 있고, 그로 인해, 박막트랜지스터 어레이 기판의 신뢰도가 향상될 수 있다.
더불어, 제 1 및 제 2 콘택홀 사이의 이격영역에서만 제 3 절연막이 두껍게 형성되므로, GIP에 불필요한 기생커패시턴스가 증가하는 것을 방지할 수 있어, GIP의 신뢰도가 저하되는 것을 방지할 수 있다.
그리고, 본원의 일 실시예에 따르면, 제 3 절연막을 제 1 및 제 2 콘택홀을 형성하기 위한 마스크로 이용함에 따라, 마스크 공정수가 증가하는 것을 방지할 수 있고, 제 1 및 제 2 콘택홀을 형성하는 공정에서 제 3 절연막을 마스크로 이용하므로, 마스크의 제거에 따른 제 2 절연막의 손상을 미연에 방지할 수 있다.
도 1은 일반적인 GIP를 나타낸 단면도이다.
도 2는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 개요도이다.
도 3은 도 2의 TFT를 나타낸 단면도이다.
도 4는 도 2의 GIP 중 점핑부를 나타낸 평면도이다.
도 5는 도 4의 I-I'를 나타낸 단면도이다.
도 6은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 순서도이다.
도 7a 내지 도 7h는 도 6의 각 단계를 나타낸 공정도이다.
이하, 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법에 대해 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 2 내지 도 5를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 2는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 개요도이다. 그리고, 도 3은 도 2의 TFT를 나타낸 단면도이다. 또한, 도 4는 도 2의 GIP 중 점핑부를 나타낸 평면도이고, 도 5는 도 4의 I-I'를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 표시영역(AA)에 대응한 셀 어레이, 및 표시영역(AA)의 외곽인 비표시영역 중 일부에 대응한 GIP(Gate driver In Panel)을 포함한다.
셀 어레이는 표시영역(AA)에 대응하여 복수의 화소영역을 정의하도록 상호 교차하는 방향으로 형성된 게이트라인(GL)과 데이터라인(DL), 복수의 화소영역에 대응하여 게이트라인(GL)과 데이터라인(DL)의 교차영역에 형성되는 복수의 박막트랜지스터(TFT), 및 복수의 화소영역에 대응하여 형성되고 복수의 박막트랜지스터(TFT)에 연결되는 복수의 화소전극(PX)을 포함한다.
게이트라인(GL)은 박막트랜지스터 어레이 기판(100)의 일부로 형성된 게이트 드라이버인 GIP에 연결되어, 복수의 박막트랜지스터(TFT)에 각각의 게이트신호를 공급한다.
데이터라인(DL)은 데이터 드라이버(D-Dr)에 연결되어, 복수의 박막트랜지스터(TFT)에 각각의 데이터신호를 공급한다.
도 3에 도시한 바와 같이, 복수의 박막트랜지스터(TFT) 각각은 기판(101) 상에 형성되는 게이트전극(110), 기판(101) 상의 전면에 게이트전극(110)을 덮도록 형성되는 제 1 절연막(120), 제 1 절연막(120) 상에 게이트전극(110)의 적어도 일부와 오버랩하도록 반도체물질로 형성되는 액티브층(130), 액티브층(130)의 양측 상에 각각 오버랩하도록, 상호 이격하여 형성되는 소스전극(141)과 드레인전극(142), 및 제 1 절연막(120) 상의 전면에 액티브층(130)과 소스전극(141)과 드레인전극(142) 각각을 덮도록 형성되는 제 2 절연막(150), 및 제 2 절연막(150) 상에 제 1 두께범위(D1)로 형성되는 제 3 절연막(160)을 포함한다.
도 3에 상세히 도시되어 있지 않으나, 게이트전극(110)은 기판(101) 상에 제 1 방향으로 배열된 게이트라인(도 2의 GL)으로부터 각 화소영역에 대응하도록 분기된 형태로 형성된다. 그리고, 소스전극(141)은 제 1 절연막(120) 상에 제 1 방향에 교차하는 제 2 방향으로 배열된 데이터라인(도 2의 DL)으로부터 각 화소영역에 대응하도록 분기된 형태로 형성된다.
그리고, 액티브층(130)과 소스/드레인전극(141, 142)은, 하프톤마스크를 이용하여 제 1 절연막(120) 상에 순차 적층된 반도체막과 제 2 금속층을 차등 패터닝함으로써, 하나의 마스크공정으로 형성될 수 있다.
화소전극(도 2의 PX, 170)은 제 3 절연층(160) 상에 형성된다. 그리고, 화소전극(170)은 드레인전극(142)의 일부를 노출하도록 제 2 및 제 3 절연막(150, 160)을 관통하여 형성된 화소콘택홀(CT_P)을 통해 드레인전극(142)과 연결된다.
도 4에 도시한 바와 같이, GIP는 제 1 배선(111), 제 2 배선(143), 제 1 배선(111)의 일부에 대응한 제 1 콘택홀(CT1), 제 2 배선(143)의 일부에 대응한 제 2 콘택홀(CT2), 및 제 1 및 제 2 콘택홀(CT1, CT2)을 통해 제 1 및 제 2 배선(111, 143) 사이를 연결하는 제 3 배선(171)을 포함한다. 여기서, 제 3 배선(171)은 제 1 및 제 2 콘택홀(CT1, CT2), 그리고 그들 사이의 이격영역을 모두 포함하는 영역에 형성된다.
구체적으로, 도 5에 도시한 바와 같이, GIP는 기판(101) 상에 형성되는 제 1 배선(111), 기판(101) 상의 전면에 제 1 배선(111)을 덮도록 형성되는 제 1 절연막(120), 제 1 절연막(120) 상에 형성되는 제 2 배선(143), 제 1 절연막(120) 상의 전면에 제 2 배선(143)을 덮도록 형성되는 제 2 절연막(150), 제 2 절연막(150) 상의 전면에 형성되는 제 3 절연막(160), 제 1 배선(111)의 일부를 노출하도록 제 1, 제 2 및 제 3 절연막(120, 150, 160)을 관통하여 형성되는 제 1 콘택홀(CT1), 제 2 배선(143)의 일부를 노출하도록 제 2 및 제 3 절연막(150, 160)을 관통하여 형성되는 제 2 콘택홀(CT2), 및 제 3 절연막(160) 상에 형성되고, 제 1 및 제 2 콘택홀(CT1, CT2)을 통해 제 1 및 제 2 배선(111, 143) 사이를 연결하는 제 3 배선(171)을 포함한다.
그리고, GIP는 제 2 배선(143)과 제 1 절연막(120) 사이에 개재되어 형성되는 반도체물질층(131)을 더 포함할 수 있다.
제 1 배선(111)은 박막트랜지스터(TFT)의 게이트전극(도 3의 110)과 함께, 기판(101) 상의 제 1 금속층을 패터닝하여 형성된다.
제 1 절연막(120)은 박막트랜지스터(TFT)의 게이트전극(110), 및 제 1 배선(111) 각각을 덮도록, 기판(101) 상의 전면에 형성된다.
반도체물질층(131)은 박막트랜지스터(TFT)의 액티브층(도 3의 130)과 함께, 제 1 절연막(120) 상에 형성된다.
제 2 배선(143)은 박막트랜지스터(TFT)의 소스/드레인전극(도 3의 141, 142)과 함께, 반도체물질층(131) 상에 형성된다. 이때, 반도체물질층(131)과 제 2 배선(143)이 순차 적층된 구조인 것은, 박막트랜지스터(TFT)의 액티브층(130)과 소스/드레인전극(141, 142)과 마찬가지로, 하프톤마스크를 이용하여 제 1 절연막(120) 상의 반도체막과 제 2 금속층을 차등 패터닝함으로써, 하나의 마스크공정으로 형성되기 때문이다.
제 2 절연막(150)은 박막트랜지스터(TFT)의 액티브층(130)과 소스/드레인전극(141, 142), 및 제 2 배선(143) 각각을 덮도록, 제 1 절연막(120) 상의 전면에 형성된다.
제 3 절연막(160)은 제 2 절연막(150) 상에 형성되되, 두께가 다른 제 1 내지 제 3 영역을 포함한다.
그리고, 제 3 절연막(160)은 제 1 및 제 2 콘택홀(CT1, CT2)을 형성하도록 제 1 및 제 2 절연막(120, 150)에 대한 식각을 실시하는 동안, 마스크(mask)로 이용된다. 이를 위하여, 제 3 절연막(160)은 노광 가능한 포토레지스트물질로 형성된다. 예시적으로, 제 3 절연막(160)은 네거티브 포토아크릴(negative photoacryl)로 형성될 수 있다.
제 3 절연막(160) 중에서, 제 1 영역(A1)은 박막트랜지스터(TFT)의 화소콘택홀(CT_P), 그리고 제 1 및 제 2 콘택홀(CT1, CT2)에 대응하도록, 제 3 절연막(160)이 제거되는 영역이다. 즉, 제 1 영역(A1)은 두께가 0인 영역이다.
제 2 영역(A2)은 제 1 및 제 2 콘택홀(CT1, CT2) 사이의 이격영역에 대응하고, 제 1 두께범위(D1)로 형성되는 영역이다. 여기서, 제 1 두께범위(D1)는 제 3 절연막(160) 하부에 형성된 제 2 절연막(150)의 테이퍼가 복사되지 않을 정도의 두께이다. 이에, 제 2 영역(A2)는 평평하거나, 또는 제 2 절연막(150)보다 단차가 감소된 상면을 갖는다.
더불어, 도 3의 도시와 같이, 박막트랜지스터(TFT)은 스토리지커패시턴스를 확보하기 위해, 제 1 두께범위(D1)의 제 3 절연막(160)을 포함할 수 있다.
제 3 영역(A3)은 제 1 및 제 2 영역(A1, A2)을 제외한 나머지로서, 제 1 두께범위(D1)와 상이한 제 2 두께범위(D2)로 형성되는 영역이다. 이때, GIP에 불필요한 기생커패시턴스가 발생하는 것을 방지하기 위하여, 제 3 영역(A3)은 제 2 영역(A2)보다 얇게 형성된다.
즉, 제 1 두께범위(D1)의 최소값은 제 2 두께범위(D2)의 최대값보다 크다.
제 3 배선(171)은 제 3 절연막(160) 상에, 제 1 및 제 2 콘택홀(CT1, CT2)을 통해 제 1 및 제 2 배선(111, 143) 각각과 접하도록 형성된다. 이에, 제 3 배선(171)은 제 1 배선(111)과 제 2 배선(143) 사이를 연결하는 점핑부가 된다.
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 있어서, GIP는 제 1 콘택홀(CT1)과 제 2 콘택홀(CT2) 사이의 이격영역에 대응하여, 다른 나머지 영역보다 두꺼운 제 1 두께범위(D1)로 형성되는 제 3 절연막(160)을 포함한다. 이에 따라, 제 3 절연막(160) 상에, 제 1 및 제 2 배선(111, 143)에 대한 점핑부로 형성되는 제 3 배선(171)이 단차로 인해 단선되는 것을 방지할 수 있다.
그리고, GIP 중, 제 1 및 제 2 콘택홀(CT1, CT2) 사이의 이격영역에 대응한 제 2 영역의 제 3 절연막(160)만이 제 1 두께범위(D1)로 형성됨으로써, GIP에 불필요한 기생커패시턴스가 증가하는 것을 방지할 수 있다.
이에 따라, 점핑부, 및 그를 포함한 GIP에 대한 신뢰도가 향상될 수 있고, 그로 인해, 박막트랜지스터 어레이 기판의 신뢰도 또한 향상될 수 있다.
다음, 도 6 및 도 7a 내지 도 7h를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 제조하는 방법에 대해 설명한다.
도 6은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 제조하는 방법을 나타낸 순서도이고, 도 7a 내지 도 7h는 도 6의 각 단계를 나타낸 공정도이다.
도 6에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은, 기판 상의 제 1 금속막을 패터닝하여, 제 1 배선을 형성하는 단계(S100), 기판 상의 전면에 제 1 배선을 덮는 제 1 절연막을 형성하는 단계(S110), 제 1 절연막 상의 제 2 금속막을 패터닝하여, 제 2 배선을 형성하는 단계(S120), 제 1 절연막 상의 전면에 제 2 배선을 덮는 제 2 절연막을 형성하는 단계(S130), 제 2 절연막 상의 전면에 포토레지스트막을 형성하는 단계(S140), 하프톤마스크를 통해 포토레지스트막을 패터닝하여, 두께가 다른 제 1, 제 2 및 제 3 영역을 포함한 제 3 절연막을 형성하는 단계(S150), 제 3 절연막을 마스크로 이용한 상태에서, 제 1 및 제 2 절연막에 대한 식각을 실시하여, 제 1 배선의 일부를 노출하는 제 1 콘택홀, 및 제 2 배선의 일부를 노출하는 제 2 콘택홀을 형성하는 단계(S160), 및 제 3 절연막 상의 제 3 금속막을 패터닝하여, 제 1 및 제 2 콘택홀을 통해 제 1 및 제 2 배선 사이를 연결하는 제 3 배선을 형성하는 단계(S170)를 포함한다.
도 7a에 도시한 바와 같이, 기판(101) 상에 형성된 제 1 금속막을 패터닝하여, 각 화소영역(즉, 도 7a 내지 도 7h에서 TFT에 해당하며, 이하, TFT로 식별함)에 게이트전극(110)을 형성하고, 비표시영역의 일부영역(즉, 도 7a 내지 도 7h에서 GIP에 해당하며, 이하 GIP로 식별함)에 제 1 배선(111)을 형성한다. (S100)
이때, 표시영역(도 2의 AA)에 제 1 방향으로 배열되고, 게이트전극(110)과 연결되는 게이트라인(도 2의 GL)을 더 형성할 수 있다.
도 7b에 도시한 바와 같이, 기판(101) 상의 전면에, 게이트라인(GL), 게이트전극(110) 및 제 1 배선(111) 각각을 덮는 제 1 절연막(120)을 형성한다. (S110)
도 7c에 도시한 바와 같이, 제 1 절연막(120) 상에 형성된 반도체막 및 제 2 금속막을 차등 패터닝하여, 각 화소영역(TFT)에 게이트전극(111)의 적어도 일부와 오버랩하는 액티브층(130), 및 액티브층(130)의 양측 상에 각각 오버랩하는 소스전극(141)과 드레인전극(143)을 형성하고, 비표시영역의 일부영역(GIP)에 제 2 배선(143)을 형성한다. 이때, 비표시영역의 일부영역(GIP)에 제 2 배선(143)과 제 1 절연막(120) 사이에 개재되는 반도체물질층(131)이 함께 형성된다. (S120)
그리고, 표시영역(도 2의 AA)에 대응하여 복수의 화소영역이 정의되도록, 표시영역(도 2의 AA)에 제 1 방향에 교차하는 제 2 방향으로 배열되고, 소스전극(141)과 연결되는 데이터라인(도 2의 DL)을 더 형성할 수 있다.
도 7d에 도시한 바와 같이, 제 1 절연막(120) 상의 전면에, 데이터라인(DL), 액티브층(130), 소스전극(141), 드레인전극(142), 반도체물질층(131) 및 제 2 배선(143) 각각을 덮는 제 2 절연막(150)을 형성한다. (S130)
도 7e에 도시한 바와 같이, 제 2 절연막(150) 상의 전면에 포토레지스트막(161)을 형성한다. (S140) 여기서, 포토레지스트막(161)은 제 1 두께범위(D1)로 형성될 수 있다. 그리고, 포토레지스트막(161)은 네거티브 포토아크릴(negative photoacryl)로 선택될 수 있다.
이후, 도 7f에 도시한 바와 같이, 포토레지스트막(도 7e의 161) 상측에 하프톤마스크(200)를 형성한 상태에서, 포토레지스트막(161)을 패터닝하여, 서로 다른 두께의 제 1, 제 2 및 제 3 영역(A1, A2, A3)을 포함한 제 3 절연막(160)을 형성한다. (S150)
비표시영역의 일부영역(GIP)에 있어서, 제 3 절연막(160) 중 제 1 영역(A1)은 제 1 배선(111) 및 제 2 배선(143) 각각의 일부에 대응하고, 제 2 절연막(150)이 노출되도록 제 3 절연막(160)이 모두 제거되는 영역이다. 즉, 두께가 0인 영역이다. 제 2 영역(A2)은 제 1 영역(A1)들 사이의 이격영역에 대응하고, 제 1 두께범위(D1)로 형성된다. 그리고, 제 3 영역(A3)은 제 1 및 제 2 영역(A1, A2)을 제외한 나머지로서, 제 1 두께범위(D1)와 상이한 제 2 두께범위(D2)로 형성된다. 여기서, 제 2 영역(A2)은 제 3 영역(A3)보다 두껍게 형성된다. 즉, 제 1 두께범위(D1)의 최소값은 제 2 두께범위(D2)의 최대값보다 크다.
그리고, 각 화소영역(TFT)에서, 제 3 절연막(160)은 드레인전극(142)의 일부에 대응하여, 제 2 절연막(150)이 노출되도록 제 3 절연막(160)이 제거되는 제 1 영역(A1), 및 그 외 나머지로서 제 1 두께범위(D1)로 형성되는 제 2 영역(A2)을 포함한다.
이와 같이, 제 3 절연막(160)이 서로 다른 두께의 제 1, 제 2 및 제 3 영역(A1, A2, A3)을 포함하도록, 포토레지스트막(161)을 패터닝하는 단계(S150)에서, 하프톤마스크(200)를 이용한다.
예시적으로, 포토레지스트막(161)이 네거티브 포토아크릴로 선택되는 경우, 하프톤마스크(200)는 제 1 영역(A1)에 대응한 차광부(210), 제 2 영역(A2)에 대응한 투과부(220), 및 제 3 영역(A3)에 대응한 반투과부(230)를 포함한다.
이어서, 도 7g에 도시한 바와 같이, 제 3 절연막(160)을 마스크로 이용한 상태에서, 제 1 및 제 2 절연막(120, 150)에 대한 식각을 실시하여, 제 1 콘택홀(CT1), 제 2 콘택홀(CT2) 및 화소콘택홀(CT_P)을 형성한다. (S160)
이때, 제 1 콘택홀(CT1)은 제 1 배선(111)의 일부를 노출하도록, 제 1, 제 2 및 제 3 절연막(120, 150, 160)을 관통하여 형성된다.
제 2 콘택홀(CT2)은 제 2 배선(143)의 일부를 노출하도록, 제 2 및 제 3 절연막(150, 160)을 관통하여 형성된다.
화소콘택홀(CT_P)은 드레인전극(142)의 일부를 노출하도록 제 2 및 제 3 절연막(150, 160)을 관통하여 형성된다.
다음, 도 7h에 도시한 바와 같이, 제 3 절연막(160) 상의 제 3 금속막을 패터닝하여, 각 화소영역(TFT)에 화소콘택홀(CT_P)을 통해 드레인전극(142)과 연결되는 화소전극(170)을 형성하고, 비표시영역의 일부영역(GIP)에 제 1 및 제 2 콘택홀(CT1, CT2)를 통해 제 1 및 제 2 배선(111, 143) 각각과 연결되는 제 3 배선(171)을 형성한다. (S170)
여기서, 제 3 배선(171)은 제 1 및 제 2 배선(111, 143) 사이를 연결하는 점핑부가 된다.
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 제 3 절연막(160)을 마스크로 이용하여 제 1 및 제 2 콘택홀(CT1, CT2)을 형성하는 단계를 포함함으로써, 제 3 절연막(160)을 추가함에 따른 노광마스크 공정수의 증가를 방지할 수 있고, 제 2 절연막(150)으로부터 마스크를 제거하는 과정에서 제 2 절연막(150)이 손상되는 것을 미연에 방지할 수 있다. 이로써, GIP의 점핑부에 대한 신뢰도, 및 박막트랜지스터 어레이 기판의 신뢰도를 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 박막트랜지스터 어레이 기판 101: 기판
110: 게이트전극 120: 제 1 절연막
130: 액티브층 141: 소스전극
142: 드레인전극 150: 제 2 절연막
160: 제 3 절연막 CT_P: 화소콘택홀
170, PX: 화소전극
111: 제 1 배선 131: 반도체물질층
143: 제 2 배선 171: 제 3 배선
200: 하프톤마스크

Claims (12)

  1. 표시영역에 대응한 셀 어레이, 및 표시영역의 외곽인 비표시영역 중 일부영역에 대응한 GIP를 포함하는 박막트랜지스터 어레이 기판에 있어서,
    상기 GIP는,
    기판 상에 형성되는 제 1 배선;
    상기 기판 상의 전면에 상기 제 1 배선을 덮도록 형성되는 제 1 절연막;
    상기 제 1 절연막 상에 형성되는 제 2 배선;
    상기 제 1 절연막 상의 전면에 상기 제 2 배선을 덮도록 형성되는 제 2 절연막;
    상기 제 2 절연막 상의 전면에 형성되는 제 3 절연막;
    상기 제 1 배선의 일부를 노출하도록, 상기 제 1, 제 2 및 제 3 절연막을 관통하여 형성되는 제 1 콘택홀;
    상기 제 2 배선의 일부를 노출하도록, 상기 제 2 및 제 3 절연막을 관통하여 형성되는 제 2 콘택홀; 및
    상기 제 3 절연막 상에 형성되고, 상기 제 1 및 제 2 콘택홀을 통해 상기 제 1 및 제 2 배선 사이를 연결하는 제 3 배선을 포함하고,
    상기 비표시영역의 일부영역에서, 상기 제 3 절연막은 상기 제 1 및 제 2 콘택홀에 대응하도록 제거되는 제 1 영역, 상기 제 1 및 제 2 콘택홀 사이의 이격영역에 대응하고 제 1 두께범위로 형성되는 제 2 영역, 및 상기 제 1 및 제 2 영역을 제외한 나머지이고 상기 제 1 두께범위와 상이한 제 2 두께범위로 형성되는 제 3 영역을 포함하고,
    상기 제 1 두께범위의 최소값은 상기 제 2 두께범위의 최대값보다 큰 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제 3 절연막은 포토레지스트 물질로 형성되는 박막트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 제 3 절연막은 네거티브 포토아크릴(negative photoacryl)로 형성되는 박막트랜지스터 어레이 기판.
  4. 제 1 항에 있어서,
    상기 셀 어레이는
    상기 표시영역에 대응하여 복수의 화소영역을 정의하도록 상호 교차하는 방향으로 형성된 게이트라인과 데이터라인;
    상기 복수의 화소영역에 대응하여 상기 게이트라인과 데이터라인의 교차영역에 형성되는 복수의 박막트랜지스터; 및
    상기 복수의 화소영역에 대응하여 형성되고, 상기 복수의 박막트랜지스터에 연결되는 복수의 화소전극을 포함하고,
    상기 복수의 박막트랜지스터 각각은,
    상기 기판 상에 형성되는 게이트전극;
    상기 게이트전극을 더 덮도록 형성되는 상기 제 1 절연막;
    상기 게이트절연막 상에 상기 게이트전극의 적어도 일부와 오버랩하도록 형성되는 액티브층;
    상기 액티브층 상의 양측에 각각 오버랩하도록, 상호 이격하여 형성되는 소스/드레인전극;
    상기 액티브층과 상기 소스/드레인전극 각각을 더 덮도록 형성되는 상기 제 2 절연막; 및
    상기 제 2 절연막 상에 상기 각 화소영역과 대응하여 상기 제 1 두께범위로 형성되는 상기 제 3 절연막을 포함하며,
    상기 화소전극은, 상기 드레인전극의 일부를 노출하도록 상기 제 2 및 제 3 절연막을 관통하는 화소콘택홀을 통해 상기 드레인전극과 연결되는 박막트랜지스터 어레이 기판.
  5. 제 4 항에 있어서,
    상기 제 1 배선은 상기 게이트전극과 동일물질로 형성되고,
    상기 제 2 배선은 상기 소스/드레인전극과 동일물질로 형성되며,
    상기 제 3 배선은 상기 화소전극과 동일물질로 형성되는 박막트랜지스터 어레이 기판.
  6. 제 5 항에 있어서,
    상기 GIP는
    상기 제 2 배선과 상기 제 2 절연막 사이에, 상기 액티브층과 동일물질로 형성되는 반도체물질층을 더 포함하는 박막트랜지스터 어레이 기판.
  7. 표시영역에 대응하여 복수의 화소영역을 정의하는 셀 어레이, 및 표시영역의 외곽인 비표시영역 중 일부영역에 대응한 GIP를 포함하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서,
    기판 상의 제 1 금속막을 패터닝하여, 상기 비표시영역의 일부영역에 제 1 배선을 형성하는 단계;
    상기 기판 상의 전면에 상기 제 1 배선을 덮는 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상의 제 2 금속막을 패터닝하여, 상기 비표시영역의 일부영역에 제 2 배선을 형성하는 단계;
    상기 제 1 절연막 상의 전면에, 상기 제 2 배선을 덮는 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막 상의 전면에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막 상측에 하프톤마스크를 형성한 상태에서 상기 포토레지스트막을 패터닝하여, 상기 제 1 배선 및 상기 제 2 배선 각각의 일부에 대응하여 상기 제 2 절연막을 노출하는 제 1 영역, 상기 제 1 영역 사이의 이격영역에 대응하고 제 1 두께범위를 갖는 제 2 영역, 및 상기 제 1 및 제 2 영역을 제외한 나머지이고 상기 제 1 두께범위와 상이한 제 2 두께범위를 갖는 제 3 영역을 포함하는 제 3 절연막을 형성하는 단계;
    상기 제 3 절연막을 마스크로 이용한 상태에서, 상기 제 1 및 제 2 절연막에 대한 식각을 실시하여, 상기 제 1 배선의 일부를 노출하도록 상기 제 1, 제 2 및 제 3 절연막을 관통하는 제 1 콘택홀, 및 상기 제 2 배선의 일부를 노출하도록 상기 제 2 및 제 3 절연막을 관통하는 제 2 콘택홀을 형성하는 단계; 및
    상기 제 3 절연막 상의 제 3 금속막을 패터닝하여, 상기 비표시영역의 일부영역에, 상기 제 1 및 제 2 콘택홀을 통해 상기 제 1 및 제 2 배선 사이를 연결하는 제 3 배선을 형성하는 단계를 포함하고,
    상기 제 1 두께범위의 최소값은 상기 제 2 두께범위의 최대값보다 큰 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 포토레지스트막을 형성하는 단계에서,
    상기 포토레지스트막은 네거티브 포토아크릴(negative photoacryl)로 선택되는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 제 3 절연막을 형성하는 단계에서,
    상기 하프톤마스크는
    상기 제 1 영역에 대응한 차광부;
    상기 제 2 영역에 대응한 투과부; 및
    상기 제 3 영역에 대응한 반투과부를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 7 항에 있어서,
    상기 제 1 배선을 형성하는 단계에서, 상기 각 화소영역에 게이트전극을 더 형성하고,
    상기 제 1 절연막을 형성하는 단계에서, 상기 제 1 절연막은 상기 게이트전극을 더 덮도록 형성되며,
    상기 제 2 배선을 형성하는 단계에서, 상기 각 화소영역에, 상기 게이트전극의 적어도 일부와 오버랩하는 액티브층, 및 상기 액티브층의 양측에 각각 오버랩하도록 상호 이격되는 소스/드레인전극을 더 형성하고,
    상기 제 2 절연막을 형성하는 단계에서, 상기 제 2 절연막은 상기 액티브층과 상기 소스/드레인전극을 더 덮도록 형성되며,
    상기 제 3 절연막을 형성하는 단계에서,
    상기 제 3 절연막은 상기 각 화소영역과 대응하여 상기 제 1 두께범위로 형성되고,
    상기 제 3 절연막의 상기 제 1 영역은 상기 드레인전극의 일부에 더 대응하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 콘택홀을 형성하는 단계에서,
    상기 드레인전극의 일부를 노출하도록 상기 제 1, 제 2 및 제 3 절연막을 관통하는 화소콘택홀을 더 형성하고,
    상기 제 3 배선을 형성하는 단계에서, 상기 제 3 절연막 상에 상기 각 화소영역과 대응하고 상기 화소콘택홀을 통해 상기 드레인전극과 연결되는 화소전극을 더 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 10 항에 있어서,
    상기 제 2 배선을 형성하는 단계에서, 상기 제 2 배선과 상기 제 1 절연막 사이에 개재되고, 상기 액티브층과 동일물질인 반도체물질층을 더 형성하는 박막트랜지스터 어레이 기판의 제조방법.
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