KR102439121B1 - 액정표시장치 - Google Patents

액정표시장치 Download PDF

Info

Publication number
KR102439121B1
KR102439121B1 KR1020150136293A KR20150136293A KR102439121B1 KR 102439121 B1 KR102439121 B1 KR 102439121B1 KR 1020150136293 A KR1020150136293 A KR 1020150136293A KR 20150136293 A KR20150136293 A KR 20150136293A KR 102439121 B1 KR102439121 B1 KR 102439121B1
Authority
KR
South Korea
Prior art keywords
compensation
common voltage
display
common
line
Prior art date
Application number
KR1020150136293A
Other languages
English (en)
Other versions
KR20170037127A (ko
Inventor
박대규
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020150136293A priority Critical patent/KR102439121B1/ko
Publication of KR20170037127A publication Critical patent/KR20170037127A/ko
Application granted granted Critical
Publication of KR102439121B1 publication Critical patent/KR102439121B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/043—Compensation electrodes or other additional electrodes in matrix displays related to distortions or compensation signals, e.g. for modifying TFT threshold voltage in column driver
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display

Abstract

본 발명은 표시영역의 일부분의 공통전압이 불특정 노이즈에 의해 영향을 받았을 때 발생하는 수평 크로스톡 현상을 해결할 수 있는 액정표시장치에 관한 것이다. 본 발명의 일실시예에 따른 액정표시장치는 데이터 라인들, 게이트 라인들, 공통 라인, 피드백 라인 및 상기 데이터 라인들과 상기 게이트 라인들의 교차 영역에 매트릭스 형태로 배치되는 화소들을 포함하는 표시영역이 형성된 하부 기판을 포함하는 표시패널(10) 및 상기 피드백 라인으로부터 피드백 공통전압을 입력받고, 상기 피드백 공통전압을 반전 증폭하여 상기 공통 라인에 보상 공통전압을 출력하는 공통전압 보상부(60)를 포함한다. 상기 표시영역은 상기 데이터 라인들 방향으로 제1 내지 제x 표시블록들(PA1~PAx, x는 2 이상의 양의 정수)을 더 포함하며, 상기 제1 내지 제x 표시블록들(PA1~PAx) 중 어느 하나의 표시블록의 보상 공통전압(Vcomp)의 보상비는 또 다른 표시블록의 보상비와 다르다.

Description

액정표시장치{Liquid Crystal Display Device}
본 발명은 액정표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기전계발광 표시장치(OLED: Organic Light Emitting Diode Display Device)와 같은 여러 가지 평판표시장치가 활용되고 있다. 평판표시장치 중에서 액정표시장치는 액정층에 인가되는 전계를 제어하여 백라이트 유닛으로부터 입사되는 빛을 변조함으로써 화상을 표시한다.
구체적으로, 액정표시장치는 게이트 라인들, 데이터 라인들, 공통 라인 및 피드백 라인이 형성되고, 화상을 표시하는 화소들을 포함하는 표시패널, 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동회로, 데이터 라인들에 데이터 전압들을 공급하는 소스 구동회로, 공통 라인에 보상 공통전압을 공급하는 공통전압 보상부를 포함한다. 화소들 각각은 화소전극에 공급되는 데이터 전압과 공통 라인에 공급되는 공통전압 간의 전계에 의해 액정층의 액정을 구동함으로써 백라이트 유닛으로부터 입사되는 빛을 변조한다.
공통전압은 표시패널 내에서 발생하는 불특정 노이즈에 의해 영향을 받을 수 있다. 공통전압 보상부는 이러한 노이즈에 의해 영향을 받은 공통전압을 보상하기 위해 피드백 라인을 통해 표시패널 내에서 발생하는 노이즈에 의해 영향을 받은 피드백 공통전압을 입력받고, 전원 공급원으로부터 입력된 기준 공통전압에 피드백 공통전압을 반영하여 보상 공통전압을 생성한다. 공통전압 보상부는 보상 공통전압을 표시패널의 공통 라인에 공급하며, 이로 인해 표시패널의 공통전압은 보상될 수 있다.
한편, 종래의 공통전압 보상부(VCC)는 도 1과 같이 표시패널(PNL)을 가로 방향(x축 방향)으로 분할하여, 즉 표시패널(PNL)을 상부 블록(PAU)과 하부 블록(PAB)으로 분할하여 보상 공통전압(Vcomp)을 공급한다. 예를 들어, 도 1과 같이 종래의 공통전압 보상부(VCC)는 상부 블록(PAU)과 하부 블록(PAB)의 경계에서 분기된 피드백 라인으로부터 피드백 전압(Vfb)을 입력받고, 제1 보상비에 따라 보상 공통전압(Vcomp)을 생성하여 상부 블록(PAU)에 보상 공통전압(Vcomp)을 공급하고, 제2 보상비에 따라 보상 공통전압(Vcomp)을 생성하여 하부 블록(PAB)에 보상 공통전압(Vcomp)을 공급할 수 있다.
이와 같이, 종래의 공통전압 보상부(VCC)는 두 블록들 각각의 보상 공통전압(Vcomp)의 보상비를 다르게 설정할 수 있으나, 두 블록들 내에서는 동일하게 설정된다. 종래 기술과 같이 표시패널(PNL)을 가로 방향(x축 방향)으로 분할하는 경우, 블록들 각각 내에서는 보상 공통전압(Vcomp)을 동일한 보상비에 따라 생성하므로, 표시패널(PNL)의 특정 영역에서 발생하는 수평 크로스톡을 개선하는 데 한계가 있다.
예를 들어, 종래 기술과 같이 특정한 영역에서 발생하는 수평 크로스톡을 개선하기 위해 보상비를 설정하는 경우, 수평 크로스톡이 발생하지 않은 다른 특정한 영역에서는 공통 전압에 의해 또 다른 왜곡이 발생할 수 있다. 수평 크로스톡은 그레이 또는 블랙 배경에 화이트 박스 패턴을 표시하는 경우, 화이트 박스 패턴에 의해 공통 전압이 왜곡되어 수평 방향(x축 방향)으로 시인되는 패턴이 발생하는 현상을 가리킨다.
본 발명은 특정 영역에서 발생하는 수평 크로스톡을 개선할 뿐만 아니라, 특정 영역 이외의 영역에서 공통 전압에 의해 또 다른 왜곡이 발생하는 것을 방지할 수 있는 액정표시장치를 제공하고자 한다.
상기와 같은 과제를 해결하기 위해 본 발명의 일 실시예에 따른 액정표시장치는 데이터 라인들, 게이트 라인들, 공통 라인, 피드백 라인 및 상기 데이터 라인들과 상기 게이트 라인들의 교차 영역에 매트릭스 형태로 배치되는 화소들을 포함하는 표시영역이 형성된 하부 기판을 포함하는 표시패널(10) 및 상기 피드백 라인으로부터 피드백 공통전압을 입력받고, 상기 피드백 공통전압을 반전 증폭하여 상기 공통 라인에 보상 공통전압을 출력하는 공통전압 보상부(60)를 포함한다.
상기 표시영역은 상기 데이터 라인들 방향으로 제1 내지 제x 표시블록들(PA1~PAx, x는 2 이상의 양의 정수)을 더 포함하며, 상기 제1 내지 제x 표시블록들(PA1~PAx) 중 어느 하나의 표시블록의 보상 공통전압(Vcomp)의 보상비는 또 다른 표시블록의 보상비와 다르다.
본 발명의 실시예는 표시영역을 데이터 라인 방향으로 나누어 복수의 표시블록들을 설정함으로서 표시블록들 각각의 보상비를 다르게 설정할 수 있다. 그 결과, 표시블록 별로 보상 공통전압의 보상비를 설정할 수 있다.
따라서, 본 발명은 특정 영역에서 발생하는 수평 크로스톡을 개선할 뿐만 아니라, 특정 영역 이외의 영역에서 공통 전압에 의해 또 다른 왜곡이 발생하는 것을 방지할 수 있다.
도 1은 종래의 공통전압 보상부를 보여주는 블록도.
도 2는 본 발명의 일실시예에 따른 표시패널, 게이트 구동회로, 소스 구동회로, 공통전압 보상회로, 및 타이밍 제어회로를 보여주는 블록도.
도 3은 도 2의 화소의 일 예를 보여주는 회로도.
도 4는 본 발명의 일실시예에 따른 표시패널, 소스 드라이브 IC, 소스 연성필름, 제1 내지 제6 공통전압 보상회로, 및 회로보드를 보여주는 일 예시도면.
도 5는 도 4의 공통전압 보상회로의 일 예를 보여주는 회로도.
도 6은 제1 내지 제6 표시블록들에 인가되는 공통전압들의 보상비를 보여주는 일 예시도면.
도 7은 도 6의 표시블록별 보상비에 따른 보상 공통전압을 보여주는 파형도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 표시패널, 게이트 구동회로, 소스 구동회로, 공통전압 보상부 및 타이밍 제어회로를 보여주는 일 예시도면이다. 도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 표시패널(10), 게이트 구동회로(20), 게이트 연성필름(30), 소스 구동회로(40), 소스 연성필름(50), 공통전압 보상부(60), 타이밍 제어회로(70), 및 회로보드(80)를 포함한다.
표시패널(10)은 상부 기판과 하부 기판을 포함한다. 하부 기판에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수), 공통 라인(CL), 및 피드백 라인(FL)이 형성된다. 또한, 하부 기판에는 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)의 교차 영역에 매트릭스 형태로 배치되는 화소(P)들을 포함하는 표시영역(PA)이 형성된다. 화소(P)들 각각은 데이터 라인들(D1~Dm) 중 어느 하나, 게이트 라인들(G1~Gn) 중 어느 하나 및 공통 라인(CL)에 접속될 수 있다. 이로 인해, 화소(P)는 게이트 라인에 게이트 신호가 공급될 때 데이터 라인의 데이터 전압을 공급받으며, 공급된 데이터 전압에 따라 소정의 밝기로 발광한다.
예를 들어, 화소(P)들 각각은 도 3과 같이 트랜지스터(T), 화소 전극(PE), 공통 전극(CE) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 제k(k는 1≤k≤n을 만족하는 양의 정수) 게이트 라인(Gk)의 게이트 신호에 응답하여 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터 라인(Dj)의 데이터 전압을 화소 전극(PE)에 공급한다. 이로 인해, 화소(P)들 각각은 화소 전극(PE)에 공급된 데이터 전압과 공통 전극(CE)에 공급된 공통 전압의 전위차에 의해 발생되는 전계에 의해 액정층(LC)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 공통 전극(CE)은 공통 라인(CL)으로부터 공통 전압을 공급받는다. 또한, 스토리지 커패시터(Cst)는 화소 전극(PE)과 공통 전극(CE) 사이에 마련되어 화소 전극(PE)과 공통 전극(CE) 간의 전압 차를 일정하게 유지한다.
표시패널(10)의 상부기판 상에는 블랙 매트릭스(black matrix, BM)와 컬러필터들(color filters, CF)이 형성될 수 있다. 다만, 액정표시장치가 COT(Color Filters on TFT array) 방식으로 형성되는 경우, 블랙 매트릭스와 컬러필터들은 하부 기판상에 형성될 수 있다.
공통 전극(CE)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식인 경우에는 상부기판상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 화소 전극(PE)과 함께 하부 기판상에 형성될 수 있다. 본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 표시패널(10)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
표시패널(10)의 아래에는 표시패널(10)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치된다. 백라이트 유닛은 직하형(dire type) 또는 에지형(edge type)으로 구현될 수 있다.
게이트 구동회로(20)는 타이밍 제어회로(70)로부터 게이트 제어신호(GCS)를 입력받는다. 게이트 구동회로(20)는 게이트 제어신호(GCS)에 따라 게이트 신호들을 생성하여 게이트 라인들(G1~Gn)에 공급한다.
게이트 구동회로(20)는 복수의 게이트 드라이브 집적회로들(integrated circuit, 이하 "IC"라 칭함)(21)을 포함할 수 있다. 게이트 드라이브 IC들(21) 각각은 구동 칩(chip)으로 제작될 수 있다. 게이트 드라이브 IC들(21) 각각은 게이트 연성필름(30) 상에 실장될 수 있다. 게이트 연성필름들(30) 각각은 테이프 캐리어 패키지(tape carrier package) 또는 칩 온 필름(chip on film, COF)으로 구현될 수 있다. 칩 온 필름은 폴리이미드(polyimide)와 같은 베이스 필름과 베이스 필름 상에 마련된 복수의 도전성 리드선들을 포함할 수 있다. 게이트 연성필름들(30) 각각은 휘어지거나 구부러질 수 있다. 게이트 연성필름들(30)은 이방성 도전 필름(anisotropic conductive flim, ACF)을 이용하여 TAB(tape automated bonding) 방식으로 하부 기판(11) 상에 부착될 수 있으며, 이로 인해 게이트 드라이브 IC들(21)은 게이트 라인들(G1~Gn)에 연결될 수 있다.
또는, 게이트 구동회로(20)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 하부 기판의 비표시영역에 형성될 수도 있다. 비표시영역은 표시영역(PA)의 주변부로 화상을 표시하지 않는 영역을 가리킨다.
소스 구동회로(40)는 데이터 라인들(D1~Dm)에 접속된다. 소스 구동회로(40)는 타이밍 제어회로(70)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받고, 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 소스 구동회로(40)는 데이터 전압들을 데이터 라인들(D1~Dm)에 공급한다.
소스 구동회로(40)는 복수의 소스 드라이브 IC들(41)을 포함할 수 있다. 소스 드라이브 IC들(41) 각각은 구동 칩으로 제작되어 소스 연성필름(50) 상에 실장될 수 있다. 소스 연성필름들(50) 각각은 테이프 캐리어 패키지 또는 칩 온 필름으로 구현될 수 있다. 소스 연성필름들(50)은 폴리이미드와 같은 베이스 필름과 베이스 필름 상에 마련된 복수의 도전성 리드선들을 포함할 수 있다. 소스 연성필름들(50) 각각은 휘어지거나 구부러질 수 있다. 소스 연성필름들(50)은 이방성 도전 필름(ACF)을 이용하여 TAB 방식으로 하부 기판상에 부착될 수 있다.
또한, 소스 연성필름들(50)은 회로보드(80) 상에 부착될 수 있다. 회로보드(80)는 인쇄회로보드(printed circuit board, 이하 "PCB"라 칭함) 또는 휘어지거나 구부러질 수 있는 연성 인쇄회로보드(flexible printed circuit board)로 구현될 수 있다.
공통전압 보상부(60)는 피드백 라인(FL)로부터 피드백 공통전압(Vfb)을 입력받고, 피드백 공통전압(Vfb)을 반전 증폭하여 공통 라인(CL)에 보상 공통전압(Vcomp)을 출력한다. 이로 인해, 표시패널(10)의 불특정 노이즈에 의해 영향을 받은 공통 전압(Vcom)은 보상될 수 있다.
타이밍 제어회로(70)는 외부의 시스템 보드로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들(TS)은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 타이밍 제어회로(70)는 타이밍 신호들(TS)에 기초하여 게이트 구동회로(20)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 소스 구동회로(40)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 발생한다.
타이밍 제어회로(70)는 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 소스 구동회로(40)에 공급한다. 타이밍 제어회로(70)는 게이트 제어신호(GCS)를 게이트 구동회로(20)에 공급한다.
공통전압 보상부(60)와 타이밍 제어회로(70)는 각각 구동 칩으로 제작되어 회로보드(80) 상에 실장될 수 있다.
도 4는 본 발명의 실시예에 따른 표시패널, 제1 내지 제x 표시영역, 게이트 연성필름, 소스 연성필름, 회로보드 및 제1 내지 제x 영역 공통전압 보상회로를 보여주는 일 예시도면이다. 본 발명의 일실시예에 따른 표시영역(PA)은 상기 데이터 라인들(D1~Dm)이 형성된 방향으로 나뉘어 블록(block) 단위로 형성된 제1 내지 제x 표시블록들(PA1~PAx, x는 2 이상의 양의 정수)을 포함할 수 있다. 도 4 및 이하의 설명에서는 설명의 편의를 위하여 제1 내지 제6 표시블록들(PA1~PA6)을 포함하는 것을 예시하였다. 표시블록들은 이보다 더 적거나 더 많을 수 있다.
상기 제1 내지 제6 표시블록들(PA1~PA6)에 접속된 공통 라인(CL)은 칩 온 필름(COF)의 더미 영역을 통해 회로보드(80)와 연결된다. 칩 온 필름의 더미 영역은 소스 드라이브 IC(41)와 데이터 전압들을 공급하기 위한 라인들이 형성되지 않은 영역을 가리킨다. 이를 통해 새로운 구조물이나 회로층을 추가적으로 설계하지 않고, 기존에 있는 칩 온 필름을 통해 보상 공통전압을 상기 제1 내지 제6 표시블록들(PA1~PA6)로 공급할 수 있다.
양 끝에 있는 표시블록인 제1 및 제6 표시블록들(PA1, PA6)에 접속된 공통 라인(CL)은 도 3과 같이 표시영역(PA)의 좌측, 하측 및 우측을 둘러싸도록 형성될 수 있다. 표시영역(PA)의 상측 바깥쪽에는 칩 온 필름이 부착되므로, 공통 라인(CL)은 상측을 둘러싸지 않는다.
상기 제1 내지 제6 표시블록들(PA1~PA6) 상에 있는 공통 라인(CL)은 메쉬 구조로 연결되어 있다. 메쉬 구조로 형성된 공통 라인(CL)은 모든 화소들에 보상 공통전압(Vcomp)을 효율적으로 공급할 수 있다. 또한, 표시영역(PA) 좌측 및 우측을 둘러싼 공통 라인(CL)은 메쉬 구조로 연결된 라인보다 두껍게 형성될 수 있다. 표시영역(PA) 좌측 및 우측에서 공통 전압(Vcom)을 안정적으로 공급하기 위함이다.
피드백 라인(FL)은 표시영역(PA)의 좌측 및 우측 가장자리에 형성된 공통 라인(CL)으로부터 분기된다. 바람직하게는 피드백 라인(FL)은 표시영역(PA)의 좌측 및 우측 가장자리의 중앙으로부터 분기될 수 있다.
상기 제1 내지 제6 표시블록들(PA1~PA6)의 보상 공통전압(Vcomp)의 보상비는 사전에 설정된다. 어느 하나의 표시블록의 보상 공통전압(Vcomp)의 보상비(이하 "표시블록의 보상비"라 한다)는 또 다른 표시블록의 보상비와 다르게 설정될 수 있다. 이를 통해 각 표시블록의 특성에 맞춘 최적의 보상비를 설정할 수 있다.
표시블록에 따른 보상비의 차이를 두어 블록별로 최적의 보상을 수행하려는 목적에 부합하도록, 임의의 표시블록의 보상비는 상기 임의의 표시블록에 인접한 표시블록의 보상비와 다르게 설정될 수 있다. 예를 들어, 도 3에서 제2 표시블록(PA2)의 보상비는 제1 표시블록(PA1)의 보상비와 다르고, 제3 표시블록(PA3)의 보상비와도 다르게 설정할 수 있다.
양 끝에 위치한 표시블록들(PA1, PA6)로 보상 공통전압(Vcomp)이 들어가야 하는 세기는 물성 및 전기 신호적 관점에서 동일한 것이 바람직하다. 그러므로 양단에 위치한 표시블록의 보상비는 같게 설정될 수 있다. 예를 들어, 도 3에서 제1 표시블록(PA1)과 제6 표시블록(PA6)의 보상비는 같게 설정할 수 있다.
또한, 중앙에 위치한 표시블록을 기준으로 대칭 관계에 있는 표시블록들로 보상 공통전압(Vcomp)이 들어가야 하는 세기는 물성 및 전기 신호적 관점에서 동일한 것이 바람직하다. 그러므로 중앙에 위치한 표시블록을 기준으로 대칭 관계에 있는 표시블록들의 보상비는 서로 같게 설정할 수 있다. 만약 짝수 개의 표시블록이 있는 경우, 표시블록들을 같은 개수로 나누는 중앙선을 기준으로 대칭 관계에 있는 표시블록들의 보상비를 서로 같게 설정할 수 있다. 예를 들어, 도 3에서 제2 표시블록(PA2)과 제5 표시블록(PA5)의 보상비는 서로 같고, 제3 표시블록(PA3)과 제4 표시블록(PA4)의 보상비도 서로 같게 설정할 수 있다.
또한, 피드백 라인(FL)은 좌측 및 우측 가장자리에 형성된 공통 라인(CL)으로부터 분기된다. 따라서, 피드백 라인(FL)을 통해 피드백되는 피드백 전압(Vfb)은 중앙의 표시블록의 변화보다 좌측 및 우측 가장자리에 가까운 표시블록의 전압 변화를 더 많이 반영할 수 있다. 이러한 특성을 감안하여, 상기 표시블록들 중 중앙에 위치한 표시블록의 보상비가 가장 크고, 상기 중앙에서 가장자리로 갈수록 표시블록의 보상비가 작도록 보상비를 설정할 수 있다. 예를 들어, 도 3에서 제3 및 제4 표시블록의 보상비가 가장 크고, 제2 및 제5 표시블록의 보상비는 제3 및 제4 표시블록의 보상비보다 작으며, 제1 및 제6 표시블록의 보상비는 제2 및 제5 표시블록의 보상비보다 작도록 보상비를 설정할 수 있다.
이하에서는 어떻게 각각의 표시블록들에 대한 보상비를 구현하는지 도 4 내지 도 7을 참조하여 설명하기로 한다.
본 발명의 일실시예에 따라 상기 공통전압 보상부(60)는 제1 내지 제x 공통전압 보상회로들(x는 2 이상의 양의 정수)을 포함할 수 있다. 도 4 및 도 6에서는 설명의 편의를 위해 상기 공통전압 보상부(60)는 제1 내지 제6 공통전압 보상회로들(61~66)을 포함하는 것을 예시하였다. 공통전압 보상회로들은 이보다 더 많거나 더 적을 수 있다. 이하의 설명에서 보다 명확하게 나타나듯이, 하나의 표시블록마다 하나의 공통전압 보상회로가 배치되는 것이 바람직하다. 따라서 공통전압 보상회로들의 개수는 표시블록들의 개수와 같다.
상기 제1 내지 제6 공통전압 보상회로들(61~66)의 입력단에는 피드백 라인(FL)이 연결되고, 출력단에는 공통 라인(CL)이 접속된다. 각 공통전압 보상회로는 도 5와 같이 OP-AMP(OP)와 제1 및 제2 저항들(R1, R2)을 포함할 수 있다.
OP-AMP(OP)는 피드백 라인(FL)에 접속된 반전 입력단자(-), 그라운드(GND) 또는 기준전압(Vref)에 접속된 비반전 입력단자(+), 및 공통 라인(CL)에 접속된 출력 단자(o)를 포함한다. 상기 OP-AMP(OP)의 반전 입력단자(-)에는 피드백 공통전압(Vfb)이 입력될 수 있다.
제1 저항(R1)은 OP-AMP(OP)의 반전 입력단자(-)와 피드백 라인(FL) 사이에 접속된다. 제2 저항(R2)은 피드백 라인(FL)과 OP-AMP(OP)의 출력 단자(o) 사이에 직렬로 접속된다. OP-AMP(OP)는 반전 입력단자(-)에 입력된 피드백 전압(Vfb)을 제1 저항(R1) 에 대한 제2 저항(R2)의 크기 비율로 반전(-R2/R1)시켜 증폭한다. 증폭한 값은 출력 단자(o)로 출력시키며, 이 값이 보상 공통전압(Vcomp)이 된다. 따라서 각각의 공통전압 보상회로의 -R2/R1 값을 원하는 대로 설정할 수 있으므로 각 공통전압 보상회로가 필요로 하는 보상비를 설정할 수 있다. 공통전압 보상회로(60)의 보상 공통전압(Vcomp)는 수학식 1과 같이 산출될 수 있다.
Figure 112015093750778-pat00001
수학식 1에서, "Vcomp"는 보상 공통전압, "Vfb"는 피드백 공통전압, "R1"은 제1 저항의 저항값, "R2"는 제2 저항의 저항값을 가리킨다.
즉, 도 6에 따르면 제1 공통전압 보상회로(61)는 설정된 보상비인 -R2/R1만큼 피드백 전압(Vfb)을 반전 증폭시킨 값을 제1 보상 공통전압(Vcomp1)으로 제1 표시블록에 공급하고, 제2 공통전압 보상회로(62)는 설정된 보상비인 -R4/R3만큼 피드백 전압(Vfb)을 반전 증폭시킨 값을 제2 보상 공통전압(Vcomp2)으로 제2 표시블록(PA2)에 공급한다. 도 7과 같이, 피드백 전압(Vfb)의 변동폭이 같더라도 설정된 보상비가 다르므로, 제1 표시블록의 보상 공통전압의 보상비보다 제 2표시블록의 보상 공통전압의 보상비가 크고, 제3 표시블록의 보상 공통전압의 보상비는 제 2표시블록의 보상 공통전압의 보상비보다 큰 경우, 제3 표시블록의 보상 공통전압(Vcomp3)의 반전 증폭 비율이 가장 크고, 제1 표시블록의 보상 공통전압(Vcomp1)d의 반전 증폭 비율이 가장 작다.
제1 내지 제6 공통전압 보상회로들(61~66)은 피드백 라인(FL)을 통해 피드백 전압(Vfb)을 입력받는다. 공통전압 보상회로들 각각은 설정된 보상비에 따라 상기 피드백 전압(Vfb) 반전 증폭하여 보상 공통전압(Vcomp)을 생성하고, 대응하는 표시블록 상에 형성된 공통 라인(CL)으로 보상 공통전압(Vcomp)을 출력한다.
본 발명의 실시예들에 따르면 보상 공통전압(Vcomp)을 설정함에 있어서, 각 영역별로 보상비를 구분하여 지정한다. 수평 크로스톡(CT)이 일부 표시블록에서만 발생한 경우 해당하는 표시블록에 대해서만 보상 공통전압(Vcomp)을 제공하므로 다른 표시블록들이 영향을 받지 않는다. 즉, 특정 영역에서 발생하는 수평 크로스톡을 개선할 뿐만 아니라, 특정 영역 이외의 영역에서 공통 전압에 의해 또 다른 왜곡이 발생하는 것을 방지할 수 있다.
본 발명의 실시예들에 따르면 공통 라인(CL)은 소스 연성필름(50)에서 소스 드라이브 IC(41)가 형성되지 않은 영역을 통해 연결된다. 따라서, 새로운 구조물이나 회로층을 추가적으로 설계하지 않고, 기존에 있는 칩 온 필름을 통해 보상 공통전압을 상기 제1 내지 제6 표시블록들(PA1~PA6)로 공급할 수 있다.
본 발명의 실시예들에 따르면 공통 라인(CL)은 메쉬 구조로 모든 화소들에 접속된다. 그러므로, 표시영역(PA)의 좌측 및 우측 가장자리의 공통 라인(CL)으로부터 분기된 피드백 라인(FL)만을 이용하더라도, 표시영역(PA) 전체의 불특정 노이즈를 피드백할 수 있다.
본 발명의 실시예들에 따르면 공통전압 보상부(60)에 필요한 만큼의 공통전압 보상회로들을 구현하고, 각 공통전압 보상회로의 보상비는 OP-AMP(OP)에 연결된 저항비로 간단히 설정할 수 있다. 이에 따라 간단한 회로 구조로 원하는 만큼의 표시블록들에 대한 원하는 보상비를 공급할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 20: 게이트 구동회로
21: 게이트 드라이브 IC 30: 게이트 연성필름
40: 소스 구동회로 41: 소스 드라이브 IC
50: 소스 연성필름 60: 공통전압 보상부
61: 제1 공통전압 보상회로 62: 제2 공통전압 보상회로
70: 타이밍 제어회로 80: 회로보드
CL: 공통 라인 D1~Dm: 데이터 라인들
FL: 피드백 라인 G1~Gn: 게이트 라인들
OP: OP-AMP PA: 표시영역
PA1: 제1 표시블록 PA2: 제2 표시블록
PAB: 하부 블록 PAU: 상부 블록
PNL: 표시패널(종래) R1: 제1 저항
R2: 제2저항 VCC: 공통전압 보상부(종래)

Claims (8)

  1. 데이터 라인들(D1~Dm), 게이트 라인들(G1~Gn), 공통 라인(CL), 피드백 라인(FL) 및 상기 데이터 라인들(D1~Dm)과 상기 게이트 라인들(G1~Gn)의 교차 영역에 매트릭스 형태로 배치되는 화소들을 포함하는 표시영역(PA)이 형성된 하부 기판(11)을 포함하는 표시패널(10); 및
    상기 피드백 라인(FL)으로부터 피드백 공통전압(Vfb)을 입력받고, 상기 피드백 공통전압(Vfb)을 반전 증폭하여 상기 공통 라인(CL)에 보상 공통전압(Vcomp)을 출력하는 공통전압 보상부(60)를 포함하며,
    상기 표시영역(PA)은 상기 데이터 라인들(D1~Dm) 방향으로 분할된 제1 내지 제x 표시블록들(PA1~PAx, x는 2 이상의 양의 정수)을 포함하며,
    상기 제1 내지 제x 표시블록들(PA1~PAx) 중 어느 하나의 표시블록의 보상 공통전압(Vcomp)의 보상비는 또 다른 표시블록의 보상 공통전압(Vcomp)의 보상비와 다르고,
    상기 표시영역(PA)의 양 측 가장자리에 배치된 공통 라인(CL)은 상기 제1 내지 제x 표시블록들(PA1~PAx) 내에서 메쉬 구조로 연결된 다른 공통 라인보다 두껍게 형성되고,
    상기 피드백 라인(FL)은 상기 제1 내지 제x 표시블록들(PA1~PAx)의 양 측 가장자리에 배치된 공통 라인(CL)의 중앙으로부터 분기된 액정표시장치.
  2. 제 1항에 있어서,
    상기 어느 하나의 표시블록의 보상 공통전압(Vcomp)의 보상 공통전압(Vcomp)의 보상비는 상기 어느 하나의 표시블록에 인접한 표시블록의 보상 공통전압(Vcomp)의 보상비와 다른 액정표시장치.
  3. 제 1항에 있어서,
    상기 제1 표시블록(PA1)의 보상 공통전압(Vcomp)의 보상비와 상기 제x 표시블록(PAx)의 보상 공통전압(Vcomp)의 보상비는 서로 같은 액정표시장치.
  4. 제 1항에 있어서,
    중앙을 기준으로 대칭 관계에 있는 표시블록들의 보상 공통전압(Vcomp)의 보상비는 서로 같은 액정표시장치.
  5. 제 1항에 있어서,
    상기 표시블록들 중 중앙에 위치한 표시블록의 보상 공통전압(Vcomp)의 보상비가 가장 크고, 상기 중앙에서 가장자리로 갈수록 표시블록의 보상 공통전압(Vcomp)의 보상비가 작아지는 액정표시장치.
  6. 제 1항에 있어서,
    상기 공통전압 보상부(60)는 제1 내지 제x 공통전압 보상회로들(61~66)을 더 포함하며,
    상기 제1 내지 제x 공통전압 보상회로들(61~66)의 입력단에는 상기 피드백 라인(FL), 출력단에는 상기 공통 라인(CL)이 접속되며,
    상기 공통 라인(CL)은 소스 연성필름(50)을 통해 상기 제1 내지 제x 공통전압 보상회로들(61~66)을 상기 제1 내지 제x 표시영역들(PA1~PAx)과 접속시키는 액정표시장치.
  7. 삭제
  8. 삭제
KR1020150136293A 2015-09-25 2015-09-25 액정표시장치 KR102439121B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150136293A KR102439121B1 (ko) 2015-09-25 2015-09-25 액정표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150136293A KR102439121B1 (ko) 2015-09-25 2015-09-25 액정표시장치

Publications (2)

Publication Number Publication Date
KR20170037127A KR20170037127A (ko) 2017-04-04
KR102439121B1 true KR102439121B1 (ko) 2022-09-01

Family

ID=58588740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150136293A KR102439121B1 (ko) 2015-09-25 2015-09-25 액정표시장치

Country Status (1)

Country Link
KR (1) KR102439121B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110544460B (zh) * 2018-05-28 2022-02-22 奇景光电股份有限公司 液晶显示器及其共电极电压的动态补偿系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009128825A (ja) * 2007-11-27 2009-06-11 Funai Electric Co Ltd 液晶表示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070116408A (ko) * 2006-06-05 2007-12-10 엘지.필립스 엘시디 주식회사 액정 표시 장치 및 그의 구동 방법
KR101329705B1 (ko) * 2006-11-28 2013-11-14 엘지디스플레이 주식회사 액정패널과 액정표시장치 및 그 구동방법
KR101362153B1 (ko) * 2007-06-08 2014-02-13 엘지디스플레이 주식회사 액정표시장치 및 그의 구동방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009128825A (ja) * 2007-11-27 2009-06-11 Funai Electric Co Ltd 液晶表示装置

Also Published As

Publication number Publication date
KR20170037127A (ko) 2017-04-04

Similar Documents

Publication Publication Date Title
US9911391B2 (en) Liquid crystal display having common voltage compensator
KR102316101B1 (ko) 표시장치와 그 검사 방법
US9398687B2 (en) Display device including line on glass
KR102020938B1 (ko) 액정표시장치
US20170154595A1 (en) Display device
US10007159B2 (en) Display device
KR101361956B1 (ko) 액정표시장치
KR101066498B1 (ko) 횡전계형 액정 표시 장치
KR20170025110A (ko) 액정 디스플레이 장치 및 이의 구동 방법
KR102394393B1 (ko) 표시장치
KR101549291B1 (ko) 표시장치
KR101274686B1 (ko) 액정 표시 장치 및 그 구동 방법
KR20160130894A (ko) 액정 표시 장치 및 그 구동 방법
KR102381908B1 (ko) 표시패널과 그 정전기 방전 방법
KR102439121B1 (ko) 액정표시장치
KR20170008332A (ko) 액정표시장치
KR102185427B1 (ko) 액정표시장치
KR102043849B1 (ko) 액정표시장치
KR102526356B1 (ko) 표시 장치 및 그의 구동 방법
KR102256854B1 (ko) 인쇄 회로 기판 및 이를 포함한 표시 장치
KR102075355B1 (ko) 액정표시장치
KR102467878B1 (ko) 액정 표시 장치
KR102411041B1 (ko) 전압 생성부를 포함한 표시장치
KR102598815B1 (ko) 표시장치
KR20150064797A (ko) 액정표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant