CN101452906A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目的在于在一个母玻璃衬底的所希望的部分中分别提供精密地使其侧面角度为不同的布线，而不增加工序。通过使用多级灰度掩模，形成具有截面积向一个母玻璃衬底离开的方向逐渐地减少的锥形的光抗蚀剂层。当形成一个布线之际，通过使用一个光掩模并对金属膜选择性地进行蚀刻，获得侧面形状(具体而言，相对于衬底主平面的角度)根据地方而不同的一个布线。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有由薄膜晶体管(下面称为TFT)构成的电路的半导体器件以及其制造方法。例如，涉及将以液晶显示面板为代表的电光装置及具有有机发光元件的发光显示装置作为部件而安装的电子设备。
此外，在本说明书中，半导体器件指的是利用半导体特性来能够工作的所有装置。电光装置、半导体电路及电子设备都是半导体器件。
背景技术
近年来，通过使用形成在具有绝缘表面的衬底上的半导体薄膜(厚度大约为几nm至几百nm)构成薄膜晶体管(TFT)的技术引人注目。薄膜晶体管广泛地应用于如IC或电光装置那样的电子器件，尤其是，正在加快开发作为图像显示装置的开关元件。
特别是，对在配置为矩阵状的每个显示像素中设置由TFT构成的开关元件的有源矩阵型显示装置(液晶显示装置及发光显示装置)正在积极地进行研究开发。
对于这种图像显示装置的开关元件，要求能够面积高效地配置的高精细的光刻技术，以便实现高精细的图像显示。
此外，以往采用了从一个母玻璃衬底切割成多个面板来高效地进行批量生产的生产技术。母玻璃衬底的尺寸从1990年初期的第一代的300mm×400mm开始，在2000年成为680mm×880mm或730mm×920mm的第四代而实现大型化，并且生产技术如从一个衬底可获得多个显示面板那样进步了。之后，母玻璃衬底的尺寸进一步大型化，所以例如需要对应于第十代的尺寸超过3m的衬底。
为了获得实现高精细的图像显示的显示装置，使用可通过光刻技术获得的抗蚀剂掩模对形成在母玻璃衬底上的金属薄膜进行蚀刻，来形成布线。
作为蚀刻方法有各种方法，但是大致分为干蚀刻方法和湿蚀刻方法。由于湿蚀刻方法是各向同性蚀刻，因此由抗蚀剂掩模保护的布线层侧面以一定程度被削掉。由此，湿蚀刻方法被认为不适合微细化。
一般知道的干蚀刻方法是RIE干蚀刻方法。这是各向异性蚀刻。因此，干蚀刻被认为与各向同性蚀刻的湿蚀刻方法相比有利于微细化。
专利文献1公开了通过使用ICP蚀刻装置使其截面形状具有锥形的钨布线。
专利文献2公开了一种TFT制造工序，其中将设置了衍射光栅图案或由半透膜构成的具有光强度减少功能的辅助图案的光掩模或者中间掩模应用于栅电极形成用光刻工序。
专利文献3公开了通过调节抗蚀剂掩模宽度及蚀刻条件，使布线的截面形状部分地为不同的技术。
专利文献4公开了使用设置了由半透膜构成的具有光强度减少功能的辅助图案的光掩模来形成源电极或漏电极的技术。
[专利文献1]日本特开2001-35808
[专利文献2]日本特开2002-151523
[专利文献3]日本特开2006-13461
[专利文献4]日本特开2007-133371
当在一个母玻璃衬底上形成布线的情况下，在现有的技术中形成其截面形状相同的布线。例如，当采用RIE干蚀刻方法时，加热显影了的抗蚀剂并使它熔化来改变抗蚀剂形状，然后通过进行蚀刻来反映抗蚀剂形状地使布线的侧面成为锥形。在这种情况下，加热抗蚀剂的工序增加。另外，通过熔化使抗蚀剂面积扩大，所以难以使邻接的布线的间隔窄。此外，当形成多层布线时，由于在布线在于要形成布线的区域之下的情况下，下方的布线也在使抗蚀剂熔化时被加热，因此抗蚀剂加热温度不均匀且根据地方抗蚀剂熔化而展开的面积的比例不同。由此，难以获得所希望的布线形状。
此外，当使用ICP蚀刻装置的情况下使用线圈状天线，所以难以获得长方形的一个母玻璃衬底的整个表面上的均匀的放电。
例如，在透过型液晶显示装置的像素部中，通过将栅极布线形成为锥形，将薄的半导体层形成在其上。但是当形成为锥形时，布线宽度扩展，所以会导致开口率的降低。此外，当形成为锥形时，布线宽度扩展，所以如有隔着其布线和绝缘膜重叠的其他布线就形成不需要的寄生电容。当为减少该寄生电容而以配置在不同的层中的布线不重叠的方式对各个层中的布线进行布局时，导致开口率的降低。
此外，在使用设置了衍射光栅图案或由半透膜构成的具有光强度减少功能的辅助图案的光掩模的情况下，可以选择性地使布线的截面形状为不同。在这种情况下，成为具有布线侧面为两级的楼梯状的部分和没有这样部分的两种截面形状的布线。
本发明涉及一种半导体器件的制造方法，其目的在于：在一个母玻璃衬底的所希望的部分中分别提供精密地使其侧面的角度为不同的布线，而不增加工序。
使用能够透过曝光光线的透光衬底以及曝光掩模，该曝光掩模具备形成在透光衬底上的由铬等构成的遮光部和由遮光材料构成的线及空间以预定的线宽度反复形成的具有光强度减少功能的半透过部。具有由线及空间形成的半透光部的曝光掩模也称为灰色调曝光掩模，并且使用该曝光掩模的曝光也称为灰色调曝光。
灰色调曝光掩模具有如下开口图案，即周期性或非周期性地配置有至少一个以上的槽缝、点等的图案。此外，由曝光装置的分辨极限以下的线及空间而成的掩模的开口的空间所构成的具有光强度减少功能的辅助图案的光强度，在10％至70％的范围内可被控制。
此外，具备由具有减少曝光光线的光强度的功能的半透膜构成的半透部的曝光掩模也称为半色调曝光掩模，并且使用该曝光掩模的曝光也称为半色调曝光。作为半透膜，除了MoSiN之外还可以使用MoSi、MoSiO、MoSiON、CrSi等。
此外，在本说明书中，为方便起见将灰色调曝光掩模、半色调曝光掩模总称为多级灰度掩模。
通过使用多级灰度掩模，形成具有向从一个母玻璃衬底离开的方向截面积逐渐地减少的锥形的光抗蚀剂层。本发明不是通过使用灰色调曝光掩模或半色调曝光掩模来对一个光抗蚀剂层进行显影以使它具有两个不同的厚度，并在光抗蚀剂层的两端分别形成一个台阶的。
在本发明中，当形成一个布线之际，在使用一个光掩模并对第一区域的部分进行灰色调曝光(或半色调曝光)的同时，对第二区域的部分进行通常的曝光。然后，通过进行显影并对金属膜选择性地进行蚀刻，获得侧面形状(具体而言，相对于衬底主平面的角度)根据地方而不同的一个布线。根据该方法可以示意性地使布线的侧面形状为不同，并且可以获得实施者所希望的布线。
其结果，第一区域的布线侧面的宽度(也称为锥形部分的宽度)变成大于第二区域的布线侧面的宽度。此外，第一区域的相对于衬底主平面的侧面的角度变成小于第二区域的相对于衬底主平面的侧面的角度。
在一个布线的至少第一区域的部分和第二区域的部分中，优选使相对于衬底主平面的侧面的角度的差异大于10°。
例如，在透过型液晶显示装置中，以与半导体层重叠的成为栅电极的区域作为第一区域，形成电特性优良的薄膜晶体管，并以延伸在像素电极之间的成为栅极布线的区域为第二区域，通过使锥形部的宽度为窄来提高开口率。此外，为了减少布线电阻并提高开口率，优选使栅极布线的锥形部的宽度为窄。此外，通过使栅极布线的总宽度大于栅电极的电极总宽度，可以减少布线电阻。
发明内容
本说明书所公开的发明结构为如下：在衬底上包括半导体层；以及其一部分与半导体层重叠的布线，布线包括布线侧部的宽度大的区域和布线侧部的宽度小的区域，布线侧部的宽度大的区域与半导体层的至少一部分重叠，并且布线侧部的宽度大的区域的布线宽度方向截面的侧面角度比布线侧部的宽度小的区域的布线宽度方向截面的侧面角度小10°以上。
具体而言，布线侧部的宽度大的区域的布线宽度方向截面的侧面角度在10°至50°的范围内，而布线侧部的宽度小的区域的布线宽度方向截面的侧面角度在60°至90°的范围内。此外，当布线宽度方向截面的侧面角度为90°时，布线的截面形状为长方形或正方形，而当布线宽度方向截面的侧面角度小于90°时，布线的截面形状为上面的上边比底边短的梯形。
在反交错型薄膜晶体管中，形成在栅极布线上的半导体层薄，即大约为50nm，因此优选地是，栅极布线侧部的宽度大的区域的布线宽度方向截面的侧面角度在10°至50°的范围内，并不使栅极布线的端部或与侧面重叠的半导体层的一部分薄膜化。
本发明解决上述课题的至少一个。
此外，不局限于形成栅极布线的情况，在层间绝缘膜上形成其他布线如源极布线、漏极布线、以及连接布线等的情况下，也可以采用本发明。
此外，不仅形成在截面中在布线的两端部具有相同的角度的侧面的布线，而且还可以一方的侧面和另一方的侧面的相对于衬底主平面的角度为不同。在这种情况下，布线的截面形状可以说是接触于底边的两个内角不同的梯形。
此外，本发明的另一结构为一种半导体器件，其中，在衬底上包括第一布线、覆盖第一布线的绝缘膜、以及隔着绝缘膜与第一布线电连接的第二布线，并且第二布线的截面形状的两个端部之中的一方的侧面和另一方的侧面的相对于衬底主平面的角度不同。
再者，除了上述结构之外，还包括其一部分与第二布线重叠的透明导电膜。透明导电膜与第二布线的截面形状的两个端子之中的相对于衬底主平面的角度较小的一方的侧面接触。通过采用这种结构，确实地实现与重叠于第二布线的一方的侧面的透明导电膜的电连接，来减少透明导电膜的断裂。
此外，本发明的另一结构为如下：通过使用灰色调曝光掩模或半色调曝光掩模，对一个光抗蚀剂层进行显影以使它具有三个以上的不同的厚度，并在光抗蚀剂层的两端分别形成两个以上的台阶。通过以该光抗蚀剂层为掩模对导电层进行蚀刻，所获得的布线的截面形状成为一方的侧面具有两个以上的台阶的楼梯状。当然，可以选择性地形成具有该截面形状的布线，因此可以获得一种半导体器件，其中，在同一绝缘膜表面上具有第一布线和第二布线，该第二布线的截面形状与第一布线不同，第一布线的截面形状为长方形或梯形，第二布线的截面形状为一方的侧面具有两个以上的台阶的楼梯状，并且第一布线和第二布线由相同的材料构成。在将布线的截面形状形成为锥形的情况下，锥形端部的位置根据蚀刻时间改变，并且特别在锥形角小于60°时会发生如下情况：布线总宽度产生不均匀；或者侧面弯曲而成为向下面扩展的形状，从而截面积减少而布线电阻增大。但是，通过将布线的截面形状形成为楼梯状，即使蚀刻时间具有稍微的差异也可以获得一定的布线宽度。就是说，通过形成第二布线的截面形状为楼梯状的布线层，可以充分地确保蚀刻条件的余地。再者，通过使第二布线的截面形状的端部具有两个台阶，可以确保与具有锥形角小于50°的锥形的布线相同的程度的台阶覆盖性。
此外，在一个布线中，可以将第一区域的截面形状为长方形或梯形，并且将第二区域的截面形状为一方的侧面具有两个以上的台阶的楼梯状。
此外，关于用来实现上述结构的制造方法的发明结构，为包括如下工序的半导体器件的制造方法：在衬底上形成导电层；使用多级灰度掩模进行一次的曝光，来对由截面上的侧面和衬底主平面而成的角互不相同的第一抗蚀剂掩模和第二抗蚀剂掩模进行显影；以及将第一抗蚀剂掩模和第二抗蚀剂掩模用作掩模，对导电层进行蚀刻来形成布线，在显影之后，第一抗蚀剂掩模的侧面的角度和第二抗蚀剂掩模的侧面的角度之间的差异大于10°。
此外，关于其他制造方法的发明结构，为包括如下工序的半导体器件的制造方法：在衬底上形成导电层；使用多级灰度掩模进行一次的曝光，来对截面上的侧面和衬底主平面所形成的角互不相同的第一抗蚀剂掩模和第二抗蚀剂掩模进行显影；以及将第一抗蚀剂掩模和第二抗蚀剂掩模用作掩模，对导电层进行蚀刻来形成一个布线，在显影之后，第一抗蚀剂掩模的侧截面的角度和第二抗蚀剂掩模的侧截面的角度之间的差异大于10°。
在上述各个制造方法中，第一抗蚀剂掩模的截面形状为长方形或梯形，而第二抗蚀剂掩模的截面形状为梯形。或者，在上述制造方法中，第一抗蚀剂掩模的截面形状为长方形或梯形，第二抗蚀剂掩模的截面形状为一方的侧面具有两个以上的台阶的楼梯状。
上述这些方法不只是设计事项，而是使用多级灰度掩模实际形成布线，并经过发明者的进行深入的研究来发明的事项。
专利文献1所公开的技术所意图的是：布线侧面的角度取决于ICP蚀刻装置的蚀刻条件，因此以相同的蚀刻工序形成在同一衬底上的所有布线的侧面形状都一定。由此，明显地不同于根据地方示意性地使布线的侧面形状为不同的本发明。
此外，在专利文献2及专利文献4所公开的技术中，使抗蚀剂掩模的侧部为楼梯状，并且反映该抗蚀剂掩模的形状而使布线的侧面为楼梯状。专利文献2及专利文献4所公开的布线的台阶为一个，并且台阶分别设置在两端。
此外，专利文献3所公开的技术，使布线的截面形状部分地为不同，但是由在相同的蚀刻工序中形成的布线的侧面和衬底主平面而成的角度相同。
此外，在本说明书中，表示方向的单词如上、下、侧、水平、垂直等，是指以将器件配置在衬底表面之上的情况下的衬底表面为标准的方向。
此外，在本说明书中，栅电极是指隔着半导体层和绝缘膜地重叠并形成薄膜晶体管的沟道的部分。栅极布线是指上述部分之外的部分。此外，由相同的导电材料构成的一个图案的一部分是栅电极，其他部分成为栅极布线。
此外，在本发明中，作为半导体层，可以使用以硅为主要成分的半导体膜、或以金属氧化物为主要成分的半导体膜。作为以硅为主要成分的半导体膜，可以使用非晶半导体膜、包括结晶结构的半导体膜、以及包括非晶结构的化合物半导体膜等，具体而言，可以使用非晶硅、微晶硅、多晶硅、单晶硅等。此外，作为以金属氧化物为主要成分的半导体膜，可以使用氧化锌(ZnO)、以及锌、镓、和铟的氧化物(In-Ga-Zn-O)等。
此外，可以与TFT结构及晶体管结构无关地应用本发明，例如可以使用顶栅型TFT、底栅型(反交错型)TFT、正交错型TFT。此外，不局限于单栅结构的晶体管，还可以采用具有多个沟道形成区域的多栅型晶体管例如双栅型晶体管。
可以使用一个掩模来在一个母玻璃衬底的所希望的部分中精密地分别提供其侧面的角度不同的布线，而不增加工序。
附图说明
图1(A)至(D)是示出半导体器件的制造工序的剖视图。
图2A至2C是示出布线的截面的一例的照片。
图3A至3D是示出半导体器件的制造工序的剖视图。
图4A和4B是示出布线的截面的一例的照片。
图5A、5C、5D是掩模的一部分的俯视图，而图5B、5E是示出光强度的关系的一例的模式图。
图6A至6C是示出半导体器件的制造工序的剖视图。
图7A至7C是示出半导体器件的制造工序的剖视图。
图8A至8C是示出半导体器件的制造工序的剖视图。
图9A至9D是说明本发明的制造方法的剖视图。
图10A至10D是说明本发明的制造方法的剖视图。
图11A至11C是说明本发明的制造方法的剖视图。
图12是说明本发明的制造方法的俯视图。
图13是示出说明形成微晶硅膜的工序的时序图的一例的图。
图14是示出蚀刻装置的剖视图。
图15A至15C是示出半导体器件的制造工序的剖视图。
图16A和16B是示出半导体器件的制造工序的剖视图。
图17A至17C是示出半导体器件的制造工序的剖视图。
图18A和18B是示出半导体器件的制造工序的剖视图。
图19A至19C是示出半导体器件的制造工序的剖视图。
图20是说明液晶显示装置的一例的剖视图。
图21是说明液晶显示装置的一例的俯视图。
图22是说明液晶显示装置的一例的俯视图。
图23是液晶显示装置的像素的等效电路图。
图24是说明液晶显示装置的一例的图。
图25是说明液晶显示装置的一例的图。
图26A至26C是说明显示面板的立体图。
图27A和27B是说明显示面板的俯视图及剖视图。
图28A至28C是说明电子设备的立体图。
具体实施方式
下面，关于本发明的实施方式给予说明。
实施方式1
在本实施方式中，参照图1A至1D，示出将包括薄膜晶体管的像素部和包括用来使用FPC等连接到外部装置的连接布线的端子部形成在同一衬底上的制造工序。
首先，准备具有绝缘表面的衬底101。作为具有绝缘表面的衬底101，可以使用具有透光性的衬底例如玻璃衬底、结晶玻璃衬底、或塑料衬底。在衬底101是母玻璃的情况下，可以使用如下尺寸的衬底：第一代(320mm×400mm)、第二代(400mm×500mm)、第三代(550mm×650mm)、第四代(680mm×880mm或730mm×920mm)、第五代(1000mm×1200mm或1100mm×1250mm)、第六代(1500mm×1800mm)、第七代(1900mm×2200mm)、第八代(2160mm×2460mm)、第九代(2400mm×2800mm或2450mm×3050mm)、第十代(2950mm×3400mm)等。
此外，在具有绝缘表面的衬底101中，只要成为最表面的层或膜具有绝缘表面，就可以已形成有由绝缘体构成的基底膜、半导体层、及导电膜。
接着，在具有绝缘表面的衬底101上，形成第一导电层103。第一导电层103是使用高熔点金属如钨、钛、铬、钽、或钼等、或者以高熔点金属为主要成分的合金或化合物如氮化钽等并以200nm至600nm的厚度形成的。此外，也可以为谋求布线的低电阻化而采用铝、金、铜等的金属膜和上述高熔点金属的叠层。
接着，在第一导电层103的整个表面上涂敷抗蚀剂膜403，然后使用图1A所示的掩模400进行曝光。这里，涂敷厚度为1.5μm的抗蚀剂膜，并使用分辨率为1.5μm的曝光设备。用于曝光的光为i线(波长为365nm)，而曝光能量选自70mJ/cm2至140mJ/cm2的范围内。此外，不局限于i线，还可以使用混合i线及g线(波长为436nm)和h线(波长405nm)的光进行曝光。
在本实施方式中，在曝光掩模的一部分设置具有光强度减少功能的辅助图案(灰色调)并将该曝光掩模用作第一光掩模，并且将像素部的薄膜晶体管的栅电极的锥形角设定为10°至50°的范围内。
在图1A中，在曝光掩模400中设置有由Cr等的金属膜构成的遮光部401b和设置槽缝并将它用作具有光强度减少功能的辅助图案的半透部401a。在曝光掩模400的剖视图中，将遮光部401b的宽度表示为t2，将半透部401a的宽度表示为t1和t3。这里，作为曝光掩模的一部分使用灰色调的例子，但还可以采用使用半透膜的半色调。
通过使用图1A所示的曝光掩模400对抗蚀剂膜403进行曝光，在抗蚀剂膜403形成非曝光区域403a、403b以及曝光区域403c。当进行曝光时，通过光经过遮光部401a、401b的周围及半透部402a、402b，形成图1A所示的曝光区域403c。
然后，通过进行显影，曝光区域403c被去除，并且如图1B所示，在导电层103上获得像素部中的第一抗蚀剂掩模404a、以及端子部中的第二抗蚀剂掩模404b。通过调节曝光能量等的曝光条件，可以获得锥形的第一抗蚀剂掩模404a，而不获得具有一个台阶的端部。在不设置有灰色调的区域的由光掩模进行曝光的端子部中，形成其截面的侧面角度比第一抗蚀剂掩模404a大的第二抗蚀剂掩模404b。
接着，将抗蚀剂掩模404a、404b用作掩模，并通过干蚀刻对第一导电层103进行蚀刻。此外，根据蚀刻条件，具有绝缘表面的衬底101也被蚀刻，而其厚度部分地变薄。因此，优选地是：预先在衬底101的最表面的层或衬底101上，具有可被蚀刻的绝缘膜。作为蚀刻气体，使用氟化甲烷(CF4)、六氟化硫(SF6)、氯(Cl2)、氧(O2)。此外，使用如下干蚀刻装置，即与使用ICP装置的情况相比，容易获得在较广的面积上的均匀的放电。作为那样干蚀刻装置，如下ECCP(Enhanced CapacitivelyCoupled Plasma：增大电容耦合等离子体)模式的蚀刻装置最适合：该蚀刻装置使上部电极接地，将13.56MHz的高频电源连接到下部电极，并将3.2MHz的低频电源连接到下部电极。若是采用该蚀刻装置，就可以对应例如使用第十代的超过3m的尺寸的衬底作为衬底101的情况。
在结束上述蚀刻工序之后，进行灰化处理等，去除还残留的抗蚀剂掩模。这样，如图1C所示，在衬底101上形成第一布线层107a和第二布线层107b。这里，将形成在像素部中的第一布线层107a的锥形角θ1大约为50°，将形成在端子部的第二布线层107b的锥形角θ2大约为70°。在后面的工序中，在第一布线层107a上形成半导体膜及布线，因此为防止断裂而将两侧面的锥形角加工为小是有效的。此外，多个第二布线层107b彼此邻接而配置，并与FPC等连接，所以将两侧面的锥形角加工为大，以防止在彼此邻接的第二布线层107b之间产生的短路是有效的。此外，在需要将多个第二布线层107b排列在窄的范围内的情况下，可以缩小彼此邻接的第二布线层107b的间隔，因此将两侧面的锥形角加工为大是有效的。
此外，由于对于在该第一导电层103的蚀刻工序中使用的抗蚀剂膜，难以使用负型抗蚀剂，因此该栅电极形成用光掩模或中间掩模的图案结构以正型抗蚀剂为前提。
接着，在第一布线层107a上，层叠氮化硅(节电常数为7.0，厚度为300nm)的栅极绝缘膜102。栅极绝缘膜102可以通过CVD法、溅射法等，使用氮化硅膜或氮氧化硅膜形成。此外，这里，氮氧化硅膜是指在其组成上氮含量多于氧含量的膜，作为其浓度范围包含15原子％至30原子％的氧、20原子％至35原子％的氮、25原子％至35原子％的Si、以及15原子％至25原子％的氢。
接着，在形成栅极绝缘膜102之后，以不接触于大气的方式传送衬底，并在形成栅极绝缘膜的真空室不同的真空室中形成非晶半导体膜105。
接着，在形成非晶半导体膜105之后，以不接触于大气的方式传送衬底，在与形成非晶半导体膜105的真空室不同的真空室中形成添加有赋予一种导电型的杂质的半导体膜。
对添加有赋予一种导电型的杂质的半导体膜，添加磷作为典型的杂质元素，即对氢化硅添加磷化氢气体等的杂质气体即可。添加有赋予一种导电型的杂质的半导体膜，以2nm以上且50nm以下的厚度形成。通过使添加有一种导电型的杂质的半导体膜的厚度减薄，可以提高生产率。
接着，在添加有赋予一种导电型的杂质的半导体膜上，形成抗蚀剂掩模。抗蚀剂掩模通过光刻技术或喷墨法形成。这里，通过使用第二光掩模，对涂敷在添加有赋予一种导电型的杂质的半导体膜上的抗蚀剂进行曝光和显影，来形成抗蚀剂掩模。
接着，使用抗蚀剂掩模对添加有赋予一种导电型的杂质的半导体膜及非晶半导体膜进行蚀刻，来形成岛状半导体层。然后，去除抗蚀剂掩模。
接着，以覆盖添加有赋予一种导电型的杂质的半导体膜及栅极绝缘膜102的方式形成第二导电层。第二导电层优选使用铝、或者添加有铜、硅、钛、钕、钪、钼等提高耐热性的元素或防止小丘产生的元素的铝合金的单层或叠层形成。这里，未图示第二导电层，但是示出具有三层层叠的结构的导电膜，并且作为第二导电层的第一层和第三层使用钼膜，作为第二导电层的第二层使用铝膜。通过溅射法和真空蒸镀法，形成第二导电层。
接着，如图1D所示，在第二导电层上使用第三光掩模形成抗蚀剂掩模并对第二导电层的一部分进行蚀刻，来形成一对源电极及漏电极109、110。当对第二导电层进行湿蚀刻时，第二导电层的端部选择性地被蚀刻。其结果，可以形成其面积比抗蚀剂掩模小的源电极及漏电极109、110。
接着，使用上述抗蚀剂掩模，对添加有赋予一种导电型的杂质的半导体膜进行蚀刻，来形成一对源区及漏区106、108。再者，在该蚀刻工序中，也对非晶半导体膜105的一部分进行蚀刻。可以以与源区及漏区相同的形成工序形成非晶半导体膜105的凹部(槽)。通过将非晶半导体膜105的凹部(槽)的深度设定为非晶半导体膜105的厚度最厚的区域的二分之一至三分之一，可以增大源区及漏区的距离，从而可以减少源区及漏区之间的泄漏电流。然后，去除抗蚀剂掩模。
接着，形成覆盖源电极或漏电极109、110、源区或漏区106、108、非晶半导体膜105、以及栅极绝缘膜102的绝缘膜111。绝缘膜111可以采用与栅极绝缘膜102相同的形成方法形成。此外，栅极绝缘膜102用来防止悬浮在大气中的有机物、金属物、及水蒸气等的污染杂质的侵入，从而优选是致密的膜。
可以通过上述工序，在像素部中形成薄膜晶体管。
接着，通过采用使用第四光掩模形成的抗蚀剂掩模，对绝缘膜111选择性地进行蚀刻，形成使源电极或漏电极109暴露在像素部的第一接触孔，并且对绝缘膜111及栅极绝缘膜102选择性地进行蚀刻，形成使第二布线层107a暴露在端子部的第二接触孔。在形成接触孔之后，去除抗蚀剂掩模。
接着，在形成透明导电膜之后，通过采用使用第五光掩模形成的抗蚀剂掩模，对透明导电膜的一部分进行蚀刻，在像素部中形成电连接到源电极或漏电极109的像素电极112，并在端子部中形成电连接到第二布线层107a的连接电极113。在形成像素电极112及连接电极113之后，去除抗蚀剂掩模。结束这个工序之后的剖视图相当于图1D。
透明导电膜可以使用包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等的具有透光性的导电材料。另外，可以使用包含导电高分子(也称为导电聚合物)的导电组成物形成透明导电膜。优选地是，通过使用导电组成物而形成的像素电极的薄层电阻(sheet resistance)为10000Ω/□以下，550nm的波长中的透光率为70％以上。另外，包含在导电组成物中的导电高分子的电阻率为0.1Ω·cm以下。
作为导电高分子，可以使用所谓的π电子共轭系统导电高分子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或由上述物质中的两种以上构成的共聚物等。
通过上述工序，可以形成能够使用于透过型液晶显示装置的元件衬底。
此外，图2A至2C示出进行实验并使用灰色调掩模进行蚀刻而获得的布线的截面SEM照片。
作为样品，在玻璃衬底上形成厚度为100nm的氧氮化硅膜，并在其上形成400nm的钛膜。然后，在钛膜上形成抗蚀剂膜。
使用分辨率为1.5μm的曝光装置，对抗蚀剂膜进行曝光和显影。然后，在作为第一蚀刻条件，BCl3气体的流量为40sccm，Cl2气体的流量为40sccm，来进行65秒的蚀刻之后，作为第二蚀刻条件，BCl3气体的流量为70sccm，Cl2气体的流量为10sccm，来进行蚀刻。
没有灰色调的区域的布线的截面相当于图2A。遮光部的宽度为3μm。图2A的布线的锥形角大约为50°。
此外，使用线宽度为0.5μm，空间宽度为0.5μm的灰色调掩模进行曝光的区域的布线截面相当于图2B。遮光部的宽度为3μm。图2B的布线的锥形角大约为40°。
此外，将0.5μm的线宽度和0.5μm的空间宽度反复两次而配置的灰色调来进行曝光的区域的布线截面相当于图2C。遮光部的宽度为3μm。图2C的布线的锥形角大约为30°。
像这样，即使遮光部的宽度相同，也可以根据灰色调的线宽度及空间宽度使可获得的布线宽度和锥形角为不同。此外，当改变灰色调掩模的线宽度及空间宽度进行实验时，有的部分成为在侧面具有一个台阶的布线形状、或具有突出部分的布线形状。
这里，以上述蚀刻条件进行实验，但是并没有特别的限制。通过曝光和显影来可获得锥形角不同的抗蚀剂，从而优选地是，实施者为能够获得反映这种抗蚀剂的形状的布线而适当地设计掩模或调节蚀刻条件。
实施方式2
在本实施方式中，参照图3A至3D，说明当在覆盖薄膜晶体管的层间绝缘膜上形成布线之际使像素部的截面形状和端子部的截面形状为不同的例子。
此外，至途中的工序为止与实施方式1相同，所以这里省略详细说明。此外，在图3A至3D中，与图1A至1D共同的部分使用相同的附图标号来进行说明。
本实施方式是在覆盖在实施方式1中形成了的薄膜晶体管的绝缘膜111上形成平坦化膜的例子。
首先，根据实施方式1进行到形成绝缘膜111的工序。
接着，形成平坦化膜114。使用有机树脂膜，形成平坦化膜114。然后，通过采用使用第四光掩模形成的抗蚀剂掩模，对绝缘膜111及平坦化膜114选择性地进行蚀刻，形成使源电极或漏电极109暴露在像素部的第一接触孔，并且对栅极绝缘膜102、绝缘膜111及平坦化膜114选择性地进行蚀刻，形成使第二布线层暴露在端子部的第二接触孔。
接着，在平坦化膜114上形成第三导电层115。至这个阶段为止的工序剖视图相当于图3A。
接着，在第三导电层115的整个表面上涂敷抗蚀剂膜，然后使用图3B所示的掩模410进行曝光。
在本实施方式中，在曝光掩模的一部分设置具有光强度减少功能的辅助图案(灰色调)并将该曝光掩模用作第四光掩模，并且将端子部的连接电极的一方的侧面的锥形角设定为10°至50°的范围内。
在图3B中，曝光掩模410设置有由Cr等的金属膜构成的遮光部411a和提供槽缝作为具有光强度减少功能的辅助图案的半透部411b。这里，示出了将灰色调掩模用作曝光掩模的一部分的例子，但是还可以采用使用半透膜的半色调掩模。
通过使用图3B所示的曝光掩模410对抗蚀剂膜进行曝光，在抗蚀剂膜上形成非曝光区域413a、413b以及曝光区域413c。当进行曝光时，通过光经过遮光部411a的周围及半透部411b，形成图3B所示的曝光区域413c。
然后，通过进行显影，曝光区域413c被去除，并且在第三导电层115上可获得像素部中的第三抗蚀剂掩模、以及端子部中的第四抗蚀剂掩模。通过调节曝光能量等的曝光条件，可以获得一方的侧面为锥形的第一抗蚀剂掩模，而不获得具有一个台阶的端部。
接着，将第三抗蚀剂掩模及第四抗蚀剂掩模用作掩模，并通过干蚀刻对第三导电层115进行蚀刻。此外，使用如下干蚀刻装置，即与使用ICP装置的情况相比，容易获得在较广的面积上的均匀的放电。作为那样干蚀刻装置，如下ECCP(Enhanced Capacitively Coupled Plasma：增大电容耦合等离子体)模式的蚀刻装置最适合：使上部电极接地，将13.56MHz的高频电源连接到下部电极，并将3.2MHz的低频电源连接到下部电极。若是采用该蚀刻装置，就可以对应例如使用第十代的超过3m的尺寸的衬底作为衬底101的情况。
至这个阶段为止的工序剖视图相当于图3C。第三抗蚀剂掩模、及第四抗蚀剂掩模也当第三导电层115的蚀刻时被蚀刻，然后第三抗蚀剂掩模414a残留在第一连接电极116上，且第四抗蚀剂掩模414b残留在第二连接电极117上。第二连接电极117反映第四抗蚀剂掩模的形状而仅其一方的侧面成为锥形。此外，在不设置有灰色调掩模的区域的使用光掩模被曝光的像素部中，以缩小第一连接电极116的面积的方式进行蚀刻，从而可以有助于开口率的提高。
在上述蚀刻工序结束之后，通过灰化处理等，去除还残留的抗蚀剂掩模。
接着，在形成透明导电膜之后，采用使用第五光掩模形成的抗蚀剂掩模对透明导电膜的一部分进行蚀刻，从而在像素部中形成覆盖第一连接布线116地电连接的像素电极118并在端子部中形成与第二连接电极117电连接的第三连接电极119。去除像素电极118及第三连接电极119的抗蚀剂掩模。结束此工序之后的剖视图相当于图3D。通过将第三连接电极119设置为重叠于第二连接电极117的成为锥形的部分，谋求防止第三连接电极119的断裂。
通过上述工序，可以形成可使用于透过型液晶显示装置的元件衬底。
此外，图4A和4B示出进行实验并使用灰色调掩模进行蚀刻而获得的布线的截面SEM照片。
作为样品，在玻璃衬底上形成厚度为100nm的氧氮化硅膜，并在其上形成400nm的钛膜。然后，在钛膜上形成了抗蚀剂膜。
使用分辨率为1.5μm的曝光装置，对抗蚀剂膜进行曝光和显影。然后，在作为第一蚀刻条件，BCl3气体的流量为40sccm，Cl2气体的流量为40sccm，进行65秒的蚀刻之后，作为第二蚀刻条件，BCl3气体的流量为70sccm，Cl2气体的流量为10sccm，进行蚀刻。
如图3B的光掩模所示，使用只在一侧将0.5μm的线宽度和0.5μm的空间宽度反复两次而配置的灰色调掩模来进行曝光的区域的布线截面相当于图4A。一方的锥形角大约为70°，而另一方的锥形角大约为35°。
此外，使用只在一侧配置了0.5μm的线宽度和0.75μm的空间宽度的灰色调掩模来进行曝光的区域的布线截面相当于图4B。一方的锥形角大约为70°，而另一方的侧面的坡度比一方小，具有不同的锥形角。另一方的侧面的与衬底接近一侧的锥形角大约为30°，而与衬底远离一侧的锥形角大约为60°。
此外，当只在一侧将0.5μm的线宽度和0.5μm的空间宽度反复三次而配置的灰色调掩模来进行曝光时，可获得侧面具有一个台阶的布线形状。像这样，若是线宽度和空间宽度改变，可获得的布线形状也大幅度地改变。因此，重要地是：实施者选择最适合的线宽度和空间宽度来谋求蚀刻条件的最优化。
此外，参照图5A至5E，说明具备由线和空间、或者矩形图案和空间构成的半透部的曝光掩模的一例。
图5A示出曝光掩模的俯视图的具体例子。另外，图5B示出当使用该曝光掩模时的光强度分布214的一例。图5A所示的曝光掩模包括遮光部P、半透过部Q、透过部R。在图5A所示的曝光掩模的半透过部Q中，设置有以条纹状(槽缝状)反复的线203、205、207以及空间201、204、206，并且在与遮光部P的端部202平行的方向上配置有线和空间。在该半透部中，由遮光材料205构成的宽度为L，遮光材料之间的空间204的宽度为W2。线203由遮光材料构成，并且它可以使用与遮光部P相同的遮光材料设置。线203被形成为矩形，但不局限于矩形，具有一定的宽度即可。例如，可以采用角带有圆度的形状。
在图5A的曝光掩模中，空间204的宽度W2比空间201的宽度W1大，并且空间206的宽度W3比空间204的宽度W2大。此外，在图5A的曝光掩模中，线宽度相同。
此外，图5A的曝光掩模是一例，只要获得图5B所示的光强度分布就没有特别的限制。例如，如图5C所示，使用不是线形而是其前端具有锐角的形状的具有遮光部215的曝光掩模进行曝光，来实现图5B所示的光强度分布。此外，使用包括如图5D所示那样的具有多个树枝状部分的遮光部216的曝光掩模，实现图5B所示的光强度分布。
本实施方式可以与实施方式1自由地组合。
实施方式3
本实施方式是不同于实施方式2的一例，参照图6A至6C进行说明。图6A与图3A相同，所以这里省略详细说明，并且相同的部分使用相同的附图标号进行说明。
根据实施方式2，进行到形成第三导电层115的工序，成为与图6A相同的阶段。
接着，使用不同于实施方式2的光掩模，对第三导电层115选择性地进行蚀刻。在本实施方式中，示出在像素部中形成只一方具有锥形角的第一连接电极120，而在端子部中形成两端具有相同的锥形角的连接电极121的例子。
在结束上述蚀刻工序之后，通过进行灰化处理等，去除还残留的抗蚀剂掩模。
接着，在形成透明导电膜之后，采用使用第五光掩模形成的抗蚀剂掩模，对透明导电膜的一部分进行蚀刻，来在像素部中形成与第一连接布线120的一部分重叠并电连接的像素电极122，并且在端子部中形成与第二连接电极121电连接的第三连接电极123。
在本实施方式中，通过以与第一连接电极120的成为锥形的部分重叠的方式设置像素电极122，谋求防止像素电极122的断裂。
通过上述工序，可以形成可使用于透过型液晶显示装置的元件衬底。
本实施方式可以与实施方式1、或实施方式2自由地组合。
实施方式4
本实施方式示出使用如下曝光掩模的例子，该曝光掩模中设置有由半透膜构成的具有光强度减少功能的辅助图案(半色调膜)。
首先，与实施方式1相同，在衬底101上形成第一导电层103，并且在其上形成抗蚀剂膜。
在图7A中，曝光掩模420设置有由Cr等的金属膜构成的遮光部421a、421b、以及提供有作为具有光强度减少功能的辅助图案的半透膜(也称为半色调膜)的部分(半透部422a、422b)。在曝光掩模420的剖视图中，将遮光部421a和半透部422b重叠的区域的宽度表示为t2，将半透部422a为一层的区域的宽度表示为t1、t3。就是说，将半透部422a不与遮光部421a重叠的区域的宽度表示为t1、t3。
通过使用图7A所示的曝光掩模420进行抗蚀剂膜的曝光，在抗蚀剂馍上形成非曝光区域423a、423b以及曝光区域423c。当进行曝光时，通过光经过遮光部421a、421b的周围及半透部422a、422b，形成图7A所示的曝光区域423c。
然后，通过显影，曝光区域423c被去除，并且如图7B所示，在第一导电层103上可获得两侧部具有锥形的抗蚀剂掩模424a和截面实质上为长方形的抗蚀剂掩模424b。
接着，使用抗蚀剂掩模424a、424b作为掩模，通过干蚀刻对第一导电层103进行蚀刻。
在结束上述蚀刻工序之后，通过灰化处理等，去除还残留的抗蚀剂掩模。像这样，如图7C所示，在衬底101上形成第一布线层124a和第二布线层124b。这里，形成在像素部的第一布线层107a的锥形角大约为60°，而形成在端子部的第二布线层107b的侧面角度大约为90°。
在后面的工序中，根据实施方式1形成薄膜晶体管，来形成可使用于透过型液晶显示装置的元件衬底。
本实施方式可以与实施方式1、实施方式2、或实施方式3自由地组
实施方式5
本实施方式示出使用相同的掩模形成三种截面形状作为布线。该三种截面形状为具有两个台阶的截面形状、梯形的截面形状、以及具有一个台阶的截面形状。
首先，与实施方式1相同，在衬底101上形成第一导电层103，并在其上形成抗蚀剂膜。
接着，使用图8A所示的曝光掩模430进行抗蚀剂膜的曝光。通过对进行抗蚀剂膜的曝光，在抗蚀剂膜中形成非曝光区域433a、433b、433d以及曝光区域433c。当进行曝光时，通过光经过遮光部431b的周围及半透部431a、431c，形成图8A所示的曝光区域433c。
在本实施方式中，在曝光掩模的一部分设置具有光强度减少功能的辅助图案(灰色调)并将该曝光掩模用作第一光掩模，来在像素部的薄膜晶体管的栅电极的两端形成两个台阶。将图5A所示的图案配置在遮光部的两侧，并将它用作第一光掩模。通过改变线宽度、空间宽度、以及曝光条件，实现与图5B所示的光强度分布不同的分布，例如图5E所示的具有两个分布的光强度分布217。此外，图5A所示的曝光掩模是一例，例如也可以如图5C所示那样地使用具有遮光部215的曝光掩模进行曝光，来实现图5E所示的光强度分布，该遮光部215的形状不是线形而是其前端具有锐角的形状。此外，也可以使用包括如图5D所示那样的具有多个树枝状部分的遮光部216的曝光掩模，实现图5E所示的光强度分布。
另外，端子部的连接电极的两端形成一个台阶。该台阶使用与像素部的薄膜晶体管的栅电极不同的半透部431c形成。
而且，通过进行显影，曝光区域433c被去除，并且如图8B所示，在第一导电层103上可以获得像素部中的第一抗蚀剂掩模434a、像素部的栅极布线部中的第二抗蚀剂掩模434b、以及端子部中的第三抗蚀剂掩模434c。通过调节曝光能量等的曝光条件，可以获得其端部具有两个台阶的第一抗蚀剂掩模434a。在没设置有灰色调的区域中的使用光掩模进行曝光的像素部的栅极布线部中，形成梯形的第二抗蚀剂掩模434b。此外，在端子部中，可以获得其端部具有一个台阶的第三抗蚀剂掩模434c。
接着，使用抗蚀剂掩模434a、434b、434c作为掩模，并通过干蚀刻对第一导电层103进行蚀刻。
在结束上述蚀刻工序之后，通过进行灰化处理等，去除还残留的抗蚀剂掩模。像这样，如图8C所示，在衬底101上形成第一布线层125a、第二布线层125b、以及第三布线层125c。这里，使形成在像素部中的第一布线层125a的端部具有两个台阶，使形成在像素部的栅极布线部中的第二布线层107b的侧面为梯形，并使形成在端子部中的第一布线层125c的端部具有一个台阶。在形成为锥形的情况下，锥形的端部的位置根据蚀刻时间改变，特别在锥形角小于60°的情况下，布线宽度的总计会不均匀，但是通过将布线层形成为楼梯状，即使蚀刻时间具有稍微的差异也可以获得一定的布线宽度。就是说，通过将布线层形成为楼梯状，可以充分地确保蚀刻条件的余地。再者，通过使第一布线125a的端部具有两个台阶，可以确保与具有锥形角小于50°的锥形的布线层相同的程度的台阶覆盖性。此外，形成在像素部的栅极布线部的第二布线层107b的侧面角度在60°至90°的范围内。
像这样，通过实施者适当地设计曝光掩模430，可以选择性地形成所希望的布线层形状。
在下面的工序中，根据实施方式1形成薄膜晶体管，来形成可使用于透过型液晶显示装置的元件衬底。
本实施方式可以与实施方式1、实施方式2、实施方式3、或实施方式4自由地组合。
实施方式6
在本实施方式中，参照图9A至图14，说明使用于液晶显示装置的薄膜晶体管的制造工序。图9A至图11C是示出薄膜晶体管的制造工序的剖视图，而图12是一个像素中的薄膜晶体管及像素电极的连接区域的俯视图。图13是示出微晶硅膜的形成方法的时序图。图14是当形成电极或布线时使用的蚀刻装置的剖视图。
至于具有微晶半导体膜的薄膜晶体管，因为n型薄膜晶体管的迁移率比p型薄膜晶体管的迁移率高，所以n型薄膜晶体管适合使用于驱动电路。优选使形成在同一衬底上的薄膜晶体管的极性一致，以抑制工序数。这里，使用n沟道型薄膜晶体管进行说明。
如图9A所示，在衬底50上形成栅电极51。衬底50可以通过采用如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、或铝硅酸盐玻璃等，使用通过利用熔融法或浮法而制造的无碱玻璃衬底等。在衬底50是母玻璃衬底的情况下，可以使用如下尺寸的衬底：第一代(320mm×400mm)、第二代(400mm×500mm)、第三代(550mm×650mm)、第四代(680mm×880mm或730mm×920mm)、第五代(1000mm×1200mm或1100mm×1250mm)、第六代(1500mm×1800mm)、第七代(1900mm×2200mm)、第八代(2160mm×2460mm)、第九代(2400mm×2800mm或2450mm×3050mm)、第十代(2950mm×3400mm)等。
栅电极51使用钛、钼、铬、钽、钨、铝等的金属材料或其合金材料形成。栅电极51通过如下工序形成：通过采用溅射法及真空蒸镀法，在衬底50上形成导电膜，在该导电膜上使用实施方式1所示的多级灰度掩模形成抗蚀剂掩模，并使用该掩模对导电膜进行蚀刻。此外，也可以在衬底50及栅电极51之间，设置上述金属的氮化物膜作为用来提高栅电极51的紧密性和防止扩散到基底的阻挡金属。这里，使用由作为多级灰度掩模的光掩模形成的抗蚀剂掩模，对形成在衬底50上的导电膜进行蚀刻，来形成栅电极51，并且同时形成与其侧面的角度与栅电极不同的布线(栅极布线、引导布线、电容布线等)。
此外，这里使用图14所示的蚀刻装置进行蚀刻。
图14所示的蚀刻装置，是一种ECCP(Enhanced Capacitively CoupledPlasma：增大电容耦合等离子体)模式的蚀刻装置，其中使上部电极137接地，将13.56MHz的高频电源132连接到下部电极135，并将3.2MHz的低频电源131连接到下部电极135。该蚀刻装置可以对应例如使用第十代的超过3m的尺寸的衬底作为衬底50的情况。
在处理室130中，为引入被处理衬底而在设置在处理室外壁的开口中，设置闸阀133，且该闸阀133与衬底的装载室、卸装室或传送室联结。此外，处理室130内部可以使用涡轮分子泵等的真空排气单元进行减压。另外，在处理室130中，包括由上部电极137和下部电极135构成的一对平行平板电极。
上部电极137成为吹淋喷头，并设置有用来将蚀刻气体引入到处理室130中的多个开口。此外，供给到上部电极137的中空部分的蚀刻气体，从通过气体供给管及阀门联结的气体供给机构139被供给。此外，气体供给机构139与气体供给源138联结。
下部电极135的外周及上面边缘，设置有绝缘构件134。此外，虽然在此未图示，但下部电极135包括用来保持被处理衬底136的衬底保持单元如静电吸盘等、以及用来调节温度的加热单元或冷却单元。另外，还可以在上部电极137中，设置用来调节温度的加热单元或冷却单元。
供电线电连接到下部电极135，并且第一匹配器140a和高频电源132连接到该供电线。高频电源132对下部电极供给13.56MHz的等离子体形成用高频电力。此外，第二匹配器140b和低频电源131连接到该供电线。低频电源131例如对下部电极供给3.2MHz的低频电力，并使与等离子体形成用高频电力重叠。
此外，图14所示的蚀刻装置的各个构成部，被工序控制器控制。通过使用该蚀刻装置，即使使用尺寸超过3m的第十代的衬底也可以确保平面内的均匀性。
接着，在栅电极51上，按顺序形成栅极绝缘膜52a、52b、52c。结束该工序之后的剖视图相当于图9A。
栅极绝缘膜52a、52b、52c可以通过CVD法或溅射法等，使用氧化硅膜、氮化硅膜、氧氮化硅膜、或氮氧化硅膜形成。为了防止由形成在栅极绝缘膜中的针孔等导致的层间短路，优选使用不相同的绝缘层来形成多层结构。这里，示出依次层叠氮化硅膜、氧氮化硅膜、以及氮化硅膜作为栅极绝缘膜52a、52b、52c的方式。
这里，氧氮化硅膜指的是在其组成上氧含量多于氮含量的物质，并且其浓度范围为如下：55原子％至65原子％的氧；1原子％至20原子％的氮；25原子％至35原子％的Si；以及0.1原子％至10原子％的氢。
栅极绝缘膜的第一层及第二层都厚于50nm。作为栅极绝缘膜的第一层，优选使用氮化硅膜或氮氧化硅膜，以防止杂质(例如碱金属等)从衬底扩散。此外，栅极绝缘膜的第一层不仅可以防止栅电极的氧化，而且还可以在将铝用作栅电极的情况下防止小丘。此外，与微晶半导体膜接触的栅极绝缘膜的第三层厚于0nm至5nm以下，优选大约为1nm。栅极绝缘膜的第三层是用来提高与微晶半导体膜的紧密性而提供的。另外，通过将氮化硅膜用作栅极绝缘膜的第三层，可以谋求防止因后面进行的热处理引起的微晶半导体膜的氧化。例如，当在氧含量多的绝缘膜和微晶半导体膜彼此接触的状态下进行热处理时，微晶半导体膜会氧化。
再者，优选使用频率为1GHz的微波等离子体CVD装置，形成栅极绝缘膜。通过使用微波等离子体CVD装置而形成的氧氮化硅膜、氮氧化硅膜的耐压性高，从而可以提高薄膜晶体管的可靠性。
这里，虽然形成具有三层结构的栅极绝缘膜，但是在用作液晶显示装置的开关元件的情况下，由于进行交流驱动而可以仅由氮化硅膜的单层构成。
接着，优选地是，在形成栅极绝缘膜之后，不接触于大气地传送衬底，以在与形成栅极绝缘膜的真空室不相同的真空室中形成微晶半导体膜53。
下面，还参照图13说明形成微晶半导体膜53的工序。在图13中，以对真空室从大气压进行真空排气200的阶段为开始，以时间序列的方式分别示出后面进行的各种处理，如预涂1201、衬底搬入1202、基底预处理1203、成膜处理1204、衬底搬出1205、净化1206。但是，不局限于从大气压排气到真空，从批量生产或以短时间降低最终真空度的观点来看，优选将真空室一直保持为一定程度的真空度。
在本实施方式中，将衬底搬入之前的真空室内的真空度设定为低于10-5Pa，即进行超高真空排气。这个阶段相当于图13中的真空排气1200。在进行这种超高真空排气的情况下，优选同时利用低温泵，利用涡轮分子泵进行排气，并利用低温泵进行真空排气。以两个涡轮分子泵串联的方式进行真空排气也是有效的。另外，优选在真空室中设置烘烤用加热器来进行加热处理，以从真空室内壁脱气。此外，还使加热衬底的加热器工作来使温度稳定。衬底的加热温度为100℃至300℃，优选为120℃至220℃。
接着，在搬入衬底之前，通过进行预涂1201以形成硅膜作为内壁覆盖膜。作为预涂1201，通过引入氢或稀有气体产生等离子体，以去除附着在真空室的内壁上的气体(氧及氮等的大气成分、或用来使真空室净化的蚀刻气体)，然后引入硅烷气体，来生成等离子体。由于硅烷气体与氧或水分等起反应，所以通过流过硅烷气体来生成硅烷等离子体，可以去除真空室中的氧或水分。另外，通过预先进行预涂1201，可以防止将构成真空室的部件的金属元素混入到微晶半导体膜中作为杂质。就是说，通过使用硅覆盖真空室内，可以防止真空室中被等离子体蚀刻，并可以降低包含在后面形成的微晶硅膜中的杂质浓度。预涂1201包括使用与将要堆积在衬底上的膜相同种类的膜覆盖真空室内壁的处理。
在预涂1201之后，进行衬底搬入1202。由于将要堆积微晶硅膜的衬底存储在被进行了真空排气的装载室中，因此即使搬入衬底也不会使真空室内的真空度显著恶化。
接着，进行基底预处理1203。基底预处理1203是在形成微晶硅膜时特别有效的处理，因此优选进行基底预处理1203。就是说，当在玻璃衬底表面、绝缘膜的表面、或非晶硅的表面上通过等离子体CVD法形成微晶硅膜时，有时会在堆积初期阶段中由于杂质或晶格失配等而导致形成非晶层。为了尽量降低该非晶层的厚度或者如果可能则去除该非晶层，优选进行基底预处理1203。作为基底预处理，优选进行稀有气体等离子体处理或氢等离子体处理，或者进行这两种处理。作为稀有气体等离子体处理，优选使用质量数大的稀有气体元素如氩、氪、或氙等。这是因为通过利用溅射效果去除附着在表面上的氧、水分、有机物、或金属元素等的杂质的缘故。氢等离子体处理是对于通过利用氢自由基去除吸附在表面上的上述杂质、以及通过利用对绝缘膜或非晶硅膜的蚀刻作用，形成干净的被形成膜表面有效的。另外，通过进行稀有气体等离子体处理和氢等离子体处理，促进微晶核生成。
从促进微晶核生成的观点来看，如图13中的虚线1207所示，在微晶硅膜的成膜初期中，继续提供氩等的稀有气体是有效的。
在进行基底预处理1203之后，进行形成微晶硅膜的成膜处理1204。在本实施方式中，在成膜速度低而质量良好的第一成膜条件下形成栅极绝缘膜界面附近的膜，然后在成膜速度高的第二成膜条件下堆积膜。
只要第二成膜条件的成膜速度比第一成膜条件的成膜速度高，就没有特别的限制。因此，可以通过使用频率为几十MHz至几百MHz的高频等离子体CVD法、或频率为1GHz以上的微波等离子体CVD装置形成，典型地说，可以通过使用氢稀释氢化硅如SiH4或Si2H6，来实现等离子体生成而形成。除了氢化硅及氢以外，还可以使用选自氦、氩、氪、氖中的一种或多种稀有气体元素来进行稀释，以形成微晶半导体膜。此时的相对于氢化硅的氢的流量比为12倍以上且1000倍以下，优选为50倍以上且200倍以下，更优选为100倍。另外，可以使用SiH2Cl2、SiHCl3、SiCl4、SiF4等代替氢化硅。
在将氦添加到材料气体中的情况下，由于氦的离子化能量在所有气体中最高，即24.5eV，其亚稳态位于比该离子化能量稍微低的大约20eV的能级，因此在放电持续期间中，为离子化而只需要其差异的4eV左右。因此，放电开始电压值也在所有气体中最低。由于上述特征，氦能够稳定地保持等离子体。另外，由于能够形成均匀的等离子体，所以即使堆积微晶硅膜的衬底的面积增大，也可以发挥实现等离子体密度的均匀化的效果。
还可以将碳的氢化物如CH4或C2H6等、氢化锗或氟化锗如GeH4或GeF4等混合到硅烷等的气体中，以将能带宽度调整为1.5eV至2.4eV、或0.9eV至1.1eV。通过将碳或锗添加到硅中，可以改变TFT的温度特性。
这里，第一成膜条件为如下：通过使用氢及/或稀有气体，将硅烷稀释为超过100倍且2000倍以下，衬底的加热温度为100℃至300℃，优选为120℃至220℃。为了使用氢使微晶硅膜的生长表面惰性化，并促进微晶硅的生长，优选在120℃至220℃的温度下进行成膜。
将在结束第一成膜条件下的成膜之后的剖视图示出于图9B。在栅极绝缘膜52c上，形成有成膜速度低而质量优良的微晶半导体膜23。该在第一成膜条件下可获得的微晶半导体膜23的质量，有助于后面形成的TFT的导通电流的增大及场效应迁移率的提高，因此重要的是充分地降低氧浓度，以便将膜中的氧浓度设定为1×1017/cm3以下。另外，通过上述工序，除了氧以外，还可以降低混入到微晶半导体膜中的氮及碳的浓度，因此可以防止微晶半导体膜的n型化。
接着，通过改变为第二成膜条件来提高成膜速度，以形成微晶半导体膜53。此时的剖视图相当于图9C。微晶半导体膜53的厚度可以为50nm至500nm(优选为100nm至250nm)。此外，在本实施方式中，微晶半导体膜53的成膜时间包括在第一成膜条件下进行成膜的第一成膜期间、以及在第二成膜条件下进行成膜的第二成膜期间。
这里，第二成膜条件为如下：使用氢及/或稀有气体将硅烷稀释为12倍以上且100倍以下；衬底的加热温度为100℃至300℃；优选为120℃至220℃。此外，以如下条件形成微晶硅膜：使用电容耦合型(平行平板型)CVD装置；将间隔(电极面和衬底表面之间的间隔)设定为20mm；将真空室内的真空度为100Pa；将衬底温度设定为300℃；以20W施加60MHz高频电力；以及使用氢(流量为400sccm)将硅烷气体(流量为8sccm)稀释为50倍。此外，当在上述条件下只将硅烷气体的流量改变为4sccm并将它稀释为100倍来形成微晶硅膜时，成膜速度变慢。通过固定氢流量并增加硅烷流量，成膜速度升高。通过降低成膜速度，结晶性提高。
在本实施方式中，使用电容耦合型(平行平板型)CVD装置，将间隔(电极面和衬底表面的间隔)设定为20mm，第一成膜条件为如下：真空室内的真空度为100Pa；衬底温度为100℃；以30W施加60MHz的高频电力；使用氢(流量400sccm)将硅烷气体(流量2sccm)稀释为200倍。通过改变气体流量而提高成膜速度的如下第二成膜条件进行成膜，即通过利用氢(流量400sccm)将4sccm的硅烷气体稀释为100倍。
接着，在通过第二成膜条件形成微晶硅膜之后，停止硅烷或氢等的材料气体及高频电力的供给来进行衬底搬出1205。在对下一个衬底继续进行成膜处理的情况下，回到衬底搬入1202的阶段进行同一处理。为了去除附着在真空室中的覆盖膜或粉末，进行净化1206。
净化1206通过引入以NF3、SF6为代表的蚀刻气体，进行等离子体蚀刻。另外，通过引入即使不利用等离子体也能够蚀刻的气体如ClF3来进行。净化1206优选在使衬底加热用加热器截止且温度降低了的状态下进行。这是为了抑制由蚀刻导致的反应副生成物的生成。在进行净化1206之后，再次回到预涂1201，对下一个衬底进行上述同样的处理，即可。NF3的组成中包含氮，因此为了降低成膜室中的氮浓度，优选进行预涂来充分地降低氮浓度。
接着，在形成微晶半导体膜53之后，优选不接触于大气地传送衬底，来在与形成微晶半导体膜53的真空室不相同的真空室中形成缓冲层54。通过使形成缓冲层54的真空室与形成微晶半导体膜53的真空室为不同，可以将形成微晶半导体膜53的真空室用作在引入衬底之前处于超高真空的专用处理室，从而可以尽量抑制杂质污染并缩短到达超高真空的时间。在为到达超高真空而进行烘烤的情况下，为得到处理室内壁温度降低且处于稳定的状态而需要较长时间，因此是特别有效的。另外，通过分别提供不相同的真空室，可以根据想要获得的膜性质而分别改变高频电力的频率。
缓冲层54通过使用包含氢、或卤素的非晶半导体膜而形成。通过使用氢，其流量为氢化硅的流量的1倍以上且10倍以下，优选为1倍以上且5倍以下，可以形成包含氢的非晶半导体膜。此外，通过使用上述氢化硅、以及包含氟、氯、溴、或碘的气体(F2、Cl2、Br2、I2、HF、HCl、HBr、HI等)，可以形成包含氟、氯、溴、或碘的非晶半导体膜。另外，可以使用SiH2Cl2、SiHCl3、SiCl4、SiF4等代替氢化硅。
此外，作为缓冲层54，也可以通过将非晶半导体用作靶并使用氢或稀有气体进行溅射来形成非晶半导体膜。另外，通过将包含氟、氯、溴、碘的气体(F2、Cl2、Br2、I2、HF、HCl、HBr、HI等)包括在气氛中，可以形成包含氟、氯、溴、或碘的非晶半导体膜。
缓冲层54优选由不包含晶粒的非晶半导体膜构成。因此，在通过使用频率为几十MHz至几百MHz的高频等离子体CVD法或微波等离子体CVD法形成缓冲层54的情况下，优选控制成膜条件，以形成不包含晶粒的非晶半导体膜。
在后面形成源区及漏区的工序中，对缓冲层54的一部分进行蚀刻。此时，缓冲层54优选以其一部分残留的厚度形成，以便不使微晶半导体膜53暴露。典型地说，缓冲层54优选以100nm以上且400nm以下，优选为200nm以上且300nm以下的厚度形成。在薄膜晶体管的施加电压高(例如为15V左右)的显示装置，典型地为液晶显示装置中，通过将缓冲层54的厚度设定为上述范围内，可以提高耐压性，从而即使高电压被施加到薄膜晶体管也可以避免薄膜晶体管的退化。
另外，缓冲层54不添加有赋予一种导电型的杂质如磷、硼等。为了防止赋予一种导电型的杂质从添加有赋予一种导电型的杂质元素的半导体膜55扩散到微晶半导体膜53，将缓冲层54用作阻挡层。在不设置缓冲层的情况下，若微晶半导体膜53和添加有赋予一种导电型的杂质的半导体膜55接触，则会发生在后面的蚀刻工序或加热处理中杂质移动，而难以控制阈值的问题。
再者，通过在微晶半导体膜53的表面上形成缓冲层54，可以防止包含在微晶半导体膜53中的晶粒表面的自然氧化。尤其是在非晶半导体和微晶粒接触的区域中，容易因局部应力而产生裂缝。当该裂缝与氧接触时晶粒被氧化，并形成氧化硅。
作为非晶半导体膜的缓冲层54的能隙，比微晶半导体膜53大(非晶半导体膜的能隙为1.6eV以上且1.8eV以下，而微晶半导体膜53的能隙为1.1eV以上且1.5eV以下)，其电阻高，而且其迁移率低，即微晶半导体膜53的1/5至1/10。因此，在后面形成的薄膜晶体管中，形成在源区及漏区和微晶半导体膜53之间的缓冲层用作高电阻区域，而微晶半导体膜53用作沟道形成区域。因此，可以降低薄膜晶体管的截止电流。在将该薄膜晶体管用作显示装置的开关元件的情况下，可以提高显示装置的对比度。
优选地是，在微晶半导体膜53上，通过等离子体CVD法以300℃至400℃的温度形成缓冲层54。通过上述成膜处理，可以将氢提供给微晶半导体膜53，从而得到与使微晶半导体膜53氢化时相等的效果。就是说，通过在微晶半导体膜53上堆积缓冲层54，可以将氢扩散到微晶半导体膜53，从而对悬空键封端。
接着，在形成缓冲层54之后，优选不接触于大气地传送衬底，来在与形成缓冲层54的真空室不相同的真空室中，形成添加有赋予一种导电型的杂质的半导体膜55。此时的剖视图相当于图9D。通过在与形成缓冲层54的真空室不相同的真空室中形成添加有赋予一种导电型的杂质的半导体膜55，可以防止赋予一种导电型的杂质在形成缓冲层时混入。
关于添加有赋予一种导电型的杂质的半导体膜55，在形成n沟道型薄膜晶体管的情况下，添加磷作为典型的杂质元素，即将PH3等的杂质气体添加到氢化硅中，即可。另外，在形成p沟道型薄膜晶体管的情况下，可以添加硼作为典型的杂质元素，即可以将B2H6等的杂质气体添加到氢化硅中。添加有赋予一种导电型的杂质的半导体膜55可以由微晶半导体或非晶半导体构成。添加有赋予一种导电型的杂质的半导体膜55，以2nm以上且50nm以下的厚度形成。通过减少添加有赋予一种导电型的杂质的半导体膜的厚度，可以提高生产率。
接着，如图10A所示，在添加有赋予一种导电型的杂质的半导体膜55上，形成抗蚀剂掩模56。抗蚀剂掩模56通过使用光刻技术或喷墨法而形成。这里，通过使用第二光掩模，对涂敷在添加有赋予一种导电型的杂质元素的半导体膜55上的抗蚀剂进行曝光及显影，以形成抗蚀剂掩模56。
接着，通过使用抗蚀剂掩模56对微晶半导体膜53、缓冲层54、以及添加有赋予一种导电型的杂质的半导体膜55进行蚀刻和分离，如图10B所示那样形成微晶半导体膜61、缓冲层62、以及添加有赋予一种导电型的杂质的半导体膜63。然后，去除抗蚀剂掩模56。
微晶半导体膜61和缓冲层62的端部侧面倾斜，从而可以防止形成在缓冲层62上的源区及漏区和微晶半导体膜61之间产生泄漏电流。还可以防止在源电极及漏电极和微晶半导体膜61之间产生泄漏电流。微晶半导体膜61和缓冲层62的端部侧面的倾斜角度为30°至90°，优选为45°至80°。通过采用上述角度，可以防止由台阶形状导致的源电极或漏电极的断裂。
接着，如图10C所示，形成导电膜65a至65c，以便覆盖添加有赋予一种导电型的杂质的半导体膜63及栅极绝缘膜52c。导电膜65a至65c优选由铝或添加有铜、硅、钛、钕、钪、钼等的提高耐热性的元素、或防止小丘的元素的铝合金的单层或叠层构成。还可以采用如下叠层结构：使用钛、钽、钼、钨、或这些元素的氮化物，来形成与添加有赋予一种导电型的杂质的半导体膜接触一侧的膜，并在其上形成铝或铝合金。再者，可以采用如下叠层结构：铝或铝合金的上表面及下表面由钛、钽、钼、钨或这些元素的氮化物夹住。这里，示出导电膜65a至65c这三个层重叠的导电膜，并示出如下叠层导电膜：导电膜65a及65c由钼膜构成，且导电膜65b由铝膜构成；或者，导电膜65a及65c由钛膜构成，且导电膜65b由铝膜构成。导电膜65a至65c通过溅射法或真空蒸镀法而形成。
接着，如图10D所示，在导电膜65a至65c上通过使用第三光掩模形成抗蚀剂掩模66，并蚀刻导电膜65a至65c的一部分，以形成一对源电极及漏电极71a至71c。通过对导电膜65a至65c进行湿蚀刻，导电膜65a至65c的端部被选择性地蚀刻。其结果是，可以形成其面积比抗蚀剂掩模66小的源电极及漏电极71a至71c。
然后，如图11A所示，通过使用抗蚀剂掩模66，蚀刻添加有赋予一种导电型的杂质的半导体膜63，从而形成一对源区及漏区72。再者，在该蚀刻工序中，缓冲层62的一部分也被蚀刻。由于其一部分被蚀刻而形成有凹部(槽)的缓冲层被称为缓冲层73。可以以同一工序形成源区及漏区、以及缓冲层的凹部(槽)。通过将缓冲层的凹部(槽)的深度设定为缓冲层的最厚区域的1/2至1/3，可以增大源区及漏区的距离，因此可以降低源区及漏区之间的泄漏电流。之后，去除抗蚀剂掩模66。
将缓冲层73蚀刻50nm左右，以防止如下情况：尤其是，抗蚀剂掩模在暴露于用于干蚀刻等的等离子体时变质，不能在抗蚀剂去除工序中完全去除，并且残渣残留。在导电膜65a至65c的一部分的蚀刻处理及在形成源区及漏区72时的蚀刻处理这两次蚀刻处理中，使用抗蚀剂掩模66，在采用干蚀刻作为该两次蚀刻处理的情况下容易残留残渣，因此将在完全去除残渣时可被蚀刻的缓冲层形成得厚是有效的。另外，缓冲层73可以防止在干蚀刻时微晶半导体膜61受到等离子体损伤。
接着，如图11B所示，形成绝缘膜76，该绝缘膜76覆盖源电极及漏电极71a至71c、源区及漏区72、缓冲层73、微晶半导体膜61、以及栅极绝缘膜52c。绝缘膜76可以以与栅极绝缘膜52a、52b、52c相同的成膜方法形成。此外，绝缘膜76是为防止浮游在大气中的有机物、金属物、水蒸气等的污染杂质的侵入而提供的，因此优选采用致密的膜。另外，通过将氮化硅膜用于绝缘膜76，可以将缓冲层73中的氧浓度设定为5×1019atoms/cm3以下，优选为1×1019atoms/cm3以下。
如图11B所示，通过源电极及漏电极71a至71c的端部与源区及漏区72的端部不一致且彼此错开，源电极及漏电极71a至71c的端部的距离增大，从而可以防止源电极及漏电极之间的泄漏电流或短路。此外，因为源电极及漏电极71a至71c的端部和源区及漏区72的端部不一致且彼此错开，所以电场不聚集于源电极及漏电极71a至71c以及源区及漏区72的端部，从而可以防止栅电极51和源电极71a至71c之间产生的泄漏电流。由此，可以制造高可靠性及高耐压性的薄膜晶体管。
通过上述工序，可以形成薄膜晶体管74。
在本实施方式所示的薄膜晶体管中，在栅电极上层叠了栅极绝缘膜、微晶半导体膜、缓冲层、源区及漏区、源电极及漏电极，其中用作沟道形成区域的微晶半导体膜的表面被缓冲层覆盖。另外，在缓冲层的一部分中形成有凹部(槽)，而且该凹部以外的区域被源区及漏区覆盖。就是说，由于形成在缓冲层中的凹部而在源区及漏区之间的距离增大，因此可以减少源区及漏区之间的泄漏电流。另外，因为通过蚀刻缓冲层的一部分形成凹部，所以可以去除在形成源区及漏区的工序中产生的蚀刻残渣，从而可以避免由残渣导致的源区及漏区的泄漏电流(寄生沟道)。
另外，在用作沟道形成区域的微晶半导体膜和源区及漏区之间，形成有缓冲层。微晶半导体膜的表面被缓冲层覆盖。高电阻的缓冲层延伸在微晶半导体膜和源区及漏区之间，因而可以减少产生在薄膜晶体管中的泄漏电流，并可以抑制由于施加高电压而导致的退化。另外，缓冲层、微晶半导体膜、源区及漏区，都形成在与栅电极重叠的区域上。因此，可以说是不受到栅电极的端部形状的影响的结构。在栅电极具有叠层结构的情况下，若使用铝作为其下层，则可能会在栅电极的侧面露出铝而产生小丘，但是通过采用源区及漏区都不重叠于栅电极端部的结构，可以防止在与栅电极侧面重叠的区域中发生短路。另外，由于在微晶半导体膜的表面上形成有其表面被氢封端的非晶半导体膜作为缓冲层，所以可以防止微晶半导体膜的氧化，并可以防止在形成源区及漏区的工序中产生的蚀刻残渣混入到微晶半导体膜中。由此，可以获得电特性良好且耐压性良好的薄膜晶体管。
另外，可以缩小薄膜晶体管的沟道长度，从而可以缩小薄膜晶体管的平面面积。
然后，通过在绝缘膜76上使用利用第四光掩模而形成的抗蚀剂掩模蚀刻绝缘膜76的一部分来形成接触孔，并形成在该接触孔中与源电极或漏电极71c接触的像素电极77。此外，图11C相当于沿图12的虚线A-B的剖视图。
如图12所示，可知源区及漏区72的端部位于源电极及漏电极71c的端部的外侧。另外，缓冲层73的端部位于源电极及漏电极71c、源区及漏区72的端部的外侧。此外，源电极及漏电极中的一方，具有包围源区及漏区中的另一方的形状(具体地说，U字形状、C字形状)。因此，可以增加载流子移动的区域的面积，从而可以增大电流量，并可以缩小薄膜晶体管的面积。另外，由于微晶半导体膜、源电极及漏电极层叠在栅电极上，所以形成在栅电极的凹凸的影响少，从而可以抑制覆盖度的降低及泄漏电流的产生。此外，源电极及漏电极中的一方，还用作源极布线或漏极布线。
另外，不重叠于微晶半导体膜的栅极布线侧部的宽度，比重叠于微晶半导体膜的栅电极侧部的宽度小。由此，谋求提高像素部的开口率。此外，与微晶半导体膜重叠的栅电极侧面的角度(锥形角)比不与微晶半导体膜重叠的栅极布线侧面的角度小。因此，使形成在上方的膜的覆盖性为良好。
另外，像素电极77可以使用具有透光性的导电材料如包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等。
另外，可以使用包含导电高分子(也称为导电聚合物)的导电组成物，形成像素电极77。优选地是，通过使用导电组成物而形成的像素电极的薄层电阻(sheet resistance)为10000Ω/□以下，波长550nm中的透光率为70％以上。另外，包含在导电组成物中的导电高分子的电阻率优选为0.1Ω·cm以下。
作为导电高分子，可以使用所谓的π电子共轭系统导电高分子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、或这些两种以上的共聚物等。
这里，作为像素电极77，在通过溅射法形成铟锡氧化物膜之后，将抗蚀剂涂敷在铟锡氧化物膜上。接着，通过利用第五光掩模对抗蚀剂进行曝光及显影，以形成抗蚀剂掩模。然后，使用抗蚀剂掩模蚀刻铟锡氧化物膜，以形成像素电极77。
通过上述工序，可以形成可使用于显示装置的元件衬底。
本实施方式可以与实施方式1、实施方式2、实施方式3、实施方式4、或实施方式5自由地组合。
实施方式7
本方式示出一种例子，其中在将衬底搬入到真空室之前，引入氢或稀有气体产生等离子体来去除附着在真空室的内壁的气体(氧、氮等的大气成分、或用于真空室净化的蚀刻气体)，然后引入氢、硅烷气体、以及微量的磷化氢(PH3)气体。由于只其工序的一部分与实施方式2不同，所以下面参照图15A至15C，仅说明不同的工序。在图15A至15C中，与实施方式2相同的部分使用相同的附图标号。
首先，与实施方式6相同地使用多级灰度掩模，在衬底350上形成栅电极。这里，使用尺寸为600mm×720mm的无碱玻璃衬底。此外，这里示出使用大面积的衬底制造显示屏幕大的显示装置的例子，所以采用层叠由低电阻的铝构成的第一导电层351a和其耐热性比第一导电层351a的耐热性高的钼构成的第二导电层351b的栅电极。作为蚀刻装置，使用图14所示的ECCP模式蚀刻装置。
接着，在栅电极的上层的第二导电层351b上，形成栅极绝缘膜352。在用于液晶显示装置的开关元件的情况下，为了进行交流驱动，栅极绝缘膜352优选仅由氮化硅膜的单层构成。这里，作为栅极绝缘膜352，通过等离子体CVD法形成单层的氮化硅膜(介电常数为7.0，厚度为300nm)。至这个工序为止的剖视图相当于图15A。
接着，在形成栅极绝缘膜之后，不接触于大气地传送衬底，并在与形成栅极绝缘膜的真空室不同的真空室中，形成微晶半导体膜。
在将衬底搬入到成膜装置的真空室中之前，引入氢或稀有气体产生等离子体来去除附着在真空室的内壁的气体(氧、氮等的大气成分、或用于真空室净化的蚀刻气体)，然后引入氢、硅烷气体、以及微量的磷化氢(PH3)气体。硅烷气体可以与真空室中的氧、水分等起反应。微量的磷化氢可以使后面要形成的微晶半导体膜包含磷。
接着，将衬底搬入到真空室中，如图15B所示，在使衬底暴露在硅烷气体及微量的磷化氢气体之后，形成微晶半导体膜。典型地是，可以使用氢对SiH4、Si2H6等的氢化硅进行稀释产生等离子体，来形成微晶半导体膜。可以使用其流量为超过硅烷气体的流量的100倍且2000倍以下的氢，来形成包含磷及氢的微晶半导体膜353。通过暴露于微量的磷化氢气体，促进晶核的产生形成微晶半导体膜353。该微晶半导体膜353示出随着磷浓度离开栅极绝缘膜界面的距离增大而减少的浓度轮廓。
接着，在相同的处理室中改变成膜条件，并使用其流量为氢化硅的流量的1倍以上且10倍以下，更优选地为1倍以上且5倍以下，层叠由包含氢的非晶硅构成的缓冲层54。至这个工序为止的剖视图相当于图15C。
接着，在形成缓冲层54之后，不接触于大气地传送衬底，并在与形成微晶半导体膜353及缓冲层54的真空室不同的真空室中，形成添加有赋予一种导电型的杂质的半导体膜55。半导体膜55的成膜以后的工序与实施方式6相同，所以这里省略详细说明。
本实施方式可以与实施方式1、实施方式2、实施方式3、实施方式4、实施方式5、或实施方式6自由地组合。
实施方式8
参照图16A至图18B，说明与实施方式2不同的薄膜晶体管的制造方法。这里，示出采用可以与上述实施方式6相比缩减光掩模数的处理来制造薄膜晶体管的工序。
与实施方式6所示的图9A相同地，在衬底50上形成导电膜，在导电膜上涂敷抗蚀剂，采用通过使用多级灰度掩模的光刻工序形成的抗蚀剂掩模，对导电膜的一部分进行蚀刻，从而形成栅电极51。这里虽然未图示，但是形成具有锥形角不同的侧面地栅电极或栅极布线。接着，在栅电极51上，按顺序形成栅极绝缘膜52a、52b、52c。
接着，以第一成膜条件，形成微晶半导体膜53。然后，在相同的处理室中以第二成膜条件进行成膜，来与实施方式6所示的图9C相同地形成微晶半导体膜53。接着，与实施方式6所示的图9D相同地，在微晶半导体膜53上按顺序形成缓冲层54、以及添加有赋予一种导电型的杂质的半导体膜55。
接着，在添加有赋予一种导电型的杂质的半导体膜55上，形成导电膜65a至65c。然后，如图16A所示，在导电膜65a上涂敷抗蚀剂80。
抗蚀剂80可以使用正型抗蚀剂或负型抗蚀剂。这里，使用正型抗蚀剂。
然后，通过使用多级灰度掩模59作为第二光掩模，将光照射到抗蚀剂80，以对抗蚀剂80进行曝光。
通过在使用多级灰度掩模进行曝光之后进行显影，可以如图16B所示那样地形成具有厚度不同的区域的抗蚀剂掩模81。
接着，通过使用抗蚀剂掩模81作为掩模，对微晶半导体膜53、缓冲层54、添加有赋予一种导电型的杂质的半导体膜55、以及导电膜65a至65c进行蚀刻，并使它们分离。其结果是，可以形成如图17A所示那样的微晶半导体膜61、缓冲层62、添加有赋予一种导电型的杂质的半导体膜63、以及导电膜85a至85c。
然后，对抗蚀剂掩模81进行灰化。其结果是，抗蚀剂的面积缩小，其厚度变薄。此时，厚度薄的区域的抗蚀剂(与栅电极51的一部分重叠的区域)被去除，由此如图17A所示，可以形成被分离的抗蚀剂掩模86。
接着，通过使用抗蚀剂掩模86，对导电膜85a至85c进行蚀刻，并使它们分离。其结果是，可以形成如图17B所示那样的一对源电极及漏电极92a至92c。通过使用抗蚀剂掩模86对导电膜85a至85c进行湿蚀刻，导电膜85a至85c的端部被选择性地蚀刻。其结果是，可以形成其面积比抗蚀剂掩模86小的源电极及漏电极92a至92c。
然后，通过使用抗蚀剂掩模86，蚀刻添加有赋予一种导电型的杂质的半导体膜63，形成一对源区及漏区88。此外，在该蚀刻工序中，缓冲层62的一部分也被蚀刻。将其一部分被蚀刻的缓冲层表示为缓冲层87。另外，在缓冲层87中形成有凹部。可以以同一工序形成源区及漏区、以及缓冲层的凹部(槽)。这里，由于缓冲层87的一部分被其面积比抗蚀剂掩模81小的抗蚀剂掩模86蚀刻，所以缓冲层87向源区及漏区88的外侧突出。然后，去除抗蚀剂掩模86。另外，源电极及漏电极92a至92c的端部与源区及漏区88的端部不一致且彼此错开，且在源电极及漏电极92a至92c的端部的外侧形成源区及漏区88的端部。
如图17C所示，源电极及漏电极92a至92c的端部与源区及漏区88的端部不一致且彼此错开，从而源电极及漏电极92a至92c的端部的距离增大，从而可以防止源电极及漏电极之间的泄漏电流或短路。此外，源电极及漏电极92a至92c的端部和源区及漏区88的端部不一致且错开，因此电场不聚集于源电极及漏电极92a至92c和源区及漏区88的端部。从而，可以防止栅电极51和源电极及漏电极92a至92c之间产生的泄漏电流。
通过上述工序，可以形成薄膜晶体管83。另外，通过使用两个光掩模，可以形成薄膜晶体管。
接着，如图18A所示，在源电极及漏电极92a至92c、源区及漏区88、缓冲层87、微晶半导体膜90、以及栅极绝缘膜52c上，形成绝缘膜76。
然后，通过使用利用第三光掩模而形成的抗蚀剂掩模，蚀刻绝缘膜76的一部分，形成接触孔。接着，形成在该接触孔中与源电极或漏电极92c接触的像素电极77。这里，作为像素电极77，在通过溅射法形成铟锡氧化物膜之后，将抗蚀剂涂敷在铟锡氧化物膜上。接着，通过利用第四光掩模对抗蚀剂进行曝光及显影，以形成抗蚀剂掩模。然后，使用抗蚀剂掩模蚀刻铟锡氧化物膜，以形成像素电极77。
通过上述工序，可以使用多级灰度掩模来减少掩模数，并可以形成能够使用于显示装置的元件衬底。
本实施方式可以与实施方式1、实施方式2、实施方式3、实施方式4、实施方式5、实施方式6、或实施方式7自由地组合。
实施方式9
在本实施方式9中，示出使用多级灰度掩模形成保持电容的工序和形成薄膜晶体管和像素电极之间的接触的工序。此外，在图19A至19C中，与实施方式6相同的部分使用与实施方式6相同的标号。
在根据实施方式6，结束形成绝缘膜76的工序之后，使用多级灰度掩模，形成具有深度不同的开口的第一层间绝缘膜84a。这里，如图19A所示那样地，成为电容部的电容布线的侧面的角度，大于栅电极的侧面的角度。通过使用多级灰度掩模使布线侧面的角度为不同，来控制每个地方的布线宽度，提高像素部的开口率。这个阶段的剖视图相当于图19A。
如图19A所示，在栅电极或漏电极71c的上方，设置使绝缘膜76的表面暴露的第一开口，并且在由第一导电层78a和第二导电层78b的叠层构成的电容布线上，设置其深度比第一开口浅的第二开口。此外，电容布线的第一导电层78a和第二导电层78b分别通过与栅电极的第一导电层51a和第二导电层51b相同的工序形成。
接着，以第一层间绝缘膜84a为掩模选择性地蚀刻绝缘膜76的一部分，来使源电极或漏电极71c的一部分暴露。
接着，从第二开口扩大到使绝缘膜76的表面暴露地对第一层间绝缘膜84a进行灰化。同时，第一开口也扩大，但是形成在绝缘膜76中的开口尺寸不变，所以形成台阶。
接着，形成像素电极77。这个阶段的剖视图相当于图19C。通过灰化，第一层间绝缘膜缩小到第二导电膜84b。此外，保持电容75使用绝缘膜76和栅极绝缘膜52作为电介质，还使用电容布线和像素电极77作为一对电极。
像这样，可以使用多级灰度掩模并工序数少地形成保持电容。
本实施方式可以与实施方式1、实施方式2、实施方式3、实施方式4、实施方式5、实施方式6、实施方式7、或实施方式8自由地组合。
实施方式10
在本实施方式中，下面示出包括实施方式6所示的薄膜晶体管的液晶显示装置作为显示装置的一个方式。
首先，对VA(Vertical Alignment：垂直取向)型液晶显示装置进行描述。VA型液晶显示装置是指一种控制液晶面板的液晶分子的排列的方式。VA型液晶显示装置是当没有施加电压时液晶分子朝垂直于面板表面的方向的方式。在本实施方式中，特别地，将像素分成几个区域(子像素)，并分别将分子向不同的方向推倒。这称为多区域(multi-domain)化或多区域设计。在下面的说明中，对考虑多区域设计的液晶显示装置进行说明。
图21及图22分别示出像素电极及相对电极。此外，图21是形成有像素电极的衬底一侧的平面图，并将沿图21所示的A-B线的截面结构示出于图20。图22是形成相对电极的衬底一侧的平面图。下面，参照这些附图进行说明。
图20示出衬底600和相对衬底601重叠且注入了液晶的状态，在该衬底600上形成有TFT628、与TFT628连接的像素电极624、以及保持电容部630，并在该相对衬底601上形成相对电极640等。
在相对衬底601的形成间隔物642的位置上，形成有遮光膜632、第一着色膜634、第二着色膜636、第三着色膜638、以及相对电极640。通过采用该结构，使用于控制液晶取向的突起644和间隔物642的高度彼此不同。在像素电极624上，形成有取向膜648，与此同样地在相对电极640上，形成有取向膜646。在此之间，形成有液晶层650。
至于间隔物642，这里示出柱状间隔物，但是也可以散布珠状间隔物。再者，还可以在形成在衬底600上的像素电极624上，形成间隔物642。
在衬底600上形成有TFT628、与它连接的像素电极624、以及保持电容部630。像素电极624通过贯穿覆盖TFT628、布线、保持电容部630的绝缘膜620、覆盖绝缘膜的第三绝缘膜622的接触孔623，连接到布线618。此外，使用多级灰度掩模，对布线618和TFT628的源电极及漏电极选择性地进行蚀刻。使布线618的侧面角度为大于TFT628的源电极或漏电极的侧面角度，从而有助于开口率的提高。作为TFT628，可以适当地使用实施方式6所示的薄膜晶体管。另外，保持电容部630由根据实施方式2使用与TFT628的栅极布线602相同的多级灰度掩模形成的第一电容布线604、栅极绝缘膜606、以及与布线616及618同样地形成的第二电容布线617构成。另外，使第一电容布线604的侧面角度为大于TFT628的布线616、618的侧面角度，从而有助于开口率的提高。
像素电极624、液晶层650、以及相对电极640重叠，从而形成液晶元件。
图21示出衬底600上的结构。像素电极624通过使用实施方式6所示的材料来形成。在像素电极624中，设置有槽缝625。槽缝625是用来控制液晶取向的。
图21所示的TFT629、与它连接的像素电极626及保持电容部631，可以与像素电极624及保持电容部630同样地形成。TFT628和TFT629都连接到布线616。该液晶面板的像素由像素电极624及像素电极626构成。像素电极624及像素电极626是子像素。
图22示出相对衬底一侧的结构。在遮光膜632上，形成有相对电极640。相对电极640优选使用与像素电极624同样的材料形成。在相对电极640上，形成有用来控制液晶取向的突起644。另外，根据遮光膜632的位置形成有间隔物642。
图23示出上述像素结构的等效电路。TFT628和TFT629都连接到栅极布线602、布线616。这种情况下，通过使第一电容布线604和电容布线605的电位不相同，可以使液晶元件651和液晶元件652进行不同的工作。就是说，通过分别控制第一电容布线604和第三电容布线605的电位，来精密地控制液晶的取向且扩大视角。
当对设置有槽缝625的像素电极624施加电压时，在槽缝625附近发生电场的应变(倾斜电场)。通过交替咬合地配置该槽缝625和相对衬底601一侧的突起644，有效地产生倾斜电场来控制液晶的取向，从而根据其位置，使液晶具有彼此不同的取向方向。就是说，通过进行多区域化，来扩大液晶面板的视角。
在上述内容中示出了VA型液晶显示装置的一个例子，但是不局限于图21所示的像素电极结构。
下面，示出TN型液晶显示装置的方式。
图24及图25示出TN型液晶显示装置的像素结构。图25是平面图，而图24示出沿图25所示的A-B线的截面结构。下面，参照上述两个附图进行说明。此外，在图24及图25中，与图20相同的部分使用相同的附图标号。
像素电极624在接触孔623中，通过布线618连接到TFT
628。用作数据线的布线616与TFT628连接。TFT628可以应用实施方式2所示的任何TFT。
像素电极624使用实施方式2所示的像素电极77而形成。
在相对衬底601上，形成有遮光膜632、第二着色膜636、以及相对电极640。而且，在第二着色膜636和相对电极640之间，形成有平坦化膜637，以防止液晶的取向混乱。液晶层650形成在像素电极624和相对电极640之间。
像素电极624、液晶层650、以及相对电极640重叠，从而形成液晶元件。
此外，也可以在衬底600或相对衬底601上，形成彩色滤光片、用来防止旋错(disclination)的屏蔽膜(黑矩阵)等。此外，将偏振片贴合在与衬底600的形成薄膜晶体管的面相反一侧的面上，并将偏振片贴合在与相对衬底601的形成相对电极640的面相反一侧的面上。
通过上述工序，可以制造液晶显示装置。本实施方式的液晶显示装置使用截止电流少、电特性良好、以及可靠性高的薄膜晶体管，因此该液晶显示装置的对比度高且可见度高。此外，通过使用多级灰度掩模并调节每个地方的布线的侧面角度，实现了开口率高的液晶显示装置。另外，通过使用多级灰度掩模并调节每个地方的布线的侧面角度，减少布线端部的上方的断裂、以及短路缺陷。
此外，还可以应用于横向电场方式的液晶显示装置。横向电场方式，是指通过对单元内的液晶分子沿水平方向施加电场来驱动液晶以便显示灰度的方式。通过横向电场方式，可以使视角增大到大约180度。
本实施方式可以与实施方式1、实施方式2、实施方式3、实施方式4、实施方式5、实施方式6、实施方式7、实施方式8、或实施方式9自由地组合。
实施方式11
下面，示出本发明的液晶显示装置的一个方式的显示面板的结构。
在图26A中示出另外仅形成信号线驱动电路6013且与形成在衬底6011上的像素部6012连接的显示面板的方式。像素部6012及扫描线驱动电路6014，由使用微晶半导体膜的薄膜晶体管形成。通过由其迁移率高于使用微晶半导体膜的薄膜晶体管的晶体管，形成信号线驱动电路，可以使信号线驱动电路的工作稳定，该信号线驱动电路的驱动频率被要求高于扫描线驱动电路的驱动频率。此外，信号线驱动电路6013，可以为使用单晶半导体的晶体管、使用多晶半导体的薄膜晶体管、或使用SOI的晶体管。电源的电位、各种信号等分别通过FPC6015，供给到像素部6012、信号线驱动电路6013、扫描线驱动电路6014。
此外，也可以将信号线驱动电路及扫描线驱动电路都形成在与像素部相同的衬底上。
此外，在另外形成驱动电路的情况下，不一定需要将形成有驱动电路的衬底贴合到形成有像素部的衬底上，例如也可以贴合到FPC上。在图26B中表示另外仅形成信号线驱动电路6023且与形成在衬底6021上的像素部6022及扫描线驱动电路6024连接的液晶显示装置面板的方式。像素部6022及扫描线驱动电路6024，由使用微晶半导体膜的薄膜晶体管形成。信号线驱动电路6023通过FPC6025连接到像素部6022。电源的电位、各种信号等分别通过FPC6025，供给到像素部6022、信号线驱动电路6023、扫描线驱动电路6024。
另外，也可以采用使用微晶半导体膜的薄膜晶体管在与像素部相同的衬底上仅形成信号线驱动电路的一部分或扫描线驱动电路的一部分，然后另外形成其他部分且使它与像素部电连接。在图26C中表示将信号线驱动电路所具有的模拟开关6033a，形成在与像素部6032、扫描线驱动电路6034相同的衬底6031上，并且将信号线驱动电路所具有的移位寄存器6033b另外形成在不同的衬底上，来彼此贴合的液晶显示装置面板的方式。像素部6032及扫描线驱动电路6034，由使用微晶半导体膜的薄膜晶体管形成。信号线驱动电路所具有的移位寄存器6033b通过FPC6035，连接到像素部6032。电源的电位、各种信号等分别通过FPC6035，供给到像素部6032、信号线驱动电路、扫描线驱动电路6034。
如图26A至26C所示，可以在与像素部相同的衬底上，采用使用微晶半导体膜的薄膜晶体管形成液晶显示装置的驱动电路的一部分或全部。
此外，对另外形成的衬底的连接方法，没有特别的限制，可以使用已知的COG方法、引线键合方法、或TAB方法等。此外，连接的位置只要是能够电连接的，就不限于图26A至26C所示的位置。另外，也可以另外形成控制器、CPU、存储器等来连接。
此外，在本实施方式中使用的信号线驱动电路，不局限于仅具有移位寄存器和模拟开关的方式。除了移位寄存器和模拟开关之外，还可以具有缓冲器、电平转移电路、源极跟随器等的其他电路。另外，不需要一定设置移位寄存器和模拟开关，例如既可以使用如译码器电路的可以选择信号线的其他电路代替移位寄存器，又可以使用锁存器等代替模拟开关。
本实施方式可以与实施方式1、实施方式2、实施方式3、实施方式4、实施方式5、实施方式6、实施方式7、实施方式8、实施方式9、或实施方式10自由地组合。
实施方式12
参照图27A和27B，说明相当于本发明的显示装置的一个方式的液晶显示面板的外观及截面。图27A是一种面板的俯视图，其中，使用密封剂4005，将形成在第一衬底4001上的具有微晶半导体膜的薄膜晶体管4010及液晶元件4013密封在第一衬底4001和第二衬底4006之间。图27B是相当于沿图27A的A-A’的剖视图。
以围绕设置在第一衬底4001上的像素部4002和扫描线驱动电路4004的方式，设置有密封剂4005。另外，在像素部4002和扫描线驱动电路4004上，设置有第二衬底4006。因此，像素部4002和扫描线驱动电路4004与液晶4008一起，由第一衬底4001、密封剂4005、以及第二衬底4006密封。另外，在第一衬底4001上的与由密封剂4005围绕的区域不同的区域中，安装有在另外准备的衬底上由多晶半导体膜形成的信号线驱动电路4003。此外，虽然在本实施方式中，对将具有使用多晶半导体膜的薄膜晶体管的信号线驱动电路贴合到第一衬底4001的例子进行说明，但是也可以由使用单晶半导体的晶体管形成信号线驱动电路并贴合。图27A和27B例示包含于信号线驱动电路4003的、由多晶半导体膜形成的薄膜晶体管4009。
设置在第一衬底4001上的像素部4002和扫描线驱动电路4004，具有多个薄膜晶体管，图27B例示包含于像素部4002的薄膜晶体管4010。薄膜晶体管4010相当于使用微晶半导体膜的薄膜晶体管。
另外，附图标号4011相当于液晶元件，并且液晶元件4013所具有的像素电极4030，通过布线4041与薄膜晶体管4010电连接。液晶元件4013的相对电极4031形成在第二衬底4006上。像素电极4030、相对电极4031、以及液晶4008重叠的部分相当于液晶元件4013。
此外，作为第一衬底4001、第二衬底4006，可以使用玻璃、金属(代表为不锈钢)、陶瓷、塑料。作为塑料，可以使用FRP(Fiberglass-Reinforced Plastics：纤维增强塑料)板、PVF(聚氟乙烯)薄膜、聚酯薄膜或丙烯树脂薄膜。另外，也可以采用由PVF薄膜或聚酯薄膜夹有铝箔的薄片。
另外，附图标号4035是球状的隔离物，且是为控制像素电极4030和相对电极4031之间的距离(单元间隙)而设置的。此外，也可以使用通过选择性地蚀刻绝缘膜而获得的隔离物。
此外，提供到另外形成的信号线驱动电路4003和扫描线驱动电路4004或像素部4002的各种信号及电位，通过引导布线4014及引导布线4015从FPC4018供给。
在本实施方式中，连接端子4016由与液晶元件4013所具有的像素电极4030相同的导电膜形成。另外，引导布线4014、4015由与布线4041相同的导电膜形成。如实施方式1所示，通过使用多级灰度掩模，使引导布线4014、4015的侧面角度为大于布线4041的侧面角度。将两个侧面加工为垂直，以防止邻接的引导布线之间产生的短路是有效的。
连接端子4016与FPC4018所具有的端子，通过各向异性导电膜4019电连接。
此外，虽然未图示，本实施方式所示的液晶显示装置具有取向膜、偏振片，进而还可以具有彩色滤光片及屏蔽膜。
此外，图27A和27B示出另外形成信号线驱动电路4003并将它安装到第一衬底4001的一例，但是本实施方式不局限于该结构。既可以另外形成扫描线驱动电路并安装，又可以另外仅形成信号线驱动电路的一部分或扫描线驱动电路的一部分并安装。
本实施方式可以与其他实施方式所记载的结构组合而实施。
实施方式13
根据本发明而可获得的显示装置等，可以用于有源矩阵型显示装置模块。换句话说，其显示部分安装有上述模块的所有电子设备均可以实施本发明。
作为这种电子设备，可以举出影像拍摄装置如摄像机或数字照相机等、头戴式显示器(护目镜型显示器)、汽车导航、投影机、汽车音响、个人计算机、便携式信息终端(移动计算机、移动电话或电子书籍等)等。图28A至28C示出这种电子设备的一例。
图28A表示电视装置。如图28A所示，可以将显示模块组装在框体中来完成电视装置。将安装了FPC的显示面板还称为显示模块。由显示模块形成主画面2003，作为其他附属装置还具有扬声器部分2009、操作开关等。如上所述，可以完成电视装置。
如图28A所示，在框体2001中组装利用了显示元件的显示用面板2002，并且可以由接收机2005接收普通的电视广播，而且通过调制解调器2004连接到有线或无线方式的通信网络，从而还可以进行单向(从发送者到接收者)或双向(在发送者和接收者之间，或者在接收者之间)的信息通信。电视装置的操作可以由组装在框体中的开关或另外提供的遥控装置2006进行，并且该遥控装置2006也可以设置有显示输出信息的显示部分2007。
另外，在电视装置中，除了主画面2003以外，还可以附加有如下结构：使用第二显示用面板形成辅助画面2008，并显示频道或音量等。在这种结构中，也可以使用视角优良的液晶显示面板形成主画面2003，并使用能够以低耗电量进行显示的发光显示面板形成辅助画面。另外，为了优先低耗电量化，也可以采用如下结构：使用发光显示面板形成主画面2003，使用发光显示面板形成辅助画面，并且辅助画面能够点亮和熄灭。
当然，本发明不局限于电视装置，还可以应用于各种用途如个人计算机的监视器、铁路的车站或飞机场等中的信息显示屏、街头上的广告显示屏等大面积显示媒体。
图28B表示移动电话机2301的一例。该移动电话机2301的构成包括显示部2302、操作部2303等。在显示部2302中，应用上述实施方式所说明的显示装置，而可以提高量产性。
另外，图28C所示的便携型计算机包括主体2401、显示部2402等。通过对显示部2402应用上述实施方式所示的显示装置，可以提高量产性。
本说明书根据2007年12月3日在日本专利局受理的日本专利申请号2007-312818而制作，所述申请内容包括在本说明书中。

Claims (13)

1.一种半导体器件，其特征在于，包括：
衬底上的半导体层；以及
其一部分与所述半导体层重叠的布线，
所述布线包括布线侧部的宽度大的区域和布线侧部的宽度小的区域，并且，
所述布线侧部的宽度大的区域与所述半导体层的至少一部分重叠，并且所述布线侧部的宽度大的区域的布线宽度方向截面的侧面角度比所述布线侧部的宽度小的区域的布线宽度方向截面的侧面角度小10°以上。
2.根据权利要求1所述的半导体器件，其特征在于，
所述布线侧部的宽度大的区域的布线宽度方向截面的侧面角度在10°至50°的范围内。
3.根据权利要求1所述的半导体器件，其特征在于，
所述布线侧部的宽度小的区域的布线宽度方向截面的侧面角度在60°至90°的范围内。
4.根据权利要求1所述的半导体器件，其特征在于，
所述布线侧部的宽度小的区域不与所述半导体层重叠。
5.一种半导体器件，其特征在于，包括：
衬底上的第一布线；
覆盖所述第一布线的绝缘膜；以及
隔着所述绝缘膜与所述第一布线电连接的第二布线，
在所述第二布线的截面形状的两个端部中，其一方的侧面和另一方的侧面的相对于所述衬底的主平面的角度互不相同。
6.根据权利要求5所述的半导体器件，其特征在于，
还包括部分地重叠于所述第二布线的透明导电膜，并且
在所述第二布线的截面形状的两个端部中，相对于所述衬底的主平面的角度小的一方的侧面接触于所述透明导电膜。
7.一种半导体器件，其特征在于，
具有同一个绝缘膜表面上的第一布线和第二布线，该第二布线的截面形状与所述第一布线不同，
所述第一布线的截面形状为长方形或梯形，
所述第二布线的截面形状为一方的侧面具有两个以上的台阶的楼梯状，
所述第一布线和所述第二布线由相同的材料形成。
8.一种半导体器件的制造方法，其特征在于，包括如下工序：
在衬底上形成导电层；
使用多级灰度掩模进行一次的曝光，来对截面中的侧面和所述衬底的主平面所形成的角互不相同的第一抗蚀剂掩模和第二抗蚀剂掩模进行显影；以及
将所述第一抗蚀剂掩模和第二抗蚀剂掩模用作掩模，对所述导电层进行蚀刻来形成布线，
在显影之后，所述第一抗蚀剂掩模的侧面角度和所述第二抗蚀剂掩模的侧面角度之间的差异大于10°。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，
所述第一抗蚀剂掩模的截面形状为长方形或梯形，并且所述第二抗蚀剂掩模的截面形状为梯形。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于，
所述第一抗蚀剂掩模的截面形状为长方形或梯形，并且所述第二抗蚀剂掩模的截面形状为一方的侧面具有两个以上的台阶的楼梯状。
11.一种半导体器件的制造方法，其特征在于，包括如下工序：
在衬底上形成导电层；
使用多级灰度掩模进行一次的曝光，来对截面中的侧面和所述衬底的主平面所形成的角互不相同的第一抗蚀剂掩模和第二抗蚀剂掩模进行显影；以及
将所述第一抗蚀剂掩模和所述第二抗蚀剂掩模用作掩模，对所述导电层进行蚀刻来形成布线，
在显影之后，所述第一抗蚀剂掩模的侧面角度和所述第二抗蚀剂掩模的侧面角度之间的差异大于10°。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，
所述第一抗蚀剂掩模的截面形状为长方形或梯形，并且所述第二抗蚀剂掩模的截面形状为梯形。
13.根据权利要求11所述的半导体器件的制造方法，其特征在于，
所述第二抗蚀剂掩模的截面形状为一方的侧面具有两个以上的台阶的楼梯状。
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