JP2003223119A - 表示装置およびその製造方法 - Google Patents
表示装置およびその製造方法Info
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- JP2003223119A JP2003223119A JP2002021002A JP2002021002A JP2003223119A JP 2003223119 A JP2003223119 A JP 2003223119A JP 2002021002 A JP2002021002 A JP 2002021002A JP 2002021002 A JP2002021002 A JP 2002021002A JP 2003223119 A JP2003223119 A JP 2003223119A
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Abstract
(57)【要約】
【課題】信号線の断線不良を低減することを目的として
いる。 【解決手段】基板１０１と、前記基板１０１上に配置さ
れる複数の走査線１３０と、前記走査線１３０と略直交
して配置される複数の信号線１２０と、これら走査線１
３０および信号線１２０の交差付近に配置される薄膜ト
ランジスタ１４０と、前記薄膜トランジスタ１４０と接
続する表示画素とを備えた表示装置１において、前記走
査線１３０と、前記薄膜トランジスタ１４０のゲート電
極Ｇとは一体的に形成され、前記信号線１２０と前記走
査線１３０との交差部において、前記走査線１３０のテ
ーパー角θ２は前記ゲート電極Ｇのテーパー角θ１より
も小さくなるよう形成されることを特徴とする表示装
置。
いる。 【解決手段】基板１０１と、前記基板１０１上に配置さ
れる複数の走査線１３０と、前記走査線１３０と略直交
して配置される複数の信号線１２０と、これら走査線１
３０および信号線１２０の交差付近に配置される薄膜ト
ランジスタ１４０と、前記薄膜トランジスタ１４０と接
続する表示画素とを備えた表示装置１において、前記走
査線１３０と、前記薄膜トランジスタ１４０のゲート電
極Ｇとは一体的に形成され、前記信号線１２０と前記走
査線１３０との交差部において、前記走査線１３０のテ
ーパー角θ２は前記ゲート電極Ｇのテーパー角θ１より
も小さくなるよう形成されることを特徴とする表示装
置。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置およびそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】ＣＲＴディスプレイに対して、薄型、軽
量、低消費電力の特徴を生かして、液晶表示装置に代表
される平面表示装置の需要が急速に伸びてきた。中で
も、各表示素子にスイッチ素子が設けられたアクティブ
マトリクス型平面表示装置は、隣接表示素子間でのクロ
ストークのない良好な表示品位が得られることから、携
帯情報機器を始め、種々のディスプレイに利用されるよ
うになってきた。
量、低消費電力の特徴を生かして、液晶表示装置に代表
される平面表示装置の需要が急速に伸びてきた。中で
も、各表示素子にスイッチ素子が設けられたアクティブ
マトリクス型平面表示装置は、隣接表示素子間でのクロ
ストークのない良好な表示品位が得られることから、携
帯情報機器を始め、種々のディスプレイに利用されるよ
うになってきた。
【０００３】近年では、液晶表示装置に比べて高速応答
及び広視野角化が可能な自己発光型のディスプレイとし
て有機エレクトロルミネセンス（ＥＬ）表示装置の開発
が盛んに行われている。
及び広視野角化が可能な自己発光型のディスプレイとし
て有機エレクトロルミネセンス（ＥＬ）表示装置の開発
が盛んに行われている。
【０００４】一例として有機ＥＬ表示装置を例にとり説
明すると、基板の一主面上にマトリクス状に配置された
表示素子を備えたアレイ基板と、アレイ基板の一主面と
対向して配置される対向基板とを備えて構成される。ア
レイ基板は、ガラス等の基板上に配置される複数の信号
線と、この信号線に略直交して配置され、信号線とは電
気的に絶縁された複数の走査線と、これら信号線および
走査線の交点付近に配置される画素スイッチと、画素ス
イッチと接続する表示画素とを備えて構成される。画素
スイッチは例えば薄膜トランジスタ（ＴＦＴ）により構
成され、ＴＦＴのゲート電極と走査線とは一体的に形成
される。
明すると、基板の一主面上にマトリクス状に配置された
表示素子を備えたアレイ基板と、アレイ基板の一主面と
対向して配置される対向基板とを備えて構成される。ア
レイ基板は、ガラス等の基板上に配置される複数の信号
線と、この信号線に略直交して配置され、信号線とは電
気的に絶縁された複数の走査線と、これら信号線および
走査線の交点付近に配置される画素スイッチと、画素ス
イッチと接続する表示画素とを備えて構成される。画素
スイッチは例えば薄膜トランジスタ（ＴＦＴ）により構
成され、ＴＦＴのゲート電極と走査線とは一体的に形成
される。
【０００５】
【発明が解決しようとする課題】図９は、従来の有機Ｅ
Ｌ表示装置における走査線１３０および電源供給線と信
号線１２０との交差部付近のアレイ基板１００の略断面
図を示している。
Ｌ表示装置における走査線１３０および電源供給線と信
号線１２０との交差部付近のアレイ基板１００の略断面
図を示している。
【０００６】従来では、ゲート電極Ｇ形成時に走査線１
３０等の配線をゲート電極Ｇ材料と同一材料を用いて同
一工程で形成する。ゲート電極Ｇの加工精度向上のた
め、テーパー角を増加させると同一工程で形成する他の
配線のテーパー角も増大してしまい、走査線１３０上に
絶縁膜を介して配置される信号線１２０との交差部で、
信号線１２０の膜厚が薄くなり、断線を引き起こすおそ
れがある。
３０等の配線をゲート電極Ｇ材料と同一材料を用いて同
一工程で形成する。ゲート電極Ｇの加工精度向上のた
め、テーパー角を増加させると同一工程で形成する他の
配線のテーパー角も増大してしまい、走査線１３０上に
絶縁膜を介して配置される信号線１２０との交差部で、
信号線１２０の膜厚が薄くなり、断線を引き起こすおそ
れがある。
【０００７】本発明は上記技術課題に対してなされたも
ので、ゲート電極とゲート電極と同一平面層に形成され
る配線パターンとのテーパー角を異ならせ、ゲート電極
の加工精度を向上させるとともに、配線パターンと交差
するよう形成される配線の薄膜化を抑制することを目的
としている。また、配線の断線不良等の発生を低減する
ことを目的としている。
ので、ゲート電極とゲート電極と同一平面層に形成され
る配線パターンとのテーパー角を異ならせ、ゲート電極
の加工精度を向上させるとともに、配線パターンと交差
するよう形成される配線の薄膜化を抑制することを目的
としている。また、配線の断線不良等の発生を低減する
ことを目的としている。
【０００８】
【課題を解決するための手段】本願請求項１記載の発明
は、基板と、前記基板上に配置される複数の走査線と、
前記走査線と略直交して配置される複数の信号線と、こ
れら走査線および信号線の交差付近に配置される薄膜ト
ランジスタと、前記薄膜トランジスタと接続する表示画
素とを備えた表示装置において、前記走査線と、前記薄
膜トランジスタのゲート電極とは一体的に形成され、前
記信号線と前記走査線との交差部において、前記走査線
のテーパー角は前記ゲート電極のテーパー角よりも小さ
くなるよう形成されることを特徴としている。本願発明
請求項１によれば、信号線等の断線を効果的に抑制する
ことができる。
は、基板と、前記基板上に配置される複数の走査線と、
前記走査線と略直交して配置される複数の信号線と、こ
れら走査線および信号線の交差付近に配置される薄膜ト
ランジスタと、前記薄膜トランジスタと接続する表示画
素とを備えた表示装置において、前記走査線と、前記薄
膜トランジスタのゲート電極とは一体的に形成され、前
記信号線と前記走査線との交差部において、前記走査線
のテーパー角は前記ゲート電極のテーパー角よりも小さ
くなるよう形成されることを特徴としている。本願発明
請求項１によれば、信号線等の断線を効果的に抑制する
ことができる。
【発明の実施の形態】以下、本発明の一実施形態に係る
平面表示装置として自己発光型のディスプレイ、有機Ｅ
Ｌ表示装置を例にとり、図面を用いて詳細に説明する。
平面表示装置として自己発光型のディスプレイ、有機Ｅ
Ｌ表示装置を例にとり、図面を用いて詳細に説明する。
【０００９】図１は、有機ＥＬ表示装置１の概略ブロッ
ク図で、図２は、表示領域の一画素部の構成を示す概略
平面図、図３は図２中Ａ−Ａ線で切った概略断面図であ
る。
ク図で、図２は、表示領域の一画素部の構成を示す概略
平面図、図３は図２中Ａ−Ａ線で切った概略断面図であ
る。
【００１０】有機ＥＬ表示装置１は、ガラス等の支持基
板１０１上に、第１電極１１１と、第１電極１１１と対
向して配置される第２電極１１２と、これら電極間に有
機発光層１１３を備えた表示素子１１０をマトリクス状
に配置して構成される表示領域と、外部駆動回路からの
信号に基づいて各表示素子１１０を駆動する駆動回路領
域とから構成される。
板１０１上に、第１電極１１１と、第１電極１１１と対
向して配置される第２電極１１２と、これら電極間に有
機発光層１１３を備えた表示素子１１０をマトリクス状
に配置して構成される表示領域と、外部駆動回路からの
信号に基づいて各表示素子１１０を駆動する駆動回路領
域とから構成される。
【００１１】有機ＥＬパネルの表示領域について詳しく
説明すると、絶縁性を有する支持基板１０１上に信号線
１２０と走査線１３０とがマトリクス状に配置され、そ
の交差部に画素スイッチ１４０としてｎ型ＴＦＴ、映像
信号電圧保持用コンデンサ、駆動用制御素子１５０とし
てｐ型ＴＦＴ、有機ＥＬ表示素子１１０が形成される。
説明すると、絶縁性を有する支持基板１０１上に信号線
１２０と走査線１３０とがマトリクス状に配置され、そ
の交差部に画素スイッチ１４０としてｎ型ＴＦＴ、映像
信号電圧保持用コンデンサ、駆動用制御素子１５０とし
てｐ型ＴＦＴ、有機ＥＬ表示素子１１０が形成される。
【００１２】有機ＥＬ表示素子１１０は、駆動用制御素
子１５０に接続された光反射性導電膜からなる第１電極
１１１と、第１電極１１１上に配置される有機発光層１
１３と、有機発光層１１３を介して第１電極１１１に対
向配置された第２電極１１２と、を備えている。尚、有
機発光層１１３は、各色共通に形成されるホール輸送
層、エレクトロン輸送層、及び各色毎に形成される発光
層の３層積層で構成されてもよく、機能的に複合された
２層または単層で構成されてもよい。
子１５０に接続された光反射性導電膜からなる第１電極
１１１と、第１電極１１１上に配置される有機発光層１
１３と、有機発光層１１３を介して第１電極１１１に対
向配置された第２電極１１２と、を備えている。尚、有
機発光層１１３は、各色共通に形成されるホール輸送
層、エレクトロン輸送層、及び各色毎に形成される発光
層の３層積層で構成されてもよく、機能的に複合された
２層または単層で構成されてもよい。
【００１３】また、有機ＥＬ表示装置１の駆動回路領域
には、信号線１２０を駆動する信号線駆動回路１６０と
走査線１３０を駆動する走査線駆動回路１７０とが、画
素スイッチ１４０が形成される支持基板１０１と同一基
板上に形成される。
には、信号線１２０を駆動する信号線駆動回路１６０と
走査線１３０を駆動する走査線駆動回路１７０とが、画
素スイッチ１４０が形成される支持基板１０１と同一基
板上に形成される。
【００１４】そして、画素スイッチ１４０、駆動用制御
素子１５０、信号線駆動回路１６０および走査線駆動回
路１７０は、その半導体層Ｐにポリシリコン膜を用いた
薄膜トランジスタで構成され、これらは同一工程で形成
される。また映像信号電圧保持用コンデンサ１８０もこ
の薄膜トランジスタと同一工程で形成される。
素子１５０、信号線駆動回路１６０および走査線駆動回
路１７０は、その半導体層Ｐにポリシリコン膜を用いた
薄膜トランジスタで構成され、これらは同一工程で形成
される。また映像信号電圧保持用コンデンサ１８０もこ
の薄膜トランジスタと同一工程で形成される。
【００１５】信号線駆動回路１６０は外部駆動回路から
供給されるアナログ映像信号を対応する信号線１２０に
サンプリングし、走査線駆動回路１７０は行単位で表示
素子１１０を選択する走査パルスを出力する。この走査
パルスは画素スイッチ１４０のゲートに出力され、信号
線駆動回路１６０から供給される映像信号に基づいて、
表示素子１１０が駆動される。
供給されるアナログ映像信号を対応する信号線１２０に
サンプリングし、走査線駆動回路１７０は行単位で表示
素子１１０を選択する走査パルスを出力する。この走査
パルスは画素スイッチ１４０のゲートに出力され、信号
線駆動回路１６０から供給される映像信号に基づいて、
表示素子１１０が駆動される。
【００１６】この画素部はそれぞれ異なる主波長、ここ
ではＲ、Ｇ、Ｂの光を出射する表示素子１１０を備えて
構成される。
ではＲ、Ｇ、Ｂの光を出射する表示素子１１０を備えて
構成される。
【００１７】画素部の構造について詳しく説明すると、
ガラス等の絶縁基板（支持基板）１０１の一主面上にア
ンダーコート層１０２を介して島状の半導体層Ｐが配置
され、この半導体層Ｐを覆うようにゲート絶縁膜１０３
が基板全面に形成される。
ガラス等の絶縁基板（支持基板）１０１の一主面上にア
ンダーコート層１０２を介して島状の半導体層Ｐが配置
され、この半導体層Ｐを覆うようにゲート絶縁膜１０３
が基板全面に形成される。
【００１８】ゲート絶縁膜１０３上に走査線１３０、電
源供給配線１９０がそれぞれ平行に配置され、また、画
素スイッチ１４０に対応する半導体層Ｐ上に走査線１３
０から突出されたゲート電極Ｇ、駆動用制御素子１５０
に対応する半導体層Ｐ上に島状のゲート電極Ｇが形成さ
れる。駆動用制御素子１５０のゲート電極Ｇは、ゲート
絶縁膜１０３を貫通するコンタクトホールを介して半導
体層Ｐと電気的に接続されている。
源供給配線１９０がそれぞれ平行に配置され、また、画
素スイッチ１４０に対応する半導体層Ｐ上に走査線１３
０から突出されたゲート電極Ｇ、駆動用制御素子１５０
に対応する半導体層Ｐ上に島状のゲート電極Ｇが形成さ
れる。駆動用制御素子１５０のゲート電極Ｇは、ゲート
絶縁膜１０３を貫通するコンタクトホールを介して半導
体層Ｐと電気的に接続されている。
【００１９】半導体層Ｐは、不純物を所定濃度含んだソ
ース領域ＰＳおよびドレイン領域ＰＤ、これらソース領
域ＰＳドレイン領域ＰＤ間に配置され、実質的に真性な
状態あるは不純物を低濃度含んだチャネル領域ＰＣとを
有し、チャネル領域ＰＣに対応する位置にゲート電極Ｇ
が配置される。
ース領域ＰＳおよびドレイン領域ＰＤ、これらソース領
域ＰＳドレイン領域ＰＤ間に配置され、実質的に真性な
状態あるは不純物を低濃度含んだチャネル領域ＰＣとを
有し、チャネル領域ＰＣに対応する位置にゲート電極Ｇ
が配置される。
【００２０】また、半導体層Ｐの蓄積容量に対応する位
置には、不純物が高濃度注入されており、ここでは、画
素スイッチ１４０のソース・ドレイン領域ＰＳ、ＰＤと
同一の不純物が同一濃度注入されている。
置には、不純物が高濃度注入されており、ここでは、画
素スイッチ１４０のソース・ドレイン領域ＰＳ、ＰＤと
同一の不純物が同一濃度注入されている。
【００２１】走査線１３０、電源供給配線１９０、およ
びＴＦＴを構成するゲート電極Ｇは、同一のゲートメタ
ルにて同一平面上に形成される。
びＴＦＴを構成するゲート電極Ｇは、同一のゲートメタ
ルにて同一平面上に形成される。
【００２２】これらゲート電極Ｇ、走査線１３０、電源
供給配線１９０およびゲート絶縁膜１０３を覆い、層間
膜１０４が配置され、層間膜１０４上に信号線１２０、
ＴＦＴのソース電極Ｓおよびドレイン電極Ｄが配置され
る。
供給配線１９０およびゲート絶縁膜１０３を覆い、層間
膜１０４が配置され、層間膜１０４上に信号線１２０、
ＴＦＴのソース電極Ｓおよびドレイン電極Ｄが配置され
る。
【００２３】層間膜１０４およびゲート絶縁膜１０３を
貫通するコンタクトホールを介して、駆動用制御素子１
５０のソース領域ＰＳとソース電極Ｓ、ドレイン領域Ｐ
Ｄとドレイン電極Ｄ、信号線１２０と対応するが画素ス
イッチ１４０のソース電極Ｓとが電気的に接続される。
貫通するコンタクトホールを介して、駆動用制御素子１
５０のソース領域ＰＳとソース電極Ｓ、ドレイン領域Ｐ
Ｄとドレイン電極Ｄ、信号線１２０と対応するが画素ス
イッチ１４０のソース電極Ｓとが電気的に接続される。
【００２４】信号線１２０は、走査線１３０および電源
供給線と層間膜１０４を介して略直交して配置される。
供給線と層間膜１０４を介して略直交して配置される。
【００２５】これらゲートメタルでなる配線と、信号線
１２０との交差部において、ＴＦＴのゲート電極Ｇのテ
ーパー角よりも交差部付近の走査線１３０、電源供給配
線１９０のテーパー角が小さく形成されている。交差部
付近を除く走査線１３０、電源供給配線１９０のテーパ
ー角はＴＦＴのゲート電極Ｇのテーパー角とほぼ同一で
ある。
１２０との交差部において、ＴＦＴのゲート電極Ｇのテ
ーパー角よりも交差部付近の走査線１３０、電源供給配
線１９０のテーパー角が小さく形成されている。交差部
付近を除く走査線１３０、電源供給配線１９０のテーパ
ー角はＴＦＴのゲート電極Ｇのテーパー角とほぼ同一で
ある。
【００２６】ここでテーパー角とは、支持基板の一主面
と平行な面とゲート電極Ｇまたは配線の側端面とのなす
角をいい、ゲート電極Ｇのテーパー角は８０°、配線の
テーパー角は４０°となるよう構成されている。ゲート
電極Ｇは７５〜９５°、配線電極は３０〜６５°のテー
パー角を有することが望ましい。
と平行な面とゲート電極Ｇまたは配線の側端面とのなす
角をいい、ゲート電極Ｇのテーパー角は８０°、配線の
テーパー角は４０°となるよう構成されている。ゲート
電極Ｇは７５〜９５°、配線電極は３０〜６５°のテー
パー角を有することが望ましい。
【００２７】このように、走査線１３０および信号線１
２０との交差部付近、あるいは電源供給配線１９０およ
び信号線１２０との交差部付近において、走査線１３０
および電源供給配線１９０のテーパー角が７０°以下と
なるよう構成されるので、ゲートメタル配線による段差
部が軽減され、この段差部での信号線１２０の薄膜化を
抑制することができる。また、これに伴う信号線１２０
の断線を抑制することができる。また、層間膜１０４の
薄型化を実現することが可能となる。
２０との交差部付近、あるいは電源供給配線１９０およ
び信号線１２０との交差部付近において、走査線１３０
および電源供給配線１９０のテーパー角が７０°以下と
なるよう構成されるので、ゲートメタル配線による段差
部が軽減され、この段差部での信号線１２０の薄膜化を
抑制することができる。また、これに伴う信号線１２０
の断線を抑制することができる。また、層間膜１０４の
薄型化を実現することが可能となる。
【００２８】また、蓄積容量はＭＯＳ構造で構成され、
高濃度不純物がドープされた半導体層Ｐでなる第１電極
１８１と電源供給配線１９０の一部でなる第２電極１８
３とこれら電極間１８１、１８３間に配置されゲート絶
縁膜１０３の一部でなる誘電体層１８２で構成される。
ここでは第１電極１８１には、不純物としてリンがドー
プされており、画素スイッチ１４０を構成するｎ型ＴＦ
Ｔのソース領域ＰＳ、ドレイン領域ＰＤと同一濃度の不
純物を有している。
高濃度不純物がドープされた半導体層Ｐでなる第１電極
１８１と電源供給配線１９０の一部でなる第２電極１８
３とこれら電極間１８１、１８３間に配置されゲート絶
縁膜１０３の一部でなる誘電体層１８２で構成される。
ここでは第１電極１８１には、不純物としてリンがドー
プされており、画素スイッチ１４０を構成するｎ型ＴＦ
Ｔのソース領域ＰＳ、ドレイン領域ＰＤと同一濃度の不
純物を有している。
【００２９】このように、不純物を高濃度ドープした半
導体層を用いてＭＯＳ型蓄積容量を構成することによ
り、蓄積容量の電圧依存性を抑制することができる。
導体層を用いてＭＯＳ型蓄積容量を構成することによ
り、蓄積容量の電圧依存性を抑制することができる。
【００３０】次に本発明の有機ＥＬ表示装置１の製造方
法について説明する。図４は、アレイ基板１００の製造
工程を示す概略断面図である。
法について説明する。図４は、アレイ基板１００の製造
工程を示す概略断面図である。
【００３１】まず、ガラス等の光透過性を有する絶縁基
板１０１上にアンダーコート層１０２としてＳｉＮ膜お
よびＳｉＯ２膜を順次積層する。そして連続して、この
アンダーコート層１０２上にアモルファスシリコン膜を
堆積する。ここで、アモルファスシリコン膜全面に例え
ばボロン（Ｂ）イオン等のｐ型不純物を低濃度注入して
もよい。
板１０１上にアンダーコート層１０２としてＳｉＮ膜お
よびＳｉＯ２膜を順次積層する。そして連続して、この
アンダーコート層１０２上にアモルファスシリコン膜を
堆積する。ここで、アモルファスシリコン膜全面に例え
ばボロン（Ｂ）イオン等のｐ型不純物を低濃度注入して
もよい。
【００３２】このアモルファスシリコン膜にＥＬＡ処理
を施し、アモルファスシリコン膜を多結晶化し、ポリシ
リコン膜を形成する。このポリシリコン膜をパターニン
グしてｐ型ＴＦＴ、ｎ型ＴＦＴおよび補助容量に対応す
る位置に島状の半導体層Ｐを形成する。
を施し、アモルファスシリコン膜を多結晶化し、ポリシ
リコン膜を形成する。このポリシリコン膜をパターニン
グしてｐ型ＴＦＴ、ｎ型ＴＦＴおよび補助容量に対応す
る位置に島状の半導体層Ｐを形成する。
【００３３】続いて、半導体層Ｐを覆いアンダーコート
層１０２上にゲート絶縁膜１０３となるＳｉＯｘ膜を成
膜する。そして、ｐ型ＴＦＴとなる半導体層Ｐ、ｎ型Ｔ
ＦＴのチャネル領域ＰＣおよびＬＤＤ領域となる部分に
対応する位置の半導体層Ｐを被覆し、信号線形成領域を
露出するようパターニングされたレジスト１０５をゲー
ト絶縁膜１０３上に形成する。また、走査線形成領域は
信号線形成領域との交差部を除いてレジスト１０５で被
覆され、また、電源供給線形成領域上にはレジスト１０
５は形成しない。
層１０２上にゲート絶縁膜１０３となるＳｉＯｘ膜を成
膜する。そして、ｐ型ＴＦＴとなる半導体層Ｐ、ｎ型Ｔ
ＦＴのチャネル領域ＰＣおよびＬＤＤ領域となる部分に
対応する位置の半導体層Ｐを被覆し、信号線形成領域を
露出するようパターニングされたレジスト１０５をゲー
ト絶縁膜１０３上に形成する。また、走査線形成領域は
信号線形成領域との交差部を除いてレジスト１０５で被
覆され、また、電源供給線形成領域上にはレジスト１０
５は形成しない。
【００３４】このレジスト１０５をマスクとして、図４
（ａ）に示すように、基板全面に例えば燐（Ｐ）イオン
等のｎ型不純物を所定濃度、ここでは１×１０１５ａｔ
ｏｍｓ／ｃｍ２、５０ｋｅＶにてドーピングする。この
ようにレジストマスク１０５により露出される位置のゲ
ート絶縁膜１０３、半導体層Ｐにｎ型不純物を高濃度注
入し、レジスト１０５を除去する。こうして、レジスト
マスク１０５により露出した部分と被覆した部分とで、
ゲート絶縁膜１０３の表面膜質を変化させる。
（ａ）に示すように、基板全面に例えば燐（Ｐ）イオン
等のｎ型不純物を所定濃度、ここでは１×１０１５ａｔ
ｏｍｓ／ｃｍ２、５０ｋｅＶにてドーピングする。この
ようにレジストマスク１０５により露出される位置のゲ
ート絶縁膜１０３、半導体層Ｐにｎ型不純物を高濃度注
入し、レジスト１０５を除去する。こうして、レジスト
マスク１０５により露出した部分と被覆した部分とで、
ゲート絶縁膜１０３の表面膜質を変化させる。
【００３５】次に、ゲート絶縁膜１０３上にゲートメタ
ルとしてＭｏＷを成膜する。そして、このゲートメタル
をパターニングし、ｐ型ＴＦＴのゲート電極Ｇを形成
し、このパターニングされたゲートメタルをマスクとし
て、例えばボロン（Ｂ）イオン等のｐ型不純物を所定濃
度、ここでは１×１０１５ａｔｏｍｓ／ｃｍ２、４５ｋ
ｅＶにてドーピングする（図４（ｂ））。
ルとしてＭｏＷを成膜する。そして、このゲートメタル
をパターニングし、ｐ型ＴＦＴのゲート電極Ｇを形成
し、このパターニングされたゲートメタルをマスクとし
て、例えばボロン（Ｂ）イオン等のｐ型不純物を所定濃
度、ここでは１×１０１５ａｔｏｍｓ／ｃｍ２、４５ｋ
ｅＶにてドーピングする（図４（ｂ））。
【００３６】続いて、さらにゲートメタルをＲＩＥ法に
よりパターニングし、ｎ型ＴＦＴのゲート電極Ｇおよび
走査線１３０、電源供給線を形成する。表示領域内のｎ
型ＴＦＴは走査線１３０と一体的に形成されている。
よりパターニングし、ｎ型ＴＦＴのゲート電極Ｇおよび
走査線１３０、電源供給線を形成する。表示領域内のｎ
型ＴＦＴは走査線１３０と一体的に形成されている。
【００３７】図５（ａ）は、図２中Ｂ１−Ｂ１線で切断
したアレイ基板１００の概略断面図、図５（ｂ）は図２
中Ｂ２−Ｂ２線で切断したアレイ基板１００の概略断面
図を示す。図５に図示したように、走査線１３０のテー
パー角が配線方向で異なるよう形成される。つまり信号
線１２０との交差部付近での走査線１３０のテーパー角
θ２を、ゲート電極Ｇを含むその他の部分での走査線１
３０のテーパー角θ１よりも小さくなるよう形成した。
上述のように、ゲート絶縁膜１０３の膜質を選択的に改
質することで、同一の工程で同一材料でなるパターンの
テーパー角を変えることができる。また、ここでは電源
供給配線１９０のテーパー角も、信号線１２０と交差す
る部分の走査線１３０のテーパー角と同一となるよう形
成した。
したアレイ基板１００の概略断面図、図５（ｂ）は図２
中Ｂ２−Ｂ２線で切断したアレイ基板１００の概略断面
図を示す。図５に図示したように、走査線１３０のテー
パー角が配線方向で異なるよう形成される。つまり信号
線１２０との交差部付近での走査線１３０のテーパー角
θ２を、ゲート電極Ｇを含むその他の部分での走査線１
３０のテーパー角θ１よりも小さくなるよう形成した。
上述のように、ゲート絶縁膜１０３の膜質を選択的に改
質することで、同一の工程で同一材料でなるパターンの
テーパー角を変えることができる。また、ここでは電源
供給配線１９０のテーパー角も、信号線１２０と交差す
る部分の走査線１３０のテーパー角と同一となるよう形
成した。
【００３８】このように、信号線１２０と交差し、かつ
信号線１２０の下層に配置される配線のテーパー角θ２
を緩やかにすることができ、信号線１２０の段線を抑制
することができる。また、配線のその他の部分のテーパ
ー角θ１はテーパー角θ２よりも急峻なものとし、加工
精度を良好なものとすることができる。そして、これら
のテーパー角が異なり、同一平面層、同一材料でなるパ
ターンの形成を同時に行うことができ、製造工程を増大
することなく生産性の良好なパターニングを行うことが
できる。
信号線１２０の下層に配置される配線のテーパー角θ２
を緩やかにすることができ、信号線１２０の段線を抑制
することができる。また、配線のその他の部分のテーパ
ー角θ１はテーパー角θ２よりも急峻なものとし、加工
精度を良好なものとすることができる。そして、これら
のテーパー角が異なり、同一平面層、同一材料でなるパ
ターンの形成を同時に行うことができ、製造工程を増大
することなく生産性の良好なパターニングを行うことが
できる。
【００３９】次に、これらのゲートメタルをマスクとし
て、例えば燐（Ｐ）イオン等のｎ型不純物を先程のｎ型
不純物の注入濃度よりも低濃度、３×１０１３ａｔｏｍ
ｓ／ｃｍ２で５０ｋｅＶにてドープする（図４
（ｃ））。ｎ型ＴＦＴのゲート電極Ｇは、ｎ型不純物を
高濃度注入した時のレジストマスク１０５よりも幅狭に
形成され、したがってチャネル領域ＰＣとソース・ドレ
イン領域ＰＤとの間にｎ型不純物が低濃度注入され、Ｌ
ＤＤ領域を形成する。
て、例えば燐（Ｐ）イオン等のｎ型不純物を先程のｎ型
不純物の注入濃度よりも低濃度、３×１０１３ａｔｏｍ
ｓ／ｃｍ２で５０ｋｅＶにてドープする（図４
（ｃ））。ｎ型ＴＦＴのゲート電極Ｇは、ｎ型不純物を
高濃度注入した時のレジストマスク１０５よりも幅狭に
形成され、したがってチャネル領域ＰＣとソース・ドレ
イン領域ＰＤとの間にｎ型不純物が低濃度注入され、Ｌ
ＤＤ領域を形成する。
【００４０】この後、成膜、パターニングを繰り返し、
層間膜１０４、信号線１２０、平坦化膜１０６、表示素
子１１０を形成し、アレイ基板１００を完成する。
層間膜１０４、信号線１２０、平坦化膜１０６、表示素
子１１０を形成し、アレイ基板１００を完成する。
【００４１】そして、対向基板２００をアレイ基板１０
０に対向配置し、表示素子１１０をＮ２雰囲気中で封止
し、有機ＥＬ表示パネルを形成する。
０に対向配置し、表示素子１１０をＮ２雰囲気中で封止
し、有機ＥＬ表示パネルを形成する。
【００４２】上述の実施形態においては、表示装置の一
例として有機ＥＬ表示装置について説明したが、これに
限定されず液晶表示装置等のアレイ基板を用いた表示装
置全般に適用することができる。
例として有機ＥＬ表示装置について説明したが、これに
限定されず液晶表示装置等のアレイ基板を用いた表示装
置全般に適用することができる。
【００４３】図６は電極間１１１、１１２に液晶層を保
持した構造の液晶表示素子１１０をマトリクス状に配置
してなる液晶表示装置の一表示画素を示す概略図、図７
はその配線パターンの一部を示す略平面図、図８（ａ）
は図７中Ｃ１−Ｃ１線で切った略断面図、図８（ｂ）は
図７中Ｃ２−Ｃ２線で切った略断面図を示す。
持した構造の液晶表示素子１１０をマトリクス状に配置
してなる液晶表示装置の一表示画素を示す概略図、図７
はその配線パターンの一部を示す略平面図、図８（ａ）
は図７中Ｃ１−Ｃ１線で切った略断面図、図８（ｂ）は
図７中Ｃ２−Ｃ２線で切った略断面図を示す。
【００４４】この液晶表示装置においても、信号線１２
０と走査線１３０との交差部分において走査線１３０の
テーパー角が７０度以下となるよう構成されており、信
号線配線の断線を抑制することができる。また、信号線
１２０と補助容量線１９０との交差部分についても同様
である。そして、画素スイッチ１４０のゲート電極Ｇを
含む走査線１３０のその他の部分のテーパー角は８０度
程度であって、良好な加工精度でアレイ基板１００を形
成することが可能となる。
０と走査線１３０との交差部分において走査線１３０の
テーパー角が７０度以下となるよう構成されており、信
号線配線の断線を抑制することができる。また、信号線
１２０と補助容量線１９０との交差部分についても同様
である。そして、画素スイッチ１４０のゲート電極Ｇを
含む走査線１３０のその他の部分のテーパー角は８０度
程度であって、良好な加工精度でアレイ基板１００を形
成することが可能となる。
【００４５】
【発明の効果】本発明によればゲート電極とゲート電極
と同一平面層に形成される配線パターンとのテーパー角
を異ならせ、ゲート電極の加工精度を向上させることが
可能となるとともに、配線パターンと交差するよう形成
される配線の薄膜化を抑制することができる。これによ
り、配線の断線不良等の発生を低減することが可能とな
る。
と同一平面層に形成される配線パターンとのテーパー角
を異ならせ、ゲート電極の加工精度を向上させることが
可能となるとともに、配線パターンと交差するよう形成
される配線の薄膜化を抑制することができる。これによ
り、配線の断線不良等の発生を低減することが可能とな
る。
【図１】図１は、本発明の一実施形態を示す有機ＥＬ表
示装置の概略図である。
示装置の概略図である。
【図２】図２は、本発明の一実施形態を示す有機ＥＬ表
示装置の一画素部を示す概略平面図である。
示装置の一画素部を示す概略平面図である。
【図３】図３は、本発明の一実施形態を示す有機ＥＬ表
示装置であり、図２中Ａ−Ａ線で切った略断面図であ
る。
示装置であり、図２中Ａ−Ａ線で切った略断面図であ
る。
【図４】図４（ａ）〜（ｃ）は、本発明の一実施形態を
示す有機ＥＬ表示装置の製造工程を示す略断面図であ
る。
示す有機ＥＬ表示装置の製造工程を示す略断面図であ
る。
【図５】図５（ａ）は、図２中Ｂ１−Ｂ１線で切ったア
レイ基板の略断面図、図５（ｂ）は、図２中Ｂ２−Ｂ２
線で切ったアレイ基板の略断面図である。
レイ基板の略断面図、図５（ｂ）は、図２中Ｂ２−Ｂ２
線で切ったアレイ基板の略断面図である。
【図６】図６は、本発明の一実施形態を示す液晶表示装
置の一表示画素を示す回路図である。
置の一表示画素を示す回路図である。
【図７】図７は、図６に示す一表示画素の回路パターン
を示す部分略平面図である。
を示す部分略平面図である。
【図８】図８（ａ）は、図７中Ｃ１−Ｃ１線できったア
レイ基板の略断面図、図８（ｂ）は図７中Ｃ２−Ｃ２線
できったアレイ基板の略断面図である。
レイ基板の略断面図、図８（ｂ）は図７中Ｃ２−Ｃ２線
できったアレイ基板の略断面図である。
【図９】図９は、従来の有機ＥＬ表示装置のアレイ基板
を示す略断面図である。
を示す略断面図である。
１・・・有機ＥＬ表示装置
１００・・・アレイ基板
１０１・・・支持基板
１０５・・・レジストマスク
１１０・・・表示素子
１２０・・・信号線
１３０・・・走査線
１４０・・・画素スイッチ
１９０・・・電源供給線、補助容量線
２００・・・対向基板
Ｇ・・・ゲート電極
θ１、θ２・・・テーパー角
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/78 ６１７Ｋ
29/786 21/88 Ｆ
29/62 Ｇ
Ｆターム(参考） 4M104 AA01 BB36 CC05 DD26 DD65
FF08 GG09 GG10 GG14 GG20
HH13
5C094 AA32 AA42 AA43 AA48 BA03
BA27 CA19 DA09 DA13 DB01
DB04 EA04 EA10 FA03 FA04
FB12 FB14 FB15 JA09
5F033 HH19 HH20 JJ01 JJ19 JJ20
KK04 QQ08 QQ13 QQ34 QQ59
QQ65 RR04 RR06 VV06 VV15
WW00 XX02
5F110 AA26 BB02 BB04 CC02 DD02
DD13 DD14 EE06 EE23 EE25
EE37 FF02 FF36 GG02 GG13
GG32 GG35 GG52 HJ01 HJ04
HM15 NN02 NN73 PP03 QQ01
QQ04 QQ11
Claims (4)
- 【請求項１】基板と、前記基板上に配置される複数の走
査線と、前記走査線と略直交して配置される複数の信号
線と、これら走査線および信号線の交差付近に配置され
る薄膜トランジスタと、前記薄膜トランジスタと接続す
る表示画素とを備えた表示装置において、前記走査線
と、前記薄膜トランジスタのゲート電極とは一体的に形
成され、前記信号線と前記走査線との交差部において、
前記走査線のテーパー角は前記ゲート電極のテーパー角
よりも小さくなるよう形成されることを特徴とする表示
装置。 - 【請求項２】前記信号線と前記走査線との交差部におけ
る前記走査線のテーパー角は７０度以下であることを特
徴とする請求項１記載の表示装置。 - 【請求項３】前記表示画素は、前記薄膜トランジスタの
ドレインと接続し、半導体層、誘電体層、金属層で構成
される蓄積容量を含み、前記半導体層は、前記薄膜トラ
ンジスタのソース・ドレインと同量の不純物を含むこと
を特徴とする請求項１記載の表示装置。 - 【請求項４】複数の信号線と前記信号線に略直交配置す
る走査線と、これら信号線および走査線との交差部付近
に配置される薄膜トランジスタと前記薄膜トランジスタ
と接続する表示素子とを備えた表示装置の製造方法にお
いて、 絶縁基板上に半導体膜を形成する工程と、 前記半導体膜上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に、薄膜トランジスタのソース、ド
レイン領域および走査線と信号線とが交差する領域を露
出するマスクを形成する工程と、 前記マスクが露出する所定領域に、前記ゲート絶縁膜を
介して前記半導体層に不純物を選択的に注入する工程
と、 前記マスクを剥離する工程と、 前記ゲート絶縁膜上にゲート材料を成膜する工程と、 前記ゲート材料をパターニングし、前記ゲート電極およ
び前記走査線を一括して形成する工程とを含む表示装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002021002A JP2003223119A (ja) | 2002-01-30 | 2002-01-30 | 表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002021002A JP2003223119A (ja) | 2002-01-30 | 2002-01-30 | 表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003223119A true JP2003223119A (ja) | 2003-08-08 |
Family
ID=27744353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002021002A Pending JP2003223119A (ja) | 2002-01-30 | 2002-01-30 | 表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003223119A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006184384A (ja) * | 2004-12-27 | 2006-07-13 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2007019336A (ja) * | 2005-07-08 | 2007-01-25 | Toshiba Matsushita Display Technology Co Ltd | 薄膜トランジスタ搭載配線基板及びその製造方法 |
| JP2007142382A (ja) * | 2005-10-18 | 2007-06-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2014033217A (ja) * | 2007-12-03 | 2014-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8804060B2 (en) | 2005-10-18 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8866198B2 (en) | 2010-12-03 | 2014-10-21 | Samsung Display Co., Ltd. | Display device and method for manufacturing the same |
| JP2016048378A (ja) * | 2008-03-05 | 2016-04-07 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
2002
- 2002-01-30 JP JP2002021002A patent/JP2003223119A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4715197B2 (ja) * | 2004-12-27 | 2011-07-06 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP2006184384A (ja) * | 2004-12-27 | 2006-07-13 | Seiko Epson Corp | 電気光学装置及び電子機器 |
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| US9576986B2 (en) | 2005-10-18 | 2017-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| US9991290B2 (en) | 2005-10-18 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2014033217A (ja) * | 2007-12-03 | 2014-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016187040A (ja) * | 2007-12-03 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置と半導体装置の作製方法 |
| JP2015092631A (ja) * | 2007-12-03 | 2015-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022050424A (ja) * | 2007-12-03 | 2022-03-30 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP7137683B2 (ja) | 2007-12-03 | 2022-09-14 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP7432787B2 (ja) | 2007-12-03 | 2024-02-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2016048378A (ja) * | 2008-03-05 | 2016-04-07 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2016212435A (ja) * | 2008-03-05 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
| US8866198B2 (en) | 2010-12-03 | 2014-10-21 | Samsung Display Co., Ltd. | Display device and method for manufacturing the same |
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