JP2001326357A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2001326357A JP2001326357A JP2000143021A JP2000143021A JP2001326357A JP 2001326357 A JP2001326357 A JP 2001326357A JP 2000143021 A JP2000143021 A JP 2000143021A JP 2000143021 A JP2000143021 A JP 2000143021A JP 2001326357 A JP2001326357 A JP 2001326357A
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Abstract
(57)【要約】
【課題】 ゲート電極材からの金属の溶出を防ぐことに
より、製品の歩留まりを向上させることのできる薄膜ト
ランジスタの製造方法を提供する。 【解決手段】 基板上の第１領域及び第２領域にそれぞ
れ第１半導体層及び第２半導体層を形成する工程と、第
１半導体層及び第２半導体層を覆ってゲート絶縁膜を形
成する工程と、 ゲート絶縁膜上にゲート電極材を成膜
し、第１半導体層上及び第２半導体層上の領域にそれぞ
れ第１ゲート電極及び第２ゲート電極を一括にパターン
形成する工程と、第１ゲート電極及び第２ゲート電極を
覆って保護膜を形成する工程と、第１半導体層と第２半
導体層が形成された基板に対して保護膜上から不純物を
ドーピングするドーピング工程と、を有し、ドーピング
工程が、複数回行われることを特徴とする。
より、製品の歩留まりを向上させることのできる薄膜ト
ランジスタの製造方法を提供する。 【解決手段】 基板上の第１領域及び第２領域にそれぞ
れ第１半導体層及び第２半導体層を形成する工程と、第
１半導体層及び第２半導体層を覆ってゲート絶縁膜を形
成する工程と、 ゲート絶縁膜上にゲート電極材を成膜
し、第１半導体層上及び第２半導体層上の領域にそれぞ
れ第１ゲート電極及び第２ゲート電極を一括にパターン
形成する工程と、第１ゲート電極及び第２ゲート電極を
覆って保護膜を形成する工程と、第１半導体層と第２半
導体層が形成された基板に対して保護膜上から不純物を
ドーピングするドーピング工程と、を有し、ドーピング
工程が、複数回行われることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はトップゲート型の薄
膜トランジスタの製造方法に関する。
膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】この種の薄膜トランジスタ（以下、ＴＦ
Ｔと略記する）を用いた液晶表示装置は、一般に、図３
に断面図で示すように構成されている。すなわち、ガラ
ス基板１０の一主面にガラス基板からの可動イオンの溶
出を防止するアンダーコート層１１及びアンダーコート
層１２が積層されている。このアンダーコート層１２の
上面に、例えば、駆動回路ＴＦＴ１ｎ、駆動回路ＴＦＴ
１ｐ及び画素ＴＦＴ２が多数個形成されている。
Ｔと略記する）を用いた液晶表示装置は、一般に、図３
に断面図で示すように構成されている。すなわち、ガラ
ス基板１０の一主面にガラス基板からの可動イオンの溶
出を防止するアンダーコート層１１及びアンダーコート
層１２が積層されている。このアンダーコート層１２の
上面に、例えば、駆動回路ＴＦＴ１ｎ、駆動回路ＴＦＴ
１ｐ及び画素ＴＦＴ２が多数個形成されている。
【０００３】ここで、駆動回路ＴＦＴ１ｎ及び駆動回路
ＴＦＴ１ｐはＣＭＯＳトランジスタを構成し、画素ＴＦ
Ｔ２は信号線と走査線の各交差部に設けられ、各画素を
表示制御するものである。
ＴＦＴ１ｐはＣＭＯＳトランジスタを構成し、画素ＴＦ
Ｔ２は信号線と走査線の各交差部に設けられ、各画素を
表示制御するものである。
【０００４】上述したＴＦＴのうち、駆動回路ＴＦＴ１
ｎに着目すると、半導体層１３の両側にｎ−ＬＤＤ（Li
ghtly Doped Drain）領域１５が形成され、その外側に
一方をソース領域、他方をドレイン領域とするソース・
ドレイン領域１４が形成されている。これらの上面にゲ
ート絶縁膜１７が積層され、さらに、このゲート絶縁膜
１７上の半導体層１３に対応する領域にゲート電極１８
を備えている。
ｎに着目すると、半導体層１３の両側にｎ−ＬＤＤ（Li
ghtly Doped Drain）領域１５が形成され、その外側に
一方をソース領域、他方をドレイン領域とするソース・
ドレイン領域１４が形成されている。これらの上面にゲ
ート絶縁膜１７が積層され、さらに、このゲート絶縁膜
１７上の半導体層１３に対応する領域にゲート電極１８
を備えている。
【０００５】一方、駆動回路ＴＦＴ１ｐに着目すると、
半導体層の外側に一方をソース領域、他方をドレイン領
域とするｐ＋ソース・ドレイン領域１６が形成されてい
る。これらの上面にゲート絶縁膜１７が積層され、さら
に、このゲート絶縁膜１７上の半導体層に対応する領域
にゲート電極を備えている。
半導体層の外側に一方をソース領域、他方をドレイン領
域とするｐ＋ソース・ドレイン領域１６が形成されてい
る。これらの上面にゲート絶縁膜１７が積層され、さら
に、このゲート絶縁膜１７上の半導体層に対応する領域
にゲート電極を備えている。
【０００６】さらに、画素ＴＦＴ２においては、少なく
ともゲート電極までは駆動回路ＴＦＴ１ｎと同様に構成
されている。
ともゲート電極までは駆動回路ＴＦＴ１ｎと同様に構成
されている。
【０００７】次に、各ゲート電極を含むゲート絶縁膜１
７上に層間絶縁膜１９が積層され、しかも、ソース・ド
レイン領域上でそれぞれ貫通する金属を介して、層間絶
縁膜１９の表面に信号線２０が配設されている。また、
信号線２０を含めた層間絶縁膜１９上に保護絶縁層２１
とカラーフィルタ層２２とが順次積層されている。
７上に層間絶縁膜１９が積層され、しかも、ソース・ド
レイン領域上でそれぞれ貫通する金属を介して、層間絶
縁膜１９の表面に信号線２０が配設されている。また、
信号線２０を含めた層間絶縁膜１９上に保護絶縁層２１
とカラーフィルタ層２２とが順次積層されている。
【０００８】さらに、画素ＴＦＴ２上の保護絶縁層２１
及びカラーフィルタ層２２を貫通する金属を介してカラ
ーフィルタ層２２上に画素透明電極２３が形成されてい
る。
及びカラーフィルタ層２２を貫通する金属を介してカラ
ーフィルタ層２２上に画素透明電極２３が形成されてい
る。
【０００９】ここで、ポリシリコンを用いて形成される
ＴＦＴは、数十乃至数百ｃｍ２ ／Ｖｓと高移動度であ
るため、アクティブマトリクス液晶表示装置の画素部の
スイッチング素子ならびに駆動回路素子として用いるこ
とができる。画素部のスイッチング素子には一般にｎ型
のポリシリコンＴＦＴが用いられるが、通常の構造では
リーク電流が大きくなるため、ＬＤＤ構造とし、ドレイ
ン端の電界を緩和してリーク電流を低減させる方式を採
用している。
ＴＦＴは、数十乃至数百ｃｍ２ ／Ｖｓと高移動度であ
るため、アクティブマトリクス液晶表示装置の画素部の
スイッチング素子ならびに駆動回路素子として用いるこ
とができる。画素部のスイッチング素子には一般にｎ型
のポリシリコンＴＦＴが用いられるが、通常の構造では
リーク電流が大きくなるため、ＬＤＤ構造とし、ドレイ
ン端の電界を緩和してリーク電流を低減させる方式を採
用している。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
トップゲート型ポリシリコンＴＦＴの製造方法にあって
は、ゲートメタルの成膜後、このゲートメタル膜が剥き
出しのまま数工程に亘ってレジストの塗布、エッチン
グ、イオンドーピング、レジスト剥離、洗浄等が繰り返
されるため、金属の酸化及びその洗浄による金属の溶出
を引き起こしやすく、溶出した金属による配線の短絡に
よって製品歩留まりが低下するという問題があった。
トップゲート型ポリシリコンＴＦＴの製造方法にあって
は、ゲートメタルの成膜後、このゲートメタル膜が剥き
出しのまま数工程に亘ってレジストの塗布、エッチン
グ、イオンドーピング、レジスト剥離、洗浄等が繰り返
されるため、金属の酸化及びその洗浄による金属の溶出
を引き起こしやすく、溶出した金属による配線の短絡に
よって製品歩留まりが低下するという問題があった。
【００１１】本発明は、上記の問題点を解決するために
なされたもので、ゲート電極材からの金属の溶出を防ぐ
ことにより、製品の歩留まりを向上させることのできる
薄膜トランジスタの製造方法を提供することを目的とす
る。
なされたもので、ゲート電極材からの金属の溶出を防ぐ
ことにより、製品の歩留まりを向上させることのできる
薄膜トランジスタの製造方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタの製造方法は、基板上の第１領域及び第２領域に
それぞれ第１半導体層及び第２半導体層を形成する工程
と、第１半導体層及び第２半導体層を覆ってゲート絶縁
膜を形成する工程と、ゲート絶縁膜上にゲート電極材を
成膜し、第１半導体層上及び第２半導体層上の領域にそ
れぞれ第１ゲート電極及び第２ゲート電極を一括にパタ
ーン形成する工程と、第１ゲート電極及び第２ゲート電
極を覆って保護膜を形成する工程と、第１半導体層と第
２半導体層が形成された基板に対して保護膜上から不純
物をドーピングするドーピング工程と、を有し、ドーピ
ング工程が、複数回行われることを特徴とする。
ジスタの製造方法は、基板上の第１領域及び第２領域に
それぞれ第１半導体層及び第２半導体層を形成する工程
と、第１半導体層及び第２半導体層を覆ってゲート絶縁
膜を形成する工程と、ゲート絶縁膜上にゲート電極材を
成膜し、第１半導体層上及び第２半導体層上の領域にそ
れぞれ第１ゲート電極及び第２ゲート電極を一括にパタ
ーン形成する工程と、第１ゲート電極及び第２ゲート電
極を覆って保護膜を形成する工程と、第１半導体層と第
２半導体層が形成された基板に対して保護膜上から不純
物をドーピングするドーピング工程と、を有し、ドーピ
ング工程が、複数回行われることを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明を図面に示す好適な
実施形態に基づいて詳細に説明する。
実施形態に基づいて詳細に説明する。
【００１４】図１及び図２は本発明に係る薄膜トランジ
スタの製造方法を説明するための工程図である。この工
程図は液晶表示装置を構成するＴＦＴの信号線形成まで
を示し、これ以下の工程は周知であるので省略する。
スタの製造方法を説明するための工程図である。この工
程図は液晶表示装置を構成するＴＦＴの信号線形成まで
を示し、これ以下の工程は周知であるので省略する。
【００１５】ここでは、最初に、図１（ａ）に示すよう
に、ガラス基板１０上にＳｉＮｘ膜でなるアンダーコー
ト層１１と、ＳｉＯｘ膜でなるアンダーコート層１２と
を積層した後、アモルファスＳｉ膜を形成する。そし
て、レーザアニールによりアモルファスＳｉ膜を結晶化
し、これをパターニングして島状のポリシリコンからな
る半導体層１３を形成する。
に、ガラス基板１０上にＳｉＮｘ膜でなるアンダーコー
ト層１１と、ＳｉＯｘ膜でなるアンダーコート層１２と
を積層した後、アモルファスＳｉ膜を形成する。そし
て、レーザアニールによりアモルファスＳｉ膜を結晶化
し、これをパターニングして島状のポリシリコンからな
る半導体層１３を形成する。
【００１６】次に、図１（ｂ）に示すように、半導体層
１３を含めたアンダーコート層１２上にゲート絶縁膜１
７を形成し、さらに、ゲート電極材のメタルを形成した
後、レジストを塗布してそのパターニング及びエッチン
グを行うことにより、駆動回路ＴＦＴ１ｎ、駆動回路Ｔ
ＦＴ１ｐ及び画素ＴＦＴ２を形成する領域にそれぞれゲ
ート電極１８を形成する。そして、パターニングで残っ
たレジストを剥離したのち、ゲート電極１８を含むゲー
ト絶縁膜１７の全面に保護膜としてのＳｉＯｘキャップ
層３２を形成する。この状態でＳｉＯｘキャップ層３２
及びゲート絶縁膜１７を通して低濃度のリンイオンをド
ーピングして半導体層１３の両側にｎ−ＬＤＤ領域１５
を形成する処理を実行する。
１３を含めたアンダーコート層１２上にゲート絶縁膜１
７を形成し、さらに、ゲート電極材のメタルを形成した
後、レジストを塗布してそのパターニング及びエッチン
グを行うことにより、駆動回路ＴＦＴ１ｎ、駆動回路Ｔ
ＦＴ１ｐ及び画素ＴＦＴ２を形成する領域にそれぞれゲ
ート電極１８を形成する。そして、パターニングで残っ
たレジストを剥離したのち、ゲート電極１８を含むゲー
ト絶縁膜１７の全面に保護膜としてのＳｉＯｘキャップ
層３２を形成する。この状態でＳｉＯｘキャップ層３２
及びゲート絶縁膜１７を通して低濃度のリンイオンをド
ーピングして半導体層１３の両側にｎ−ＬＤＤ領域１５
を形成する処理を実行する。
【００１７】次に、図１（ｃ）に示すように、レジスト
を塗布し、駆動回路ＴＦＴ１ｎ及び画素ＴＦＴ２の各領
域を覆うようにパターニングし、レジスト３３をマスク
として高濃度のボロンイオンをドーピングして半導体層
１３の両側にｐ+ソース・ドレイン領域１６を形成す
る。
を塗布し、駆動回路ＴＦＴ１ｎ及び画素ＴＦＴ２の各領
域を覆うようにパターニングし、レジスト３３をマスク
として高濃度のボロンイオンをドーピングして半導体層
１３の両側にｐ+ソース・ドレイン領域１６を形成す
る。
【００１８】次に、図１（ｄ）に示すように、レジスト
を塗布し、駆動回路ＴＦＴ１ｎ及び画素ＴＦＴ２のＳｉ
Ｏｘキャップ層３２の上面に、ゲート電極１８より横幅
方向に所定の寸法だけはみ出したレジストパターンを形
成し、レジスト３４をマスクとして高濃度のリンイオン
をドーピングして半導体層１３の両側にｎ+ソース・ド
レイン領域１４を形成する。
を塗布し、駆動回路ＴＦＴ１ｎ及び画素ＴＦＴ２のＳｉ
Ｏｘキャップ層３２の上面に、ゲート電極１８より横幅
方向に所定の寸法だけはみ出したレジストパターンを形
成し、レジスト３４をマスクとして高濃度のリンイオン
をドーピングして半導体層１３の両側にｎ+ソース・ド
レイン領域１４を形成する。
【００１９】次に、図２（ａ）に示すように、層間絶縁
膜１９を形成し、例えば、５００℃にて１時間活性化処
理を行う。
膜１９を形成し、例えば、５００℃にて１時間活性化処
理を行う。
【００２０】次に、図２（ｂ）に示すように、層間絶縁
膜１９にコンタクトホールを形成し、続いて信号線２０
を形成する。
膜１９にコンタクトホールを形成し、続いて信号線２０
を形成する。
【００２１】以上の工程を経てポリシリコンＴＦＴが完
成する。
成する。
【００２２】なお、上記の実施形態では、図１（ｃ）に
示したように、駆動回路ＴＦＴ１ｐに対するｐ＋ソース
・ドレイン領域１６を形成した後、図１（ｄ）に示すよ
うに、駆動回路ＴＦＴ１ｎ及び画素ＴＦＴ２に対するｎ
＋ソース・ドレイン領域１４を形成したが、これらの形
成順序を逆にしても同様な結果が得られる。
示したように、駆動回路ＴＦＴ１ｐに対するｐ＋ソース
・ドレイン領域１６を形成した後、図１（ｄ）に示すよ
うに、駆動回路ＴＦＴ１ｎ及び画素ＴＦＴ２に対するｎ
＋ソース・ドレイン領域１４を形成したが、これらの形
成順序を逆にしても同様な結果が得られる。
【００２３】表１は図１及び図２に示した本実施形態に
よるＴＦＴの製造方法を採用した液晶表示装置と、従来
のＴＦＴの製造方法で作成したＴＦＴ液晶表示装置の各
１０ロット（９６０）パネルの平均歩留まりを比較した
ものである。
よるＴＦＴの製造方法を採用した液晶表示装置と、従来
のＴＦＴの製造方法で作成したＴＦＴ液晶表示装置の各
１０ロット（９６０）パネルの平均歩留まりを比較した
ものである。
【００２４】
【表１】 この表から従来の製造方法と比較して本実施形態に係る
製造方法では線欠点の不良率が２０％から１０％に激減
し、パネル総合歩留まりが７０％から８０％に大幅に向
上している。
製造方法では線欠点の不良率が２０％から１０％に激減
し、パネル総合歩留まりが７０％から８０％に大幅に向
上している。
【００２５】かくして、本実施形態に係るＴＦＴの製造
方法よれば、ゲート電極材からの金属の溶出を防ぐこと
により、製品の歩留まりを大幅に向上させることができ
る。
方法よれば、ゲート電極材からの金属の溶出を防ぐこと
により、製品の歩留まりを大幅に向上させることができ
る。
【００２６】なお、上記実施形態では、絶縁性基板上に
駆動回路ＴＦＴ１ｎ、駆動回路ＴＦＴ１ｐ及び画素ＴＦ
Ｔ２を併せて形成する液晶表示装置について説明した
が、本発明はこれに適用を限定されるものではなく、Ｌ
ＤＤ領域を有する殆どのＴＦＴの製造に適用することが
できる。
駆動回路ＴＦＴ１ｎ、駆動回路ＴＦＴ１ｐ及び画素ＴＦ
Ｔ２を併せて形成する液晶表示装置について説明した
が、本発明はこれに適用を限定されるものではなく、Ｌ
ＤＤ領域を有する殆どのＴＦＴの製造に適用することが
できる。
【００２７】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、ゲート電極材からの金属の溶出を防ぐこ
とにより、製品の歩留まりを向上させることのできる薄
膜トランジスタの製造方法を提供することができる。
発明によれば、ゲート電極材からの金属の溶出を防ぐこ
とにより、製品の歩留まりを向上させることのできる薄
膜トランジスタの製造方法を提供することができる。
【図１】本発明に係る薄膜トランジスタ及び液晶表示装
置の製造方法を説明するための工程図。
置の製造方法を説明するための工程図。
【図２】本発明に係る薄膜トランジスタ及び液晶表示装
置の製造方法を説明するための工程図。
置の製造方法を説明するための工程図。
【図３】本発明の適用対象である薄膜トランジスタを用
いた液晶表示装置の構成を示す断面図。
いた液晶表示装置の構成を示す断面図。
１ｎ，１ｐ 駆動回路薄膜トランジスタ ２ 画素薄膜トランジスタ １０ ガラス基板 １１，１２ アンダーコート層 １３ 半導体層 １４ ｎ＋ソース・ドレイン領域 １５ ｎ−ＬＤＤ領域 １６ ｐ＋ソース・ドレイン領域 １７ ゲート絶縁膜 １８，１８ａ，１８ｂ ゲート電極 １９ 層間絶縁膜 ２０ 信号線 ２１ 保護絶縁層 ２２ カラーフィルタ層 ２３ 画素透明電極 ３１，３３，３４，３５ レジスト ３２ ＳｉＯｘキャップ層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA59 HA28 JA25 JB57 KA04 KA05 KB24 MA27 MA37 MA41 NA17 NA29 5F110 AA26 AA30 BB02 CC02 DD02 DD13 DD14 DD17 GG02 GG13 HJ01 HJ12 HJ21 HJ23 HM15 NN02 NN23 PP03 QQ11
Claims (7)
- 【請求項１】基板上の第１領域及び第２領域にそれぞれ
第１半導体層及び第２半導体層を形成する工程と、 前記第１半導体層及び第２半導体層を覆ってゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極材を成膜し、前記第１
半導体層上及び第２半導体層上の領域にそれぞれ第１ゲ
ート電極及び第２ゲート電極を一括にパターン形成する
工程と、 前記第１ゲート電極及び第２ゲート電極を覆って保護膜
を形成する工程と、 前記第１半導体層と前記第２半導体層が形成された基板
に対して前記保護膜上から不純物をドーピングするドー
ピング工程と、を有し、 前記ドーピング工程が、複数回行われることを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項２】前記複数回のドーピング工程は、 前記保護膜上から少なくとも前記第１半導体層に不純物
をドーピングする第１ドーピング工程と、 前記保護膜上から前記第２半導体層にのみ不純物をドー
ピングする第２ドーピング工程と、 を有することを特徴とする請求項１記載の薄膜トランジ
スタの製造方法。 - 【請求項３】前記保護膜上から前記第１半導体層にのみ
不純物をドーピングする第３ドーピング工程をさらに有
することを特徴とする請求項２記載の薄膜トランジスタ
の製造方法。 - 【請求項４】前記第１ドーピング工程は、前記ゲート電
極をマスクにして行われることを特徴とする請求項３記
載の薄膜トランジスタの製造方法。 - 【請求項５】前記第２ドーピング工程と前記第３ドーピ
ング工程とでドーピングされる不純物が異なることを特
徴とする請求項３記載の薄膜トランジスタの製造方法。 - 【請求項６】前記第１ドーピング工程でドーピングされ
る不純物の濃度は前記第３ドーピング工程でドーピング
される不純物の濃度よりも低濃度であることを特徴とす
る請求項３記載の薄膜トランジスタの製造方法。 - 【請求項７】前記第１半導体層及び前記第２半導体層は
ポリシリコンからなることを特徴とする請求項１記載の
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143021A JP2001326357A (ja) | 2000-05-16 | 2000-05-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143021A JP2001326357A (ja) | 2000-05-16 | 2000-05-16 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326357A true JP2001326357A (ja) | 2001-11-22 |
Family
ID=18649893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000143021A Withdrawn JP2001326357A (ja) | 2000-05-16 | 2000-05-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001326357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8183135B2 (en) | 2003-03-13 | 2012-05-22 | Nec Corporation | Method for manufacturing thin film transistor having hydrogen feeding layer formed between a metal gate and a gate insulating film |
-
2000
- 2000-05-16 JP JP2000143021A patent/JP2001326357A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8183135B2 (en) | 2003-03-13 | 2012-05-22 | Nec Corporation | Method for manufacturing thin film transistor having hydrogen feeding layer formed between a metal gate and a gate insulating film |
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