KR102083305B1 - 박막 트랜지스터 어레이 기판 - Google Patents
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Abstract
박막 트랜지스터 어레이 기판이 제공된다. 본 발명이 제공하는 박막 트랜지스터 어레이 기판은 기판상에 형성되는 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성되는 식각정지패턴, 상기 식각정지패턴 상에 형성되는 제2 층간 절연막, 상기 제2 층간 절연막 상에 형성되는 제1 전극, 상기 드레인 전극 상에 형성되며, 상기 제1 전극을 적어도 부분적으로 노출하는 비아홀이 형성된 제3 층간 절연막 및 상기 비아홀을 통해 상기 제1 전극과 전기적으로 접촉하는 제2 전극을 포함하되, 상기 비아홀은 상기 제1 전극과 상기 제2 층간 절연막을 적어도 부분적으로 노출한다.
Description
박막 트랜지스터 어레이 기판에 관한 것으로서, 보다 상세하게는 제3 층간 절연막, 드레인 전극 및 제2 층간 절연막의 일부를 노출하도록 비아홀을 배치하고 제1 층간 절연막과 제2 층간 절연막사이에 식각정지패턴을 배치함으로써, 컬럼 스페이서와 비아홀의 간격을 좁혀 액정 표시 장치의 개구율을 향상시키는 박막 트랜지스터 어레이 기판에 관한 것이다.
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 보다 상세하게는 제3 층간 절연막, 드레인 전극 및 제2 층간 절연막의 일부를 노출하도록 비아홀을 배치하고 제1 층간 절연막과 제2 층간 절연막사이에 식각정지패턴을 배치함으로써, 컬럼 스페이서와 비아홀의 간격을 좁혀 액정 표시 장치의 개구율을 향상시키는 박막 트랜지스터 어레이 기판에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층을 구성하는 액정을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치는 박형화가 용이하고, 전력 소모가 상대적으로 작으며, 인체에 유해한 전자파 등이 거의 발생하지 않는 장점을 지니고 있지만, 전면 시인성에 비해 측면 시인성이 떨어지는 단점이 있어 이를 극복하기 위한 다양한 방식의 액정 배열 및 구동 방법이 개발되고 있다.
광시야각을 구현하기 위하여, 공통 전극과 화소 전극을 하나의 표시판에 위치시키고, 이들의 간격을 상하 표시판 사이의 간격보다 좁게 형성하여, 공통 전극과 화소 전극의 상부에 프린지 필드(fringe field)가 형성되도록 하는 PLS(Plane to Line Switching) 모드가 주목받고 있다.
또한, 액정 표시 장치에 있어서 고해상도 달성을 위해서는 비개구부 면적 최소화가 중요한 이슈가 되며 이를 달성하기 위한 다양한 시도가 행해지고 있는 추세이다.
본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치의 개구율 향상을 도모할 수 있는 박막 트랜지스터 어레이 기판을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 컬럼 스페이서와 비아홀 간의 간격을 좁혀 비개구부 영역에서의 구성들을 집적시키는 박막 트랜지스터 어레이 기판을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은 기판상에 형성되는 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성되는 식각정지패턴, 상기 식각정지패턴 상에 형성되는 제2 층간 절연막, 상기 제2 층간 절연막 상에 형성되는 제1 전극, 상기 드레인 전극 상에 형성되며, 상기 제1 전극을 적어도 부분적으로 노출하는 비아홀이 형성된 제3 층간 절연막 및
상기 비아홀을 통해 상기 제1 전극과 전기적으로 접촉하는 제2 전극을 포함하되,
상기 비아홀은 상기 제1 전극과 상기 제2 층간 절연막을 적어도 부분적으로 노출한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 액정 표지 장치는 기판상에 형성되는 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성되는 식각정지패턴, 상기 식각정지패턴 상에 형성되는 제2 층간 절연막, 상기 제2 층간 절연막 상에 형성되는 제1 전극, 상기 드레인 전극 상에 형성되며, 상기 제1 전극을 적어도 부분적으로 노출하는 비아홀이 형성된 제3 층간 절연막, 상기 비아홀을 통해 상기 제1 전극과 전기적으로 접촉하는 제2 전극; 을 포함하되,상기 비아홀은 상기 제1 전극과 상기 제2 층간 절연막을 적어도 부분적으로 노출하는 박막 트랜지스터 어레이 기판 및 상기 박막 트랜지스터 어레이 기판과 대향되어 칼라필터와 블랙매트릭스가 배치되는 상부기판을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 본 발명에 의해 비개구부의 구성들을 집적시켜 개구율을 적어도 20% 이상 향상시키는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 4는 본 발명의 실시예 들에 따른 박막 트랜지스터 어레이 기판의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트렌지스터 어레이 기판의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 4는 본 발명의 실시예 들에 따른 박막 트랜지스터 어레이 기판의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트렌지스터 어레이 기판의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판은 액정 표시 장치의 일 기판으로 적용될 수 있다. 액정 표시 장치는 대향 기판 및 대향 기판과 박막 트랜지스터 어레이 기판 사이에 개재된 액정층을 더 포함할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은 절연 기판(10) 상에 형성된 제1 층간 절연막(30), 식각정지패턴(31), 제2 층간 절연막(40), 제1 전극(56), 제3 층간 절연막(50), 제2 전극(51)을 포함한다.
더욱 구체적으로 설명하면, 기판(10)은 박막 트랜지스터를 지지하며, 예컨대, 투명한 유리 또는 플라스틱으로 이루어진다. 더욱 구체적으로 설명하면 박막 트랜지스터를 지지하는 절연 기판(10) 위에 반도체층(21)이 형성된다. 반도체층(21)은 폴리실리콘으로 구현될 수 있다. 폴리실리콘으로 이루어진 반도체층(21)은 비정질 실리콘층을 증착한 후 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)법 또는 SLS(Sequential lateral Solidification) 결정화법 또는 열처리법 또는 MILC(metal induced lateral crystallization)법 등의 결정화 공정을 진행하여 상기 비정질 실리콘 층이 폴리 실리콘층으로 결정화될 수 있으며, 도면에는 도시하지 않았지만 반도체층(21)은 중앙의 순수 폴리 실리콘을 포함하는 액티브 영역과 액티브 영역 양측으로 도핑된 소스/ 드레인 영역을 가질 수 있다.
또한, 액티브층 상부에는 절연막(20)이 형성되며 반도체층(21)을 덮는 절연막(20)은 질화 규소 등으로 이루어질 수 있다.
액티브 영역에 오버랩되는 절연막 상부에는 게이트 전극(22)이 형성된다.
게이트 전극(22)은 도전성 물질로 이루어진다. 예컨대, 게이트 전극(22)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막일 수 있다. 또한 게이트 전극(22)을 포함하는 기판(10) 상에 제1 층간 절연막(30)이 형성된다.
제1 층간 절연막(30)은 산화 규소(SiOx) 또는 산질화 규소(SiOxNy) 등과 같은 무기 절연물질로 이루어질 수 있다.
제1 층간 절연막(30) 상에는 식각정지패턴(31)이 형성될 수 있다. 식각정지패턴(31)은 제1 층간절연막(30) 상에 형성되며, 제1 층간절연막(30)을 완전히 덮을 수도 있고, 제1 층간절연막(30) 상에 부분적으로 형성될 수 있다.
식각정지패턴(31)은 비아홀(63)에서 제1 층간절연막(30)의 과식각을 방지하는 패턴으로서 금속물질로 이루어 질 수 있다. 예를들어, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막일 수 있으나 이에 한정되지 않으며, 사용되는 식각 방법에 따라 식각정지패턴(31)의 재료는 달라질 수 있다.
식각정지패턴(31) 상에는 식각 정지 패턴을 덮는 제2 층간 절연막(40)이 형성된다.
제2 층간 절연막(40)은 제1 층간 절연막(30)과 동일한 물질을 사용할 수 있다. 구체적으로, 산화 규소(SiOx) 또는 산질화 규소(SiOxNy) 등과 같은 무기 절연물질로 이루어질 수 있다.
반도체층(21)의 소스/드레인 영역에 오버랩되는 제2 층간절연막(40) 상부에는 각각 소스/드레인(55, 56) 전극이 형성된다. 반도체층(21)의 소스/드레인 영역에 오버랩되는 제2 층간 절연막(40) 상부에 각각 소스/드레인 전극이 형성된다. 이 때, 소스 전극(55) 및 드레인 전극(56)은 반도체층(21)의 소스/드레인 영역과 각각 전기적으로 연결되며, 이는 소스영역 및 드레인 영역상에 형성된 절연막(20)과 제1 및 제2 층간 절연막(30, 40)을 관통하는 소스 콘택홀과 드레인 콘택홀을 형성하고 소스 콘택홀과 드레인 콘택홀에 의해 노출된 반도체층(21)의 소스/드레인 영역이 소스/드레인전극(55, 56)과 접촉하는 방식으로 구현 될 수도 있다. 도 1과 같이 반도체층(21)을 기준으로 게이트 전극(22)이 상단에 배치되는 경우, 탑 게이트 방식 박막 트랜지스터로 지칭될 수 있다.
제2 층간 절연막(40) 상에는 제3 층간 절연막(50)이 형성된다. 제3 층간 절연막(50)은 유기물질로 이루어 질 수 있으며, 제3 층간 절연막(50)의 상부는 평탄할 수 있다.
제3 층간 절연막(50) 상에는 비아홀(63)이 형성된다. 비아홀(63)은 제3 층간 절연막(50)을 관통하여 드레인 전극(56) 및 제2 층간 절연막(40)을 부분적으로 노출한다. 비아홀(63)에 의해 제3 층간 절연막(50)의 측벽, 드레인 전극(56), 제2 층간 절연막(40)의 일부가 노출 될 수 있다.
제3 층간 절연막(50) 상에는 화소 전극(51)이 형성된다.
화소 전극(51)은 제3 층간 절연막(50), 드레인 전극(56) 및 제2 층간절연막(40)과 접할 수 있다. 화소 전극(51)은 비아홀(63)을 통해 드레인 전극(56)과 접촉하여 전기적으로 연결된다.
화소 전극(51)은 ITO나 IZO 등과 같은 투명한 도전 물질로 이루어질 수 있다. 도면에서는 복수의 화소 전극(51)이 상호 분리된 것처럼 도시되어 있지만, 한 화소 내에서 이들은 전기적으로 연결될 수 있다. 예컨대, 평면도 상에서 보았을 때, 지그재그 패턴을 갖거나, 하나의 기준 패턴에 연결된 복수의 평행한 지선 패턴을 가질 수 있다.
상기한 박막 트랜지스터 어레이 기판에 대향하게 위치하며, 칼라필터와 블랙 매트릭스가 배치된 상부 기판(60)이 배치 될 수 있다. 또한, 상부기판(60)과 박막 트랜지스터 어레이 기판 사이에는 셀 갭을 유지하기 위한 컬럼 스페이서(61)가 개재될 수 있다. 이에 대해서는 후술하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다. 도 2를 참조하면, 본 실시예에 따른 박막 트랜지스터 어레이 기판은 제3 층간 절연막(50)이 과식각되어 제2 층간 절연막(40)의 일부가 식각되고 이에 따라 식각 정지 패턴(31)의 일부가 노출되는 것이 도 1의 실시예와 다른 점이다.
본 발명을 달성하기 위한 식각 과정에서 과식각이 발생할 수 있다. 구체적으로 제3 층간 절연막(50)을 식각하는 과정에서 제2 층간 절연막(40)의 적어도 일부가 식각 될 수 있다. 제2 층간 절연막(40)의 적어도 일부가 식각되는 경우 제1 층간 절연막(30)과 제2 층간 절연막(40) 사이에 개재되는 식각 정지 패턴(31)의 일부가 노출 될 수 있다.
화소 전극(51)은 제3 층간 절연막(50) 상에 형성된다.
화소 전극(51)은 비아홀(63)을 통해 드레인 전극(56)과 전기적으로 연결된다. 본 실시예에서 화소전극(51)은 드레인 전극(56)과 연결됨과 동시에 식각정지패턴(31)과 접촉할 수 있다.
화소 전극(51)이 식각정지패턴(31)과 접촉하는 경우 드레인 전극(56)과 화소전극(51) 및 식각정지패턴(31)이 전기적으로 연결될 수 있다.
.도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다. 도 3을 참조하면, 본 실시예에 따른 박막 트랜지스터 어레이 기판은 제3 층간 절연막(50)이 과식각되어 제2 층간 절연막(40)의 일부가 식각되고 이에 따라 비아홀(63)이 식각정지패턴(31)까지 내려온 것이 도 1의 실시예와 다른 점이다.
본 발명을 달성하기 위한 식각 과정에서 과식각이 발생할 수 있다. 구체적으로 제3 층간 절연막(50)을 식각하는 과정에서 제2 층간 절연막(40)의 적어도 일부가 식각 될 수 있다. 제2 층간 절연막(40)의 적어도 일부가 식각되는 경우 제1 층간 절연막(30)과 제2 층간 절연막(40) 사이에 개재되는 식각정지 패턴(31)의 일부가 노출 될 수 있다.
식각이 더욱 진행되는 경우 식각정지패턴(31)까지 비아홀(63)이 내려 올 수 있다. 다만 이 경우에도 제1 층간 절연막(30)은 식각되지 않으며 보호된다.
화소 전극(51)은 제3 층간 절연막(50) 상에 형성된다.
화소 전극(51)은 비아홀(63)을 통해 드레인 전극(56)과 전기적으로 연결된다. 본 실시예에서 화소 전극(51)은 드레인 전극(56)과 연결됨과 동시에 식각정지패턴(31)과 접촉할 수 있다.
화소 전극(51)이 식각정지패턴(31)과 접촉하는 경우 드레인 전극(56)과 화소 전극(51) 및 식각정지패턴(31)이 전기적으로 연결될 수 있다.
본 발명의 박막 트랜지스터 어레이 기판에 대향하게 위치하며, 칼라필터와 블랙 매트릭스가 배치된 상부 기판(60)이 배치 될 수 있다. 또한, 상부 기판(60)과 박막 트랜지스터 어레이 기판 사이에는 셀 갭을 유지하기 위한 컬럼 스페이서(61)가 개재될 수 있다
도면에 도시하지는 않았지만 상부 기판(60) 상에 실질적으로 화소 영역을 정의하며, 크롬(Cr) 등의 불투명 물질로 이루어진 블랙 매트릭스가 형성되어 있다. 블랙 매트릭스는 빛샘을 방지하여 화질을 개선하는 역할을 하며, 개구율에 대한 영향을 감소시키기 위해 박막 트랜지스터 어레이 기판의 게이트 및/또는 데이터 배선과 중첩하도록 형성될 수 있다.
블랙 매트릭스의 아래에는 적, 녹, 청색의 컬러 필터가 형성될 수 있다. 각각의 컬러 필터는 교대로 반복적으로 형성될 수 있다.
컬러 필터가 형성된 상부 기판의 아래에는 평탄화 역할을 하는 오버코트막이 형성되어 있다.
또한, 상부기판과 박막 트랜지스터 어레이 기판 사이에는 셀 갭을 유지하기 위한 컬럼 스페이서(61)가 개재될 수 있다.
컬럼 스페이서는(61) 주로 비개구 영역에 배치된다. 예를 들어 박막 트랜지스터 어레이 기판의 게이트 배선, 데이터 배선 또는 박막 트랜지스터와 오버랩됨과 동시에 상부 기판의 블랙 매트릭스와 오버랩되도록 배치된다. 여기서, 박막 트랜지스터 어레이 기판의 오버랩 영역은 바람직하기로는 상대적으로 넓은 면적을 갖는 박막 트랜지스터 형성 영역이다. 예를 들어 컬럼 스페이서의 경우, 상부 기판상에 블랙 매트릭스와 오버랩되도록 형성한 후, 컬럼 스페이서의 말단을 박막 트랜지스터와 오버랩된 위치에서 박막 트렌지스터 어레이 기판의 상면에 맞닿도록 대향시킨다.
본 발명의 실시예들에서 컬럼 스페이서(61)는 비아홀(63)과 일부 중첩되게 형성될 수 있다.
구체적으로, 본 발명의 실시예들에서 비아홀(63)은 드레인 전극(56) 및 제2 층간 절연막(40)의 적어도 일부를 노출시키면서 형성되는데 이에 따라 비개구 영역에서 컬럼 스페이서(61)의 지지영역을 확보할 수 있다. 따라서 비개구 영역에서의 비아홀(63)과 컬럼 스페이서(61)간 간격을 좁혀 개구율을 향상시킬 수 있다.
도 4를 참조하면, 도 4는 본 발명의 실시예 들에 따른 박막 트랜지스터 어레이 기판의 평면도이다.
구체적으로 설명하면 본 발명의 실시예들의 따른 박막 트렌지스터 어레이 기판은 게이트 신호를 전달하는 게이트 라인(23)과 데이터 신호를 전달하는 복수의 데이터 라인(24)을 포함한다. 상기 게이트 라인(23)과 데이터 라인(24)은 서로 교차하여 화상을 표시하는 가장 작은 최소단위인 화소 영역을 정의하며 두 배선에 의해 정의된 각 화소영 역에는 상기 게이트 및 데이터 라인(23, 24)과 연결되며 스위칭 소자인 박막 트랜지스터가 형성되어 있다. 본 발명의 실시예들에서 박막 트랜지스터들은 데이터 라인(24)을 사이에 두고 서로 대칭될 수 있다.
화소 전극(51) 상에는 컬럼 스페이서(61)가 배치될 수 있다. 컬럼 스페이서(61)는 비개구 영역에 배치될 수 있다. 본 발명의 도면에서는 컬럼 스페이서(61)의 형상이 사다리꼴형상으로 나타나 있지만, 이에 한정되지 않으며 원기둥, 구, 직육면체 등 다양한 형상일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 박막 트렌지스터 어레이 기판의 단면도이다. 도 5를 참조하면 구 형상의 컬럼 스페이서(61)가 화소 전극(51) 상에 배치된 점이 도 4의 실시예와 다른점이다.
구체적으로 본 실시예에 따른 컬럼 스페이서(61)는 화소 전극(51) 상에 배치되어 구 형상을 갖는다.
본 발명의 실시예들에서 컬럼 스페이서(62)는 사다리꼴 형상 또는 구 형상으로 나타나 있지만 이에 한정되지는 않으며 다양한 형상이 가능하다.
또한, 컬럼 스페이서(62)는 박막 트랜지스터 어레이 기판(10)으로부터 상부 기판(60)을 향해 형성될 수 도 있고, 상부 기판(60)으로부터 박막 트랜지스터 어레이 기판(10)을 향해 형설 될 수도 있다.
도 4의 실시예와 마찬가지로 컬럼 스페이서(61)와 비아홀(63)은 적어도 일부 중첩될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
20; 절연막
30: 제1 층간 절연막
40: 제2 층간 절연막
50: 제3 층간 절연막
60: 상부기판
61: 컬럼 스페이서
63: 비아홀
51: 화소전극
31: 식각정지패턴
55: 소스전극
56: 드레인 전극
22: 게이트 전극
21: 반도체층
23: 게이트 라인
24: 데이터 라인
20; 절연막
30: 제1 층간 절연막
40: 제2 층간 절연막
50: 제3 층간 절연막
60: 상부기판
61: 컬럼 스페이서
63: 비아홀
51: 화소전극
31: 식각정지패턴
55: 소스전극
56: 드레인 전극
22: 게이트 전극
21: 반도체층
23: 게이트 라인
24: 데이터 라인
Claims (13)
- 기판상에 형성되는 제1 층간 절연막;
상기 제1 층간 절연막 상에 형성되는 식각정지패턴;
상기 식각정지패턴 상에 형성되는 제2 층간 절연막;
상기 제2 층간 절연막 상에 형성되는 제1 전극;
상기 제1 전극 상에 형성되며, 상기 제1 전극을 부분적으로 노출하는 영역과 상기 제2 층간 절연막을 부분적으로 노출하는 영역을 포함하는 비아홀이 형성된 제3 층간 절연막; 및
상기 비아홀을 통해 상기 제1 전극과 전기적으로 접촉하는 제2 전극; 을 포함하되,
상기 식각정지패턴은 상기 비아홀 영역의 상기 제2 층간 절연막을 부분적으로 노출하는 영역과 두께 방향으로 중첩되도록 배치되는 박막 트랜지스터 어레이 기판. - 제1 항에 있어서,
상기 제1 전극은 드레인전극이고, 상기 제2 전극은 화소전극인 박막 트랜지스터 어레이 기판. - 제1 항에 있어서,
상기 식각정지패턴은 금속물질로 이루어진 박막 트랜지스터 어레이 기판. - 제1 항에 있어서,
제3 층간 절연막은 유기막인 박막 트랜지스터 어레이 기판. - 제1 항에 있어서,
상기 식각정지패턴은 상기 비아홀이 노출한 드레인 전극과 제2 층간 절연막에 의해 완전하게 오버랩되는 박막 트랜지스터 어레이 기판. - 기판상에 형성되는 제1 층간 절연막;
상기 제1 층간 절연막 상에 형성되는 식각정지패턴;
상기 식각정지패턴 상에 형성되는 제2 층간 절연막;
상기 제2 층간 절연막 상에 형성되는 제1 전극;
상기 제1 전극 상에 형성되며, 상기 제1 전극을 부분적으로 노출하는 영역과 상기 제2 층간 절연막을 부분적으로 노출하는 영역을 포함하는 비아홀이 형성된 제3 층간 절연막;
상기 비아홀을 통해 상기 제1 전극과 전기적으로 접촉하는 제2 전극을 포함하되,
상기 식각정지패턴은 상기 비아홀 영역의 상기 제2 층간 절연막을 부분적으로 노출하는 영역과 두께 방향으로 중첩되도록 배치되는 박막 트랜지스터 어레이 기판; 및
상기 박막 트랜지스터 어레이 기판과 대향되어 칼라필터와 블랙매트릭스가 배치되는 상부기판;
을 포함하는 액정 표시 장치. - 제6 항에 있어서,
상기 제1 전극은 드레인전극이고, 상기 제2 전극은 화소전극인 액정 표시 장치. - 제6 항에 있어서,
상기 식각정지패턴은 금속물질로 이루어진 액정 표시 장치. - 제6 항에 있어서,
제3 층간 절연막은 유기막인 액정 표시 장치. - 제6 항에 있어서,
상기 식각정지패턴은 상기 비아홀이 노출한 드레인 전극과 제2 층간 절연막에 의해 완전하게 오버랩되는 액정 표시 장치. - 제6 항에 있어서,
상기 박막 트랜지스터 어레이 기판과 상기 상부기판 사이에 개재되는 컬럼 스페이서를 더 포함하되,
상기 컬럼 스페이서는 적어도 부분적으로 상기 비아홀과 중첩되는 액정 표시 장치. - 제11 항에 있어서,
상기 컬럼 스페이서는 상부 기판으로부터 상기 박막 트랜지스터 어레이 기판을 향해 형성되는 액정 표시 장치. - 제11 항에 있어서,
상기 칼럼 스페이서는 구 형상인 액정 표시 장치.
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| KR1020120145486A KR102083305B1 (ko) | 2012-12-13 | 2012-12-13 | 박막 트랜지스터 어레이 기판 |
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| KR1020120145486A KR102083305B1 (ko) | 2012-12-13 | 2012-12-13 | 박막 트랜지스터 어레이 기판 |
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