KR20170007617A - 박막트랜지스터 기판의 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예는 기판 상에 반도체패턴층을 형성하는 단계; 상기 반도체 패턴층 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 게이트전극 및 상기 게이트전극의 양측으로부터 각각 이격된 한쌍의 정렬전극을 포함하는 금속 패턴층을 형성하는 단계; 상기 게이트전극을 덮는 커버층을 형성하고, 상기 한쌍의 정렬전극을 제거하는 단계; 상기 커버층을 마스크로 사용하여 제1 불순물을 상기 반도체패턴층에 도핑하는 제1 도핑 단계; 상기 커버층을 제거하는 단계; 및 상기 게이트전극을 마스크로 사용하여 상기 반도체패턴층에 상기 제1 불순물보다 저농도인 제2 불순물로 도핑하는 제2 도핑 단계;를 포함하는, 박막트랜지스터 기판의 제조방법을 개시한다.

Description

박막트랜지스터 기판의 제조방법{METHOD OF FABRICATING THIN FILM TRANSISTOR SUBSTRATE}
본 발명의 실시예들은 박막트랜지스터 기판의 제조방법에 관한 것이다.
유기발광표시장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자와 다른 전극으로부터 주입된 정공이 유기 발광층에서 결합하여 여기자를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기발광표시장치는 자발광소자인 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 하나 이상의 커패시터가 형성되어 있다. 박막 트랜지스터는 구동전류를 발생시키지만, 누설전류도 발생하는 문제점이 있다.
본 발명의 실시예들은 박막트랜지스터 기판의 제조방법을 제공한다.
본 발명의 일 실시예는 기판 상에 반도체패턴층을 형성하는 단계; 상기 반도체 패턴층 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 게이트전극 및 상기 게이트전극의 양측으로부터 각각 이격된 한쌍의 정렬전극을 포함하는 금속 패턴층을 형성하는 단계; 상기 게이트전극을 덮는 커버층을 형성하고, 상기 한쌍의 정렬전극을 제거하는 단계; 상기 커버층을 마스크로 사용하여 제1 불순물을 상기 반도체패턴층에 도핑하는 제1 도핑 단계; 상기 커버층을 제거하는 단계; 및 상기 게이트전극을 마스크로 사용하여 상기 반도체패턴층에 상기 제1 불순물보다 저농도인 제2 불순물로 도핑하는 제2 도핑 단계;를 포함하는, 박막트랜지스터 기판의 제조방법을 제공한다.
본 실시예에 있어서, 상기 제1 도핑 단계에서, 상기 반도체패턴층은 제1 영역 및 상기 제1 영역의 양측에 구비되는 제2 영역과 제3 영역을 포함하고, 상기 제2 영역 및 상기 제3 영역은 상기 제1 불순물로 도핑될 수 있다.
본 실시예에 있어서, 상기 제2 도핑 단계에서, 상기 반도체패턴층의 상기 제1 영역은, 상기 제1 영역의 중심영역에 해당하는 제4 영역, 상기 제4 영역의 양측에 구비되는 제5 영역 및 제6 영역을 포함하고, 상기 제5 영역 및 상기 제6 영역은 상기 제2 불순물로 도핑되고, 상기 제2 영역 및 상기 제3 영역은 상기 제2 불순물로 더 도핑될 수 있다.
본 실시예에 있어서, 상기 제4 영역은 상기 게이트전극에 대응하는 위치에 형성되고, 상기 게이트전극의 폭과 동일할 수 있다.
본 실시예에 있어서, 상기 커버층의 폭은 상기 제1 영역의 폭과 동일할 수 있다.
본 실시예에 있어서, 상기 커버층은, 상기 금속패턴층 상에 포토레지스트층을 형성한 후, 제1 패턴을 가지는 제1 마스크를 사용하여, 상기 포토레지스트층을 노광 및 현상하여 형성하고, 상기 제1 패턴의 폭은 상기 커버층의 폭보다 클 수 있다.
본 실시예에 있어서, 상기 포토레지스트층은 노광에 의해 상기 제1 패턴의 폭만큼 형성된 프리커버층을 포함하고, 상기 포토레지스트층의 현상시, 상기 프리커버층의 폭은 상기 커버층의 폭으로 축소할 수 있다.
본 실시예에 있어서, 상기 프리커버층은 양측에 한 쌍의 단부를 포함하고, 상기 포토레지스트층의 현상시, 상기 한 쌍의 단부는 상기 커버층의 중심방향으로 이동할 수 있다.
본 실시예에 있어서, 상기 단부와 상기 정렬전극 간의 거리가 작을수록 상기 프리커버층의 단부로 입사하는 광량이 증가할 수 있다.
본 실시예에 있어서, 상기 단부와 상기 정렬전극 간의 거리가 작을수록 상기 단부의 이동거리가 증가할 수 있다.
본 실시예에 있어서, 상기 포토레지스트층은 포지티브(positive) 타입일 수 있다.
본 실시예에 있어서, 상기 제1 패턴은 광 차단부일 수 있다.
본 실시예에 있어서, 상기 제1 불순물과 상기 제2 불순물은 서로 동일한 물질일 수 있다.
본 실시예에 있어서, 상기 한 쌍의 정렬전극은 습식식각(wet etch)에 의해 제거될 수 있다.
본 실시예에 있어서, 상기 금속패턴층의 폭은 상기 반도체패턴층의 폭보다 작을 수 있다.
본 실시예에 있어서, 상기 게이트전극의 양측으로부터 각 정렬전극까지의 이격거리는 동일할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따른 박막트랜지스터 기판의 제조방법은 마스크의 정렬오차가 발생하는 경우에도 게이트전극의 양측에 배치되는 저농도 도핑영역(LDD)의 폭을 대칭적으로 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 개략적으로 나타낸 단면도이다.
도 2 내지 도 8은 도 1의 박막트랜지스터 기판의 제조방법을 개략적으로 도시한 단면도들이다.
도 9는 도 1에 도시된 박막트랜지스터 기판을 포함하는 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 개략적으로 나타낸 단면도이고, 도 2 내지 도 8은 도 1의 박막트랜지스터 기판의 제조방법을 개략적으로 도시한 단면도들이다.
먼저, 도 1을 참조하면, 본 발명의 일 실시예에 따른 박막트랜지스터 기판(1)은 기판(100) 상에 형성된 박막트랜지스터(TFT)를 포함할 수 있다. 박막트랜지스터(TFT)는 반도체패턴층(active layer, 110) 및, 게이트 절연막(102)을 사이에 두고 반도체패턴층(110) 상에 형성된 게이트 전극(131)을 포함할 수 있다.
기판(100)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 다만, 본 발명은 이에 한하지 않으며, 기판(100)은 세라믹, 플라스틱, 또는 스테인리스 강 등으로 이루어질 수도 있다.
기판(100) 상에는 기판(100)의 평활성과 불순 원소의 침투를 차단하기 위하여 버퍼층(101)이 더 구비될 수 있다. 버퍼층(101)은 실리콘질화물 및/또는 실리콘 산화물과 같은 무기물로 단층 또는 복수층으로 형성될 수 있다.
반도체패턴층(110)은 채널영역(118)과, 채널영역(118)을 가운데 두고 채널영역(118)의 양측에 배치되는 소스영역(111) 및 드레인영역(113)을 포함할 수 있다. 또한, 반도체패턴층(110)은 채널영역(118)과 소스영역(111) 사이, 및 채널영역(118)과 드레인영역(113) 사이에 저농도 도핑 영역들(114,116)을 포함할 수 있다.
소스영역(111)과 드레인영역(113)에는 제1 불순물이 도핑될 수 있다. 제1 불순물은 B 또는 P 이온일 수 있으며, 소스영역(111) 및 드레인영역(113)에의 도핑 농도는 1×1012 내지 1×1016 atoms/㎠일 수 있다. 소스영역(111) 및 드레인영역(113) 각각은 소스전극 및 드레인전극으로서의 기능을 수행한다.
저농도 도핑(Lightly Doped Drain; LDD) 영역들(114, 116)은 제2 불순물로 도핑될 수 있다. 제2 불순물은 제1 불순물과 동일하게 B 또는 P 이온일 수 있다. 제2 불순물의 도핑 농도는 제1 불순물의 도핑 농도보다 낮은 1×1010 내지 1×1013 atoms/㎠일 수 있다. 저농도 도핑 영역들(114, 116)은 박막트랜지스터(TFT)의 소형화에 따라 채널영역(118)의 길이가 감소하더라도, 핫 캐리어의 발생을 억제하여, 쇼트채널효과에 의해 발생하는 펀치 스루 특성을 개선시켜 박막트랜지스터(TFT)의 신뢰성을 향상할 수 있다.
반도체패턴층(110) 상에는 게이트절연막(102)이 배치되며, 게이트전극(131)은 게이트절연막(102) 을 사이에 두고 반도체패턴층(110)과 중첩된 위치에 배치될 수 있다.
게이트절연막(102)은 반도체패턴층(110)과 게이트전극(131)을 절연하기 위한 것으로 유기물 또는 SiNx, SiO2 같은 무기물로 형성될 수 있다.
게이트전극(131)은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo를 함유할 수 있고, Al:Nd, Mo:W 합금 등과 같은 합금을 포함할 수 있으나 이에 한정되지 않고 설계 조건을 고려하여 다양한 재질로 형성할 수 있다.
이하에서는, 도 2 내지 도 8을 참조하여 도 1의 박막트랜지스터(TFT) 기판(1)의 제조 방법을 개략적으로 설명한다.
먼저, 도 2와 같이, 버퍼층(101)이 형성된 기판(100) 상에 반도체패턴층(110) 을 형성한다.
반도체패턴층(110)은 기판(100) 상에 반도체물질(미도시)을 형성한 후 이를 패터닝하여 형성할 수 있다. 도면에는 도시되어 있지 않지만, 반도체물질(미도시)에 포토레지스터(미도시)가 도포된 후, 마스크(미도시)를 이용한 포토리소그라피 공정에 의해 반도체층(110')을 패터닝하여 형성할 수 있다. 포토리소그라피에 의한 공정은 마스크(미도시)에 노광 장치(미도시)로 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행된다.
반도체물질(미도시)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
반도체패턴층(110)은 반도체층(110')에 제1 불순물 및 제2 불순물을 도핑하여 채널영역(118), 소스영역(111), 드레인영역(113) 및 저농도 도핑 영역들(114, 116)이 형성된 것으로서, 반도체층(110')과 패턴형상이 동일하다. 이하에서는, 설명의 편의를 위하여 반도체층을 반도체패턴층이라 정의하고 설명하기로 한다.
도 3을 참조하면, 반도체패턴층(110')을 덮도록 기판(100) 상에 게이트절연막(102)을 형성한 후, 금속패턴층(130)을 형성한다.
게이트절연막(102)은 실리콘옥사이드, 실리콘나이트라이드와 같은 절연성을 갖는 소재로 형성될 수 있다.
금속패턴층(130)은 게이트절연막(102) 상에 게이트전극(131) 및 게이트전극(131)의 양측으로부터 각각 이격된 한 쌍의 정렬전극(133A,133B)들을 포함할 수 있다. 금속패턴층(130)은 게이트절연막(102) 상에 금속층(미도시)을 형성한 후, 금속층을 패터닝하여 형성될 수 있다. 금속층(미도시)은 저항이 작은 금속 물질로 이루어질 수 있으며, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
금속패턴층(130)은 게이트절연막(102)을 개재하여 반도체패턴층(110')과 중첩되도록 배치될 수 있다. 이때, 금속패턴층(130) 중 게이트전극(131)은 반도체패턴층(110')의 중심영역에 배치되며, 한쌍의 정렬전극은 게이트전극(131)의 양측으로부터 각각 제1 거리(d1) 및 제2 거리(d2)만큼 이격되어 형성될 수 있다. 일 예로 제1 거리(d1)와 제2 거리(d2)는 서로 동일할 수 있다. 금속패턴층(130)의 폭은 반도체패턴층(110)의 폭(L2, 도6 참고)보다 작을 수 있다.
도 4를 참고하면, 금속패턴층(130) 상에 포토레지스트층(200)을 형성한 후, 제1 마스크(M)를 이용하여 노광한다.
제1 마스크(M)는 소정의 폭을 갖는 제1 패턴(M1)을 포함할 수 있다. 제1 마스크(M)는 제1 패턴(M1)이 금속패턴층(130)과 중첩되도록 포토레지스트층(200) 상에 이격되어 배치될 수 있다. 본 발명은 제1 마스크(M)를 포토레지스트층(200) 상에 배치시킨 상태에서 노광을 함으로써, 제1 패턴(M1)의 폭(W1)만큼 형성된 프리커버층(RA)을 형성할 수 있다. 프리커버층(RA)은 노광에 의해 포토레지스트층(200)에 형성된 영역으로서, 포토레지스트층(200)을 현상하여 금속패턴층(130)을 덮는 커버층(250, 도 5참조)을 형성하기 전 단계의 영역이다.
마스크 공정에 있어서, 마스크는 마스크의 패턴이 적층막 중 패터닝을 하고자 하는 영역과 정확히 얼라인(align)되도록 배치되어야 하나, 이와는 달리 마스크와 적층막 사이에 정렬오차가 존재할 수 있고, 이에 의해 LDD 구조를 갖는 박막트랜지스터(TFT)는 이러한 정렬오차로 인하여 저농도 도핑영역이 비대칭적으로 형성될 수 있다.
그러나, 본 발명에 의하면, 마스크의 정렬오차가 존재하는 경우에도 게이트전극(131)의 양측에 배치되는 한쌍의 정렬전극(133A,133B)들을 이용함으로써, 대칭적인 LDD 구조를 가지는 박막트랜지스터 기판을 제조할 수 있다.도 5는 박막트랜지스터 기판의 제조방법에 있어서, 제1 마스크(M)의 정렬오차가 크게 발생한 경우를 예를 들어 나타낸 도면으로, 도 5의 (a)와 같이 제1 마스크(M)의 얼라인에 오차가 발생하는 경우, 프리커버층(RA)의 일단부(RA1)가 한쌍의 정렬전극(133A,133B)들 중 어느 하나인 정렬전극(133A) 상에 배치될 수 있으며, 프리커버층(RA)의 타단부(RA2)는 나머지 하나의 정렬전극(133B)과 이격되어 배치될 수 있다.
한편, 프리커버층(RA)은 포토레지스트층(200)의 현상시, 커버층(250)으로 변환된다. 즉, 현상에 의해 프리커버층(RA) 은 커버층(250) 의 형상으로 축소될 수 있다.
이하에서는 포토레지스트층(200)의 현상시, 프리커버층(RA)의 폭(W2)이 축소되는 현상을 보다 구체적으로 설명하기로 한다.
한쌍의 정렬전극(133A,133B)들에 의해 프리커버층(RA)의 일단부(RA1)와 타단부(RA2)의 축소에 의한 이동량이 상이할 수 있다.
일 예로, 포토레지스트층(200)이 포지티브(positive) 타입이고, 제1 마스크(M)의 제1 패턴(M1)이 광 차단부일 때, 포토레지스트층(200)은 빛에 노출된 부위가 현상액에 대하여 가용성으로 변화하게 된다. 따라서, 포토레지스트층(200) 중 제1 패턴(M1)에 의해 빛이 차단된 프리커버층(RA)은 현상액에 대해 불용성이 되고, 빛에 노출된 포토레지스트층(200)은 현상시 제거될 수 있다. 이때, 제1 마스크(M)의 양단부로부터 회절 또는 산란되는 빛에 의하여 포토레지스트층(200)은 제1 패턴(M1)과 동일한 형상으로 정확히 패터닝되지 않는다. 다시 말해, 프리커버층(RA)의 한쌍의 단부(RA1, RA2)는 회절 또는 산란에 의해 빛에 노출되므로, 일부가 현상액에 대해 가용성으로 변화하게 됨으로써, 현상시 커버층(250)의 중심방향으로 이동할 수 있다.
본 발명은 포토레지스트층(200)의 하부에 금속층인 한쌍의 정렬전극(133A,133B)을 구비하므로, 제1 마스크(M)의 단부에서 회절 또는 산란되는 빛이 정렬전극(133A, 133B)에 의해 반사되어 포토레지스트층(200)으로 제공될 수 있다. 한편, 도 5와 같은 구조를 가질 때 구체적으로, 프리커버층(RA)의 일단부(RA1)와 하나의 정렬전극(133A) 사이의 거리(S1)는 프리커버층(RA)의 타단부(RA2)와 나머지 하나의 정렬전극(133B) 사이의 거리(S2)보다 작다(S1<S2). 한 쌍의 정렬전극(133A,B) 중 하나인 제1 정렬전극(133A) 상에 배치되는 포토레지스트층(200)은 나머지 하나인 제2 정렬전극(133B)으로부터 이격된 포토레지스트층(200)보다 더 많은 빛에 노출될 수 있다. 제1 정렬전극(133A)과의 거리(S1)가 작은 프리커버층(RA)의 일단부(RA1)로 입사되는 광량은 프리커버층(RA)의 타단부(RA2)로 입사되는 광량보다 많기 때문에, 현상 범위가 증가함에 따라 현상시 일단부(RA1)의 이동거리(E1)는 타단부(RA2)의 이동거리(E2)보다 증가하게 된다(E1>E2).
따라서, 프리커버층(RA)의 한쌍의 단부(RA1, RA2)가 현상시 비대칭적으로 축소되는 것에 의해, 제1 마스크(M)의 정렬오차를 보상할 수 있다.
한편, 본 발명에서는 정렬전극의 테이퍼(taper)가 90도인 경우를 일 실시예로서 설명하였으나, 다른 실시예로서 정렬전극의 테이퍼(taper)를 90도보다 작은 각으로 형성하여 프리커버층(RA)의 단부로 입사되는 광량을 조절할 수도 있다.
도 6을 참조하면, 프리커버층(RA)을 현상하여 커버층(250)을 형성한다. 커버층(250)의 폭(L1)은 제1 마스크(M)의 제1 패턴(M1)의 폭보다 작지만, 게이트전극(131)을 덮을 수 있는 폭으로 형성될 수 있다. 커버층(250)은 한쌍의 정렬전극(133A, 133B)을 커버하지 않으므로, 한쌍의 정렬전극(133A,133B)은 노출될 수 있다.
반도체패턴층(110')은 제1 영역(A1) 및 제1 영역(A1)의 양측에 구비되는 제2 영역(A2)과 제3 영역(A3)을 포함할 수 있다. 커버층(250)은 반도체패턴층(110')의 제1 영역(A1)에 대응되도록 배치되며, 커버층(250)의 폭(L1)은 제1 영역(A1)의 폭과 동일할 수 있다.
도 7을 참조하면, 한쌍의 정렬전극(133A,B)을 제거한 후, 반도체패턴층(110)에 제1 불순물을 도핑한다.
커버층(250)에 의해 커버되지 않은 한쌍의 정렬전극(133A,B)은 습식 식각(wet etch)에 의해 제거될 수 있다.
도 7에서는 N타입의 제1 불순물을 도핑하는 것으로 도시하였으나, 본 발명에서는 제1 불순물의 종류를 제한하지 않는다. 다른 실시예로서, P타입의 제1 불순물을 도핑할 수 있다.
커버층(250)을 마스크로 하여 제1 불순물을 도핑하므로, 반도체패턴층(110)의 제1 영역(A1)을 제외한 제2 영역(A2) 및 제3 영역(A3)에 제1 불순물이 주입된다. 제1 불순물을 주입하는 제1 도핑 공정은 후술하는 제2 불순물을 주입하는 공정에 비해 고농도로 주입될 수 있다. 제2 영역(A2) 및 제3 영역(A3)은 소스영역 또는 드레인영역에 해당한다.
도 8을 참조하면, 커버층(250)을 제거한 후, 반도체패턴층(110)에 제2 불순물을 도핑한다.
커버층(250)은 포토레지스트 스트립(PR strip) 공정을 통해 제거할 수 있다.
반도체패턴층(110)의 제1 영역(A1)은 제1 영역(A1)의 중심영역에 해당하는 제4 영역(A4), 제4 영역(A4)의 양측에 구비되는 제5 영역(A5) 및 제6 영역(A6)을 포함할 수 있다. 제4 영역(A4)은 게이트전극(131)에 대응하는 위치에 형성되고, 게이트전극(131)의 폭과 동일할 수 있다. 본 발명은 게이트전극(131)을 마스크로 하여 반도체패턴층(110)에 제2 불순물로 도핑하므로, 제4 영역(A4)을 제외한 반도체패턴층(110)의 나머지 영역(A2,A5,A6,A3)에 제2 불순물이 도핑될 수 있다. 제1 불순물 및 제2 불순물이 도핑되는 제2 영역(A2) 및 제3 영역(A3)과 달리, 제5 영역(A5) 및 제6 영역(A6)은 제2 불순물로만 도핑될 수 있다. 제2 불순물은 제1 불순물보다 저농도이므로, 반도체패턴층(110)의 제5 영역(A5) 및 제6 영역(A6)은 저농도 도핑(LDD) 영역(114, 116)이 형성될 수 있다. 게이트전극(131)의 하부에는 제1 불순물 및 제2 불순물이 주입되지 않은 채널영역(118)이 형성될 수 있다. 순서대로, 반도체패턴층(110)의 외곽부터 고농도 도핑영역(111, 113), 저농도 도핑영역(114, 116) 및 채널영역(118)이 형성될 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조방법은 마스크의 정렬오차가 발생하는 경우에도 게이트전극의 양측에 배치되는 저농도 도핑영역(LDD)의 폭을 대칭적으로 형성할 수 있다.
한편, 도 9는 도 1에 도시된 박막트랜지스터 기판을 포함하는 유기 발광 표시 장치(10)를 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 도 1에 도시된 박막트랜지스터 기판(TFT) 상에 제2 절연막(103)을 형성하고, 제2 절연막(103) 및 게이트절연막(102)에 소스영역(111) 및 드레인영역(113)의 일부를 노출시키는 콘택홀을 형성한다. 이후, 제2 도전층(미도시)을 적층한 후, 제2 도전층을 패터닝한다. 패터닝 결과, 제2 절연막(103) 상에 소스 및 드레인전극배선(161, 163)이 형성되며, 소스 및 드레인전극배선(161, 163)은 콘택홀을 통해 고농도 도핑영역인 소스 및 드레인영역(111,113), 즉 소스 및 드레인전극과 전기적으로 연결될 수 있다.
소스전극배선(161)과 드레인전극배선(163)은, 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
이후, 소스 및 드레인전극배선(161, 163) 상에는 평탄화막(104) 이 형성되고, 평탄화막(104) 상에는 화소전극(180)이 구비된다. 화소전극(180)은 평탄화막(104)에 형성된 콘택홀을 통해 드레인전극배선(163)에 접속될 수 있다.
평탄화막(104)은 무기 절연막 및/또는 유기 절연막을 사용할 수 있다. 무기 절연막으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함되도록 할 수 있고, 유기 절연막으로는 일반 범용고분자(PMMA, PS), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 포함되도록 할 수 있다. 또한, 평탄화막(104)은 무기 절연막과 유기 절연막의 복합 적층체로도 형성될 수 있다.
평탄화막(104) 상에는 유기 발광 소자(OLED)가 형성되며, 유기 발광 소자(OLED)는 화소 전극(180), 중간층(182) 및 대향 전극(184)을 구비할 수 있다.
화소 전극(180)은 평탄화막(104)상에 형성되고, 평탄화막(104)에 형성된 컨택홀을 통하여 드레인 전극(163)과 전기적으로 연결될 수 있다.
화소 전극(180)은 일 예로, 반사 전극일 수 있으며, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다.
투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
화소 전극(180)과 대향되도록 배치된 대향 전극(184)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극을 더 형성할 수 있다.
따라서, 대향 전극(184)은 중간층(182)에 포함된 유기 발광층(미도시)에서 방출된 광을 투과시킬 수 있다. 즉, 유기 발광층(미도시)에서 방출되는 광은 직접 또는 반사 전극으로 구성된 화소 전극(180)에 의해 반사되어, 대향 전극(184) 측으로 방출될 수 있다.
그러나, 본 실시예의 유기 발광 표시 장치(10)는 전면 발광형으로 제한되지 않으며, 유기 발광층(미도시)에서 방출된 광이 기판(100) 측으로 방출되는 배면 발광형일 수도 있다. 이 경우, 화소 전극(180)은 투명 또는 반투명 전극으로 구성되고, 대향 전극(184)은 반사 전극으로 구성될 수 있다. 또한, 본 실시예의 유기 발광 표시 장치(10)는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.
한편, 화소 전극(180)상에는 절연물로 화소 정의막(105)이 형성된다. 화소 정의막(105)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다. 화소 정의막(105)은 화소 전극(180)의 소정의 영역을 노출하며, 노출된 영역에 유기 발광층을 포함하는 중간층(182)이 위치한다.
중간층(182)에 포함된 유기 발광층(미도시)은 저분자 유기물 또는 고분자 유기물일 수 있으며, 중간층(182)은 유기 발광층(미도시) 이외에 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
전술한 실시예들에서 도 1 내지 도 8에 도시된 박막트랜지스터 기판은 게이트전극(131)까지 형성된 경우를 나타내지만, 본 발명은 이에 한정되지 않는다. 본 명세서에서 박막트랜지스터 기판이라 함은 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것으로, 도 8에 도시된 바와 같이 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것일 수 있고, 또는 도 9에 도시된 바와 같이 박막트랜지스터 상에 소스 및 드레인전극 배선(161, 163)까지 형성된 상태를 의미할 수 있고, 또는 평탄화막(104)까지 형성된 상태를 의미하는 것일 수 있고, 또는 화소 전극(180)까지 형성된 상태일 수도 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 유기 발광 표시 장치 100 : 기판
101 : 버퍼층 102 : 제1 절연막
103 : 제2 절연막 104 : 평탄화막
105 : 화소정의막 110 : 반도체패턴층
111 ,113: 소스영역,드레인영역 118 : 채널영역
130 : 금속패턴층 131 : 게이트전극
133A,B : 정렬전극 161,163 : 소스 및 드레인전극배선
180 : 화소전극 182 : 중간층
184 : 대향전극 200 : 포토레지스트층
250 : 커버층

Claims (16)

  1. 기판 상에 반도체패턴층을 형성하는 단계;
    상기 반도체패턴층 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 게이트전극 및 상기 게이트전극의 양측으로부터 각각 이격된 한쌍의 정렬전극을 포함하는 금속 패턴층을 형성하는 단계;
    상기 게이트전극을 덮는 커버층을 형성하고, 상기 한쌍의 정렬전극을 제거하는 단계;
    상기 커버층을 마스크로 사용하여 제1 불순물을 상기 반도체패턴층에 도핑하는 제1 도핑 단계;
    상기 커버층을 제거하는 단계; 및
    상기 게이트전극을 마스크로 사용하여 상기 반도체패턴층에 상기 제1 불순물보다 저농도인 제2 불순물로 도핑하는 제2 도핑 단계;를 포함하는, 박막트랜지스터 기판의 제조방법.
  2. 제 1항에 있어서,
    상기 제1 도핑 단계에서,
    상기 반도체패턴층은 제1 영역 및 상기 제1 영역의 양측에 구비되는 제2 영역과 제3 영역을 포함하고,
    상기 제2 영역 및 상기 제3 영역은 상기 제1 불순물로 도핑되는, 박막트랜지스터 기판의 제조방법.
  3. 제 2항에 있어서,
    상기 제2 도핑 단계에서,
    상기 반도체패턴층의 상기 제1 영역은, 상기 제1 영역의 중심영역에 해당하는 제4 영역, 상기 제4 영역의 양측에 구비되는 제5 영역 및 제6 영역을 포함하고,
    상기 제5 영역 및 상기 제6 영역은 상기 제2 불순물로 도핑되고, 상기 제2 영역 및 상기 제3 영역은 상기 제2 불순물로 더 도핑되는, 박막트랜지스터 기판의 제조방법.
  4. 제 3항에 있어서,
    상기 제4 영역은 상기 게이트전극에 대응하는 위치에 형성되고, 상기 게이트전극의 폭과 동일한, 박막트랜지스터 기판의 제조방법.
  5. 제 2항에 있어서,
    상기 커버층의 폭은 상기 제1 영역의 폭과 동일한, 박막트랜지스터 기판의 제조방법.
  6. 제 1항에 있어서,
    상기 커버층은,
    상기 금속패턴층 상에 포토레지스트층을 형성한 후, 제1 패턴을 가지는 제1 마스크를 사용하여, 상기 포토레지스트층을 노광 및 현상하여 형성하고,
    상기 제1 패턴의 폭은 상기 커버층의 폭보다 큰, 박막트랜지스터 기판의 제조방법.
  7. 제 6항에 있어서,
    상기 포토레지스트층은 노광에 의해 상기 제1 패턴의 폭만큼 형성된 프리커버층을 포함하고,
    상기 포토레지스트층의 현상시, 상기 프리커버층의 폭은 상기 커버층의 폭으로 축소하는, 박막트랜지스터기판의 제조방법.
  8. 제 7항에 있어서,
    상기 프리커버층은 양측에 한 쌍의 단부를 포함하고,
    상기 포토레지스트층의 현상시, 상기 한 쌍의 단부는 상기 커버층의 중심방향으로 이동하는, 박막트랜지스터 기판의 제조방법.
  9. 제 8항에 있어서,
    상기 단부와 상기 정렬전극 간의 거리가 작을수록 상기 프리커버층의 단부로 입사하는 광량이 증가하는 박막트랜지스터 기판의 제조방법.
  10. 제 9항에 있어서,
    상기 단부와 상기 정렬전극 간의 거리가 작을수록, 상기 단부의 이동거리가 증가하는, 박막트랜지스터 기판의 제조방법.
  11. 제 6항에 있어서,
    상기 포토레지스트층은 포지티브(positive) 타입인, 박막트랜지스터 기판의 제조방법.
  12. 제 11항에 있어서,
    상기 제1 패턴은 광 차단부인, 박막트랜지스터 기판의 제조방법.
  13. 제 1항에 있어서,
    상기 제1 불순물과 상기 제2 불순물은 서로 동일한 물질인, 박막트랜지스터 기판의 제조방법.
  14. 제 1항에 있어서,
    상기 한 쌍의 정렬전극은 습식식각(wet etch)에 의해 제거되는, 박막트랜지스터 기판의 제조방법.
  15. 제 1항에 있어서,
    상기 금속패턴층의 폭은 상기 반도체패턴층의 폭보다 작은, 박막트랜지스터 기판의 제조방법.
  16. 제 1항에 있어서,
    상기 게이트전극의 양측으로부터 각 정렬전극까지의 이격거리는 동일한, 박막트랜지스터 기판의 제조방법.
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