KR20040012204A - 박막 트랜지스터 액정표시장치의 제조 방법 - Google Patents
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Abstract
본 발명은 다결정 실리콘을 이용한 박막 트랜지스터 액정표시장치의 제조 방법에 관해 개시한 것으로서, 박막 트랜지스터영역, 스토리지영역 및 패드영역이 정의된 절연 기판을 제공하는 단계와, 기판 상에 실리콘막, 절연막 및 게이트용 제 1금속막을 차례로 형성하는 단계와, 제 1포토리쏘그라피 공정에 의해 상기 제 1금속막을 등방성 습식 식각하여 게이트를 형성하고 나서, 연속하여 절연막 및 실리콘막을 이방성 건식 식각하여 게이트 패턴보다 넓은 면적을 가진 각각의 게이트 절연막 및 액티브층을 형성하는 단계와, 게이트를 마스크로 하고 액티브층에 저농도 이온주입을 실시하여 제 1영역을 형성하는 단계와, 결과의 기판 전면에 보호막을 형성하는 단계와, 제 2포토리쏘그라피 공정에 의해 보호막을 식각하여 박막 트랜지스터영역에 제 1영역의 일부를 노출시키고 패드영역의 게이트를 노출시키는 각각의 비아홀을 형성하는 단계와, 비아홀에 의해 노출된 게이트 절연막을 제거하는 단계와,비아홀에 의해 노출된 액티브층에 고농도 이온주입을 실시하여 제 2영역을 형성하는 단계와, 결과의 보호막 전면에 제 2금속막을 형성하는 단계와, 제 3포토리쏘그라피 공정에 의해 제 2금속막을 식각하여 각각의 비아홀을 덮어 박막 트랜지스터영역의 제 2영역 및 패드영역의 게이트와 연결되는 각각의 반사판을 형성하는 단계를 포함한다.
Description
본 발명은 박막 트랜지스터 액정표시장치의 제조 방법에 관한 것으로서, 더욱 구체적으로는 다결정 실리콘을 이용한 박막 트랜지스터 액정표시장치의 제조 방법에 관한 것이다.
다결정 실리콘을 이용한 박막 트랜지스터는 비정질 실리콘보다 전자이동도가 우수하기 때문에 박막 트랜지스터의 크기를 줄일 수 있어 고해상도를 요하는 액정표시장치에 적합하며, 또한 유리 등의 기판 위에 구동회로를 집적할 수 있어 제조 비용을 줄일 수 있는 장점을 가지고 있다.
이러한 장점을 가지고 있는 다결정 실리콘 박막 트랜지스터는 비정질 실리콘을 증착하고 이후에 결정화시키는 방법에 따라, 크게 엑시머 레이저 어닐링을 이용한 ELA(Eximer Laser Anneal)법과 금속유도측면 결정화법(MILC:Metal Induced Lateral Crystallization)으로 나뉜다.
상기 방법들은 모두 비정질 실리콘을 증착한 후 박막을 결정화시켜야 하기 때문에 박막 트랜지스터의 하부층에 실리콘층을 형성해야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 게이트가 채널의 상부에 존재하는 탑 게이트(top gate) 구조를 가진다. 또한, 다결정 실리콘 박막 트랜지스터에서는 높은 누설 전류를 제어하기 위해서 엘디디(Lightly Doped Drain)를 형성하는데, 상기 엘디디는 활성층인 다결정 실리콘층과 소스-드레인 전극과의 콘택을 위한 오믹층의 도핑 농도는 높게 하고 오믹층과 반도체층이 만나는 영역에는 도핑농도를 줄여결과적으로 누설 전류를 억제하는 방법이다. 이러한 엘디디 형성을 위해서 게이트 절연막을 게이트보다 넓게 만드는 옵셋 마스크(offset mask)가 반드시 필요하다.
따라서, 종래의 박막 트랜지스터 액정표시장치의 제조 방법에서는 액티브층, 게이트, 옵셋, 비아홀, 소오스/드레인 형성을 위한 5번의 포토리쏘그라피 공정이 필요하다.
도 1a 내지 도 1e는 종래 기술에 따른 박막 트랜지스터 액정표시장치의 제조 방법을 설명하기 위한 공정 단면도이다.
박막 트랜지스터 액정표시장치의 제조 방법은, 도 1a에 도시된 바와 같이, 유리 등의 절연기판(1) 상에 버퍼산화막(3) 및 다결정 실리콘막(미도시)을 차례로 형성한 후, 제 1포토리쏘그라피 공정에 의해 상기 다결정 실리콘막을 식각하여 액티브층(5)을 형성한다.
이어, 도 1b에 도시된 바와 같이, 상기 액티브층(5)을 포함한 기판 전면에 실리콘 산화막(9) 및 제 1금속막(미도시)을 차례로 형성한 후, 제 2포토리쏘그라피 공정에 의해 상기 제 1금속막을 식각하여 게이트(9)를 형성한다.
그런 다음, 도 1c에 도시된 바와 같이, 제 3포토리쏘그라피 공정에 의해 상기 실리콘 산화막을 식각하여 게이트 절연막(8)을 형성한다. 이때, 상기 게이트 절연막(8)은 게이트(9)의 패턴보다는 넓은 면적을 갖도록 패터닝된다.
계속하여, 상기 게이트(9)를 마스크로 하고 고농도 이온(n+) 도핑을 실시하여 제 1영역(n+)(8a)이 형성된다. 도면부호 8b는 제 2영역으로서, 옵셋영역을 나타낸 것이다.
이 후, 도 1d에 도시된 바와 같이, 상기 구조 전면에 절연막(11)을 형성한 후, 제 4포토리쏘그라피 공정에 의해 상기 제 1영역(n+)(8a)를 노출시키는 각각의 비아홀(12)을 형성한다.
이어, 도 1e에 도시된 바와 같이, 상기 비아홀(12)을 포함한 절연막(11) 전면에 제 2금속막(미도시)을 형성한 다음, 제 5포토리쏘그라피 공정에 의해 상기 제 2금속막을 식각하여 각각의 비아홀(12)을 통해 제 1영역(n+)(8a)과 연결되는 제 1및 제 2반사판(13)(15)을 형성한다.
그러나, 종래의 기술에서는 액티브층, 게이트, 옵셋, 비아홀, 소오스/드레인 형성을 위한 5회의 포토리쏘그라피 공정이 수반됨에 따라, 전체 공정이 복잡해지는문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위한 것으로서, 포토리쏘그라피 공정을 단순화시킬 수 있는 박막 트랜지스터 액정표시장치의 제조 방법을 제공함을 목적으로 한다.
도 1a 내지 도 1e는 종래 기술에 따른 박막 트랜지스터 액정표시장치의 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 본 발명에 따른 박막 트랜지스터 액정표시장치의 제조 방법을 설명하기 위한 공정단면도.
상기 목적을 달성하기 위한 본 발명에 다른 박막 트랜지스터의 액정표시장치의 제조 방법은, 박막 트랜지스터영역, 스토리지영역 및 패드영역이 정의된 절연 기판을 제공하는 단계와, 기판 상에 실리콘막, 절연막 및 게이트용 제 1금속막을 차례로 형성하는 단계와, 제 1포토리쏘그라피 공정에 의해 상기 제 1금속막을 등방성 습식 식각하여 게이트를 형성하고 나서, 연속하여 절연막 및 실리콘막을 이방성 건식 식각하여 게이트 패턴보다 넓은 면적을 가진 각각의 게이트 절연막 및 액티브층을 형성하는 단계와, 게이트를 마스크로 하고 액티브층에 저농도 이온주입을 실시하여 제 1영역을 형성하는 단계와, 결과의 기판 전면에 보호막을 형성하는 단계와, 제 2포토리쏘그라피 공정에 의해 보호막을 식각하여 박막 트랜지스터영역에 제 1영역의 일부를 노출시키고 패드영역의 게이트를 노출시키는 각각의 비아홀을 형성하는 단계와, 비아홀에 의해 노출된 게이트 절연막을 제거하는 단계와, 비아홀에 의해 노출된 액티브층에 고농도 이온주입을 실시하여 제 2영역을 형성하는 단계와, 결과의 보호막 전면에 제 2금속막을 형성하는 단계와, 제 3포토리쏘그라피 공정에 의해 제 2금속막을 식각하여 각각의 비아홀을 덮어 박막 트랜지스터영역의 제 2영역 및 패드영역의 게이트와 연결되는 각각의 반사판을 형성하는 단계를 포함하는것을 특징으로 한다.
상기 절연막은 산화막 및 질화막 중 어느 하나를 이용하여 형성하며, 절연막 식각 공정은 SH6, He, O2 및 CHF3 중 어느 하나의 식각 가스를 이용하는 것이 바람직하다.
상기 보호막은 레진막의 단일막 및 레진막/질화막의 이중막 중 어느 하나를 사용하여 형성하는 것이 바람직하다.
도 2a 내지 도 2d는 본 발명에 따른 박막 트랜지스터 액정표시장치의 제조 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 박막 트랜지스터 액정표시장치의 제조 방법은, 도 2a에 도시된 바와 같이, 박막 트랜지스터영역(Ⅰ), 스토리지영역(Ⅱ) 및 패드영역(Ⅲ)이 정의된 절연 기판(100) 전면에 버퍼산화막(SiO2)(102)을 형성한다. 이때, 상기 절연 기판(100)으로는 유리(glass)를 이용한다. 또한, 상기 버퍼산화막(102)은 절연 기판으로부터 채널영역으로의 불순물 유입을 차단시키는 역할을 한다.
이어, 상기 버퍼산화막(102) 상에 비정질 실리콘막(미도시)을 증착한 후, 고온에서 열처리를 실시하여 막내의 수소를 제거하는 탈수소 공정을 진행한다. 그런 다음, 탈수소 공정이 완료된 비정질 실리콘막을 결정화시킨다.
이 후, 상기 실리콘막(104) 전면에 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정에 의해 절연막(106)을 형성한 후, 상기 실리콘 산화막(106) 위에 스퍼터링(sputtering) 공정에 의해 게이트용 제 1금속막(108)을 형성한다.
이어, 도 2b에 도시된 바와 같이, 게이트용 마스크(미도시)를 이용하여 1차 포토리쏘그라피 공정에 의해 제 1금속막을 등방성 습식 식각하여 박막 트랜지스터영역(Ⅰ), 스토리지영역(Ⅱ) 및 패드 영역(Ⅲ)에 각각의 제 1, 제 2 및 제 3게이트(108a)(108b)(108c)를 형성한 후, 다시 상기 게이트용 마스크를 이용하여 절연막 및 실리콘막을 이방성 건식 식각하여 박막 트랜지스터영역(Ⅰ), 스토리지영역(Ⅱ) 및 패드 영역(Ⅲ)에 게이트 패턴보다 넓은 면적을 가진 게이트 절연막(107) 및 제 1, 제 2 및 제 3액티브층(105a)(105b)(105c)을 형성한다. 이때, 등방성 습식 공정은 실제 식각하고자 하는 게이트 패턴 크기보다 내부로 더 깊이 식각된다. 즉, 식각 바이어스가 존재한다. 여기에서, 게이트용 마스크를 이용하여 이후의 공정에서 형성되는 소오스/드레인 전극과 연결되는 실리콘막의 영역도 형성해야 하므로 가능한 많은 과도 식각을 진행하여 식각 바이어스가 커지도록 한다.
또한, 상기 이방성 건식 식각 공정은 게이트용 마스크와 실제 형성된 패턴(게이트 절연막 및 액티브층) 크기의 변화가 거의 없다. 즉, 식각 바이어스가 거의 "제로(zero)"에 가깝다.
한편, 상기 이방성 건식 식각 공정에서, 게이트 절연막 형성용 절연막으로서 산화막(SiO2)을 이용할 경우, 상기 산화막을 CHF3 가스를 이용하여 건식 식각하고 나서, 실리콘막을 SF6, He 및 HCl 혼합가스를 이용하여 건식 식각한다.
또는, 상기 게이트용 절연막 형성용 절연막으로서 질화막(SiN)을 이용할 경우, 상기 질화막을 SF6, He 및 O2 혼합가스를 이용하여 건식 식각하고 나서, 실리콘막을 SF6, He 및 HCl 혼합가스를 이용하여 건식 식각한다.
그런 다음, 상기 게이트(109)를 마스크로 하고 상기 액티브층(105)에 저농도 와 높은 에너지의 이온으로 도핑함으로서 제 1, 제 2 및 제 3게이트(108a)(108b)(108c)와 제 1, 제 2 및 제 3액티브층(105a)(105b)(105c) 사이의 영역에 각각의 저농도영역(n-)을 형성한다.
즉, 본 발명에서는 상기 습식 식각 바이어스와 건식 식각 바이어스 차이로 게이트 패턴 크기보다 큰 액티브층이 형성되므로, 상기 액티브층을 저농도 높은 에너지의 이온으로 도핑할 경우 제 1, 제 2 및 제 3게이트(108a)(108b)(108c)와 제1, 제 2 및 제 3액티브층(105a)(105b)(105c) 사이의 영역(저농도영역(n-))이 n-로 도핑된다. 이 후, 도면에 도시되지 않았지만, 상기 n-도핑 후 니켈(Ni)층을 수십 Å정도 증착한 후, 열처리 과정을 통해 채널 내부까지 결정화시킨다.
또는, ELA 방법을 통해 결정화하는 경우에는 비정질 실리콘막을 형성한 후, ELA법으로 결정화시킨다. 이어, 결정화된 실리콘막 위에 절연막과 게이트용 제 1금속막을 차례로 형성한 후에, 상기에서 설명하였듯이, 제 1, 제 2 및 제 3게이트 습식 식각, 절연막과 실리콘막의 건식 식각 및 도핑 공정 순서대로 진행한다.
이어, 도 2c에 도시된 바와 같이, 상기 구조 전면에 보호막(120)을 형성한 후, 제 2포토리쏘그라피 공정에 의해 상기 보호막을 식각하여 박막 트랜지스터영역(Ⅰ)의 저농도영역(n-) 및 패드영역(Ⅲ)의 게이트(108a)를 노출시키는 각각의 제 1, 제 2 및 제 3비아홀(120a)(120b)(120c)을 형성한다. 이때, 상기 보호막(120)으로는 레진(resin)막 또는 레진 및 질화막의 이중막을 이용할 수도 있다.
이때, 보호막(120)으로 레진막의 단일막을 이용할 경우, 상기 제 2포토리쏘그라피 공정에 의해 상기 보호막을 식각하여 각각의 제 1, 제 2 및 제 3비아홀(105a)(105b)(105c)을 형성하고 나서, 비아홀 바닥 부분에 일부 잔류된 게이트 절연막을 식각한다.
이어, 상기 결과의 기판 전면에 n타입의 이온을 고농도로 주입하여 박막 트랜지스터영역(Ⅰ)에 n+영역을 형성한다. 이때, 상기 n-영역은 옵셋영역이 된다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 결과의 보호막(120) 전면에 제 2금속막(미도시)을 형성한 후, 제 3포토리쏘그라피 공정에 의해 상기 제 2금속막을 식각하여 제 1, 제 2 및 제 3비아홀(105a)(105b)(105c)를 덮는 각각의 제 1, 제 2 및 제 3반사판(122)(124)(126)을 형성한다. 이때, 상기 제 2금속막으로는 반사율이 높은 금속을 이용한다.
본 발명에 따르면, 제 1포토리쏘그라피 공정에 의해 게이트, 게이트 절연막 및 액티브층을 패터닝하고 나서, 제 2포토리쏘그라피 공정에 의해 비아홀 형성하고, 제 3포토리쏘그라피 공정에 의해 반사판을 형성함으로써, 3회의 포토리쏘그라피 공정만으로도 반사형 박막 트랜지스터 액정표시장치를 제조할 수 있다.
상기에서 언급한 바와 같이, 본 발명에서는 제 1포토리쏘그라피 공정에 의해 게이트, 게이트 절연막 및 액티브층을 패터닝하고 나서, 제 2포토리쏘그라피 공정에 의해 비아홀 형성하고, 제 3포토리쏘그라피 공정에 의해 반사판을 형성하여 반사형 박막 트랜지스터 액정표시장치를 제조 가능하다.
따라서, 본 발명은 3회의 포토리쏘그라피 공정만으로도 반사형 박막 트랜지스터 액정표시장치를 제조 가능함으로써, 공정이 단순화되며, 생산성이 향상된다.
또한, 본 발명은 1회의 포토리쏘그라피 공정만으로 등방성 습식 식각 공정에 의해 게이트를 형성하고 이방성 건식 식각 공정에 의해 액티브층을 형성함으로써, 상기 건식 및 습식 식각에 의한 식각 바이어스 차이를 통해 액티브층이 게이트 패턴의 것보다 크게 형성 가능하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 박막 트랜지스터영역, 스토리지영역 및 패드영역이 정의된 절연 기판을 제공하는 단계와,상기 기판 상에 실리콘막, 절연막 및 게이트용 제 1금속막을 차례로 형성하는 단계와,제 1포토리쏘그라피 공정에 의해 상기 제 1금속막을 등방성 습식 식각하여 게이트를 형성하고 나서, 연속하여 상기 절연막 및 실리콘막을 이방성 건식 식각하여 상기 게이트 패턴보다 넓은 면적을 가진 각각의 게이트 절연막 및 액티브층을 형성하는 단계와,상기 게이트를 마스크로 하고 상기 액티브층에 저농도 이온주입을 실시하여 제 1영역을 형성하는 단계와,상기 결과의 기판 전면에 보호막을 형성하는 단계와,제 2포토리쏘그라피 공정에 의해 상기 보호막을 식각하여 상기 박막 트랜지스터영역에 제 1영역의 일부를 노출시키고 상기 패드영역의 게이트를 노출시키는 각각의 비아홀을 형성하는 단계와,상기 비아홀에 의해 노출된 게이트 절연막을 제거하는 단계와,상기 비아홀에 의해 노출된 액티브층에 고농도 이온주입을 실시하여 제 2영역을 형성하는 단계와,상기 결과의 보호막 전면에 제 2금속막을 형성하는 단계와,제 3포토리쏘그라피 공정에 의해 상기 제 2금속막을 식각하여 상기 각각의 비아홀을 덮어 상기 박막 트랜지스터영역의 고농도영역 및 패드영역의 게이트와 연결되는 각각의 반사판을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조 방법.
- 제 1항에 있어서, 상기 절연막은 산화막 및 질화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조 방법.
- 제 1항에 있어서, 상기 절연막 식각 공정은 SH6, He, O2 및 CHF3 중 어느 하나의 식각 가스를 이용하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조 방법.
- 제 1항에 있어서, 상기 보호막은 레진막의 단일막 및 레진막/질화막의 이중막 중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조 방법.
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ID=37320211
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Citations (4)
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|---|---|---|---|---|
| JPH0756189A (ja) * | 1993-08-12 | 1995-03-03 | Seiko Epson Corp | 薄膜半導体装置およびその製造方法 |
| JPH07193252A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 薄膜トランジスタ及びその製造方法 |
| JPH11145476A (ja) * | 1997-09-24 | 1999-05-28 | Lg Semicon Co Ltd | 薄膜トランジスターの製造方法 |
| JP2001111054A (ja) * | 1999-10-05 | 2001-04-20 | Toshiba Corp | 薄膜トランジスタ装置の製造方法 |
-
2002
- 2002-08-01 KR KR1020020045646A patent/KR20040012204A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756189A (ja) * | 1993-08-12 | 1995-03-03 | Seiko Epson Corp | 薄膜半導体装置およびその製造方法 |
| JPH07193252A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 薄膜トランジスタ及びその製造方法 |
| JPH11145476A (ja) * | 1997-09-24 | 1999-05-28 | Lg Semicon Co Ltd | 薄膜トランジスターの製造方法 |
| JP2001111054A (ja) * | 1999-10-05 | 2001-04-20 | Toshiba Corp | 薄膜トランジスタ装置の製造方法 |
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