JPH03253071A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に超高速アクセ
スのＳＲＡＭ素子におけるメモリセルの動作を安定する
のに好適な半導体集積回路装置に関する。

〔従来の技術〕

従来の装置としては例えば第３図（ａ）及び第３図（ｂ
）に示す一般的に知られている高抵抗負荷型のスタティ
ックメモリセルがある。これはインバータ回路を二段つ
ないでフィードバックをがけるフリップフロップ回路で
あり、夫々２個ずつの駆動用ＭｏＳトランジスタＱｄｔ
　、Ｑｄｚ　、転送用ＭＯＳトランジスタＱ　ｔ　工＋
　Ｑ　ｔ　２−負荷用高抵抗Ｒ１，Ｒ２及び記憶ノード
用拡散層ｎ＋１゜ｎ＋２　　によってエビット分が構成
されている。このセルの動作は、例えばアドレスデコー
ダによって選択されたメモリセル列の中で、ビット線か
ら書き込み信号が入力されたあるメモリセルにおいては
、左側の転送用ＭＯＳトランジスタＱ　ｔ　ｔ　を通っ
て右側の駆動用ＭＯ８とランジスタＱｔｚのゲートに入
り、右側のインバータで反転されてドレインに現れると
同時に左側の駆動用ＭＯＳトランジスタＱ　ｄ　ｘのゲ
ートに加わり、左側インバータで増幅反転されて先の入
力した場所すなわち左側の駆動用ＭＯＳトランジスタＱ
　ｄ　２のトレインに検出され記憶保持される。この情
報は両側双方の駆動用ＭＯＳトランジスタＱｄｔ、Ｑｄ
ｚのドレイン部に接続された高抵抗Ｒ１及びＲ２の微小
電流によって保持されている。一方、読み出しは両転送
ＭＯＳトランジスタＱ　ｔ　１１　Ｑ　ｔ　２のゲート
に同一ワード線（ＷＬと略す）によって電圧を印加し、
両駅動用ＭＯＳトランジスタＱｄ１．Ｑｄ２のドレイン
電位の差を読み出す。以上のように書き込みと読み出し
は左右の転送用ＭＯＳトランジスタＱｔｌ、Ｑｔｚで行
われるのでビット線は対（ＤＬ及びＤＬ）であるが、デ
コーダ回路から来る信号は１本のワード線ＷＬによって
供給していた。

第３図（ｂ）に以上の回路のレイアウト例を示す。図か
られかるようにワード線を一本とするために２個の転送
用ＭＯＳトランジスタＱ　ｔ　ｓ及びＱ　ｔ　２を近く
に配置しなければならずレイアウトに制約があった。一
方、メモリ素子の大容量化は一定のトレンドで確実に進
んでおり、当然メモリセル自身の面積もそのトレンドに
乗って縮小化されてきた。然し乍ら製造可能なデザイン
ルールがサブミクロンからハーフミクロンになるとメモ
リセルは第３図（ｂ）に示したレイアウトを単に縮小化
したのみでは前記トレンドを維持することが出来ない。

さらに、低消費電力化を目的に負荷素子として高抵抗素
子の代りにＰＭＯ８を使い、その微小リーク電流によっ
て記憶保持させることを狙った完全ＣＭＯ８型のメモリ
セルが使われている。

完全ＣＭＯ５型メモ型上モリセルを第４図に示す。第４
図（ａ）に回路をまた第４図（ｂ）〜第４図（ｄ）にそ
のレイアウト例を示す。なお第４図（ｂ）〜第４図（ｄ
）は同一メモリセルであり、理解しやすいように３層に
分解したものである。

第３図と同一部品は同一符号とした。

この種の装置として関連するものには例えば特開平１−
１６６５４４号公報がある。

第４図における具体的なレイアウト例を以下に詳述する
。

第４図（ｂ）〜（ｄ）におけるＳＲＡＭのメモリセルＭ
は半導体基板内においてＰ型のウェル領域４Ｂの主面に
形成されている。具体的にはこのｐ型ウェル領域４Ｂは
単結晶シリコンから成るＰ−型半導体基板１の主面上に
成長させたｎ−型エピタキシャル層４の主面部に構成さ
れている。

基板１どウェル領域４Ｂとの間にはｐ＋型半導体領域３
が構成されている。

メモリセル０間、それを構成する各素子間の夫夫におい
て、ウェル領域４Ｂの主面にはフィールド絶縁膜６（素
子間分離絶縁膜）及びチャンネルストッパ領域は、メモ
リセル０間、各素子間の夫夫を電気的に分離している。

一方メモリセルＭとその他の素子例えばバイポーラトラ
ンジスタＴｒとはフィールド絶縁膜６及びエピタキシャ
ル層４に設けられたｐ生型半導体領域（図示してない）
で電気的に分離されている。

メモリセルＭの転送用ＭＯＳトランジスタＱｔ□。

Ｑｔ２の夫々はフィールド絶縁膜６及び図示してないチ
ャンネルストッパ領域で囲まれた領域内において、ウェ
ル領域４Ｂの主面に形成されている。

すなわちＱｔｓ及びＱ　ｔ　２の夫々は主にウェル領域
４Ｂ、ゲート絶縁膜、ゲート電極９２．ソース領域及び
ドレイン領域である一対のｎ型半導体領域及び一対のｎ
＋領域１０で構成されている。

ゲート絶縁膜はウェル領域４Ｂの主表面を酸化して形成
した酸化珪素膜により構成されている。

ゲート電極９２はゲート絶縁膜の所定の上部に構成され
ており、抵抗値を低減するｎ型不純物が導入されたＣＶ
Ｄで堆積された（第２層目）多結高珪素膜から成る。ま
たこのゲート電極９２は第２層目前記多結晶珪素膜の上
に高融点金属シリサイド（ＭｏＳｉ２．ＴａＳｉ２．Ｔ
ｉ５ｉｚ、ＷＳｉ２）膜又は高融点金属（Ｍｏ、Ｔｉ、
Ｔａ、Ｗ）膜を積層した複合膜で構成されてもよい。

転送用ＭＯＳトランジスタＱ　ｔ　ｓのゲート電極９２
は列方向に延在するワード線ＷＬＩと一体に構成される
。同様にしてＱ　ｔ　２のゲート９２も別の列方向に延
在するワード線ＷＬ２に一体に構成されている。ワード
線ＷＬＩ、ＷＬ２はフィールド絶縁膜６上に延在するよ
うに構成されている。

メモリセルＭの駆動用ＭＯＳトランジスタＱ　ｄ　１　
。

Ｑ　ｄ　２の夫々はウェル領域４Ｂ、ゲート絶縁膜。

ゲート電極９１．ソース領域及びドレイン領域であるｌ
対のｎ型半導体領域及び一対のｎ＋型半導体領域］−〇
で構成されている。

駆動用ＭＯＳトランジスタＱ　ｄ　ｘのゲート電極９１
の延在する一端は上層の導電層を介在させ、転送用ＭＯ
ＳトランジスタＱ　ｔ　１の一方の半導体領域に接続さ
れている。同様にＱｄｚのゲート電極９１の延在する一
端は上層となる導電層を介在してＱ　ｔ　２の一方の半
導体領域に接続されている。

これ等の接続部分がメモリセルＭのフリップフロップ回
路の情報記憶ノート部に相当する。なおゲート電極９１
は第１層目多結晶珪素膜から戊っている。

負荷用ＭＯＳトランジスタＱｒｘのゲート電極９３は第
３層目多結晶珪素層から戒り、前記Ｑｄ□の第１Ｎ目多
結晶珪素で形成したゲート電極９１の一端上に、層間絶
縁膜中に開口した窓を通して接続されると同時に下層と
なるＱ　ｔ　１の一方の半導体領域と接続される。同様
にしてＱｒ２のゲート電極９３は第３層目多結晶珪素層
から成り、前記Ｑ　ｄ　２の第１層目多結晶珪素で形成
したゲート電極９１の一端上に、層間絶縁膜中に開口し
た窓を通して接続されると同時に下層となるＱ　ｔ　２
の一方の半導体領域に接続される。

負荷用ＭＯＳトランジスタＱｒｓ及びＱｒ２のチャンネ
ル部は第３Ｎ目多結晶珪素層９３上にゲート酸化膜を介
して第４層目の多結晶珪素層により構成する。そして負
荷用Ｍ　ＯＳ　トランジスタＱｒｘ及びＱｒ２の一端は
電源電圧Ｖｃｃとして接続配線される。Ｖｃｃは例えば
回路の動作電圧である５■である。

〔発明が解決しようとする課題〕

上記従来技術は、読み込み及び書き込み動作を高速で行
った時の安定性の点について配慮されておらず、同一メ
モリセル内で、高速アクセス時に誤動作を生じる問題が
あった。すなわち同一メモリセル内に入るワード線信号
が二本（ＷＬＩ及びＷ　Ｌ　２　）となるため、一方の
記憶ノードと他の記憶ノードとの間に動作の時間差が出
る問題である。

これは下記理由によって生じる。

一般的に上記ワード線はメモリセルの上層に形成される
ため、種々の段差の上を覆って配線されるが、その配線
形成方法において夫々のワード線の形状に差ができる。

配線材料はシラン系ガスを主原料としてＣＶＤ法による
ポリシリコン材料が使われる。ＣＶＤ法はシランの分解
によってＳｉを堆積するが一般に分解させるためには低
圧中でのプラズマＣＶＤや高温ＣＶＤが採用される。

この場合、先に述へたように段差部では平坦部に比較し
て１０〜数十％程度堆積厚さが小さくなる。従って二本
のワード線が全く同一の段差上を通らぬ限り、両者間に
は必ず抵抗値差が出る。

また、前記蒸着法によって金属層が集積回路装置」二の
全面にわたって堆積形成された後、公知のホトリソグラ
フィによって所定の配線幅に形成するが、この時、配線
として残す部分をホトレジスト材料によってパターニン
グするが、このパターン精度も下地の段差形状によって
異なってくる。

つまり、パターニングのためのアライメント装置からの
露光光が周辺の段差部分で反射や回折現象を起すため配
線を形威しようとする部分のホトレジスト部分にまで影
響を及ぼし、その後のドライエツチングにおいて配線幅
のバラツキが生しる。

以上のようにメモリセル上に利用して配線形成する場合
、その下地の段差により、厚さ１幅双方ともバラツキが
生しる結果、二本の配線を形威する場合、必ず両者の間
には抵抗値差が生しる。

第５図はこの抵抗値差を説明するための図であり、１メ
モリセル群（１マツト）を表わしており。

配線容量については省いである。ここで仮りにメモリ間
のＷＬＩ上の配線抵抗をｒｌ　、　ｒ２　、　ｒａで表
わし、ＷＬ２上のメモリセル間の配線抵抗をｒ１’　、
　ｒ２’　、・・・、　ｒ２３Ｂ　　と表わす。１つの
メモリセル内でｒｉ＞ｒｘ’　とするとこの配線はどの
メモリセルにおいても同一場所に形成されるのであるか
ら、ワード線ＷＬＩと他方のワード線ＷＬ２とが一つに
接続される部分までのメモリセル数ｎ（第５図ではｎ＝
２５６としている）が多いほど両者間の抵抗値差が大き
くなると思われる。すなわちｒｘ−ｒｌ’＝Δｒとする
とｎ個連なった場合、その終端においては（ｒ１＋ｒｚ
＋・・・＋ｒｎ）−（ｒ１’　＋　ｒ２’　＋−＋　ｒ
ｎ’　）＝　ｎ　・Δｒとなる。

この時、仮りに配線容量ＣがＷＬＩとＷＬ２とで同じと
するとそのアクセス時間差（ＣＲ積）はｎ・Ｃ・Δｒと
なることがわかる。−殻内にメモリセルの１マツト内で
は（横方向（列））には１２８ケや２５６ケ連らなるこ
ととなるので１２８ｏｒ２５６倍の差が出ることとなる
。ちなみに第５図は２５６ケの場合を示している。

従って本発明の目的は高速アクセス用スタティックＲＡ
Ｍにおいて異なるワード線を対に持つことによって生じ
る同一メモリセル内での誤動作をなくし、電気的信頼性
を向上した構造を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、夫々２個ずつの駆動用ＭＯ
Ｓトランジスタと転送用ＭＯＳトランジスタ、負荷素子
及び蓄積ノード部より構成されるフリップフロップ型メ
モリセルであって、前記２個の転送用ＭＯＳトランジス
タのゲート配線が夫夫側々のワード線に接続されたメモ
リセルにおいて、前記別々のワード線を所定のメモリセ
ル数毎に補助ワード線に接続したものである。

〔作用〕

上述した手段によれば数ビットに１ケ所の頻度で低抵抗
値の補助ワード線に接続されるのでこの時点で同電位と
なり、前述のｎ’ｃ・Δｒのｎが極く小さくなるため同
一メモリセル内での誤動作がなくなるので電気的信頼性
を向上することができる。

〔実施例〕

以下、本発明の一実施例を第１図及び第２図によって説
明する。第１図は１つのメモリセル群（１マツト）内の
回路の結線図を示し、第２図にその結線の具体的なレイ
アウト例を示す。

なお、説明の便宜上、データ線ＤＬ及びＤＬは省略しで
ある。先ず第１図に示すように、各メモリセルＭ１〜Ｍ
ｎは内部の二つの転送用ゲートから個別にＷＬＩ及びＷ
Ｌ２の二本のワード線に接続する。次にＷＬＩ及びＷＬ
２はメモリセル１６ｂｉｔ毎に補助ワード線ＷＳＳに接
続するこのＷｓｓは図示はしないがさらにデコーダ回路
からの信号を複数のマットへ供給するための主ワード線
に接続される。ここでＷＬＩとＷＬ２の材料は転送用Ｍ
ＯＳトランジスタのゲート電極に使っているポリシリコ
ンである。そして補助ワード線は抵抗を小さくするため
にＡＱを主体とした材料を使っている。

以上の回路を具体的にレイアウトした例を第２図（ａ）
及び第２図（ｂ）によって第１図におけるＭ１６の部分
について説明する。レイアウト内容の詳細は第４図にお
いて述べたので、ここでは本発明に関る部分について述
へる。

転送用ＭＯＳトランジスタＱ　ｔ　１のゲートは第２層
目ポリシリコンによりワード線ＷＬＩとなり隣のメモリ
セル（Ｍ２Ｓ）から延在してきており、Ｑ　ｔ　１のゲ
ートを通過後、ポリシリコンと上層となる第１金属配線
層との間の層間絶縁膜に開口したＴＣＩ　（スルホール
コンタクト穴）を通してＡＱ材料から成る第１金属配線
層である補助ワード線Ｗｓｓに接続する。同様にしてＱ
ｔ２のゲートも第２層目ポリシリコンによりワード線Ｗ
Ｌ２となりＱ　ｔ　２を通過後層間絶縁膜に開口したＴ
ｅ３を通してＡＱ材料から成る第１金属配線層である補
助ワード線Ｗｓｓに接続する。

以上の説明から明らかなように本発明によればＷＬＩ及
びＷｌ２は１６ｂｉｔに１ケ所の割合で低抵抗材料であ
るＡＱから成るＷｓｓに接続されるのでＷＬＩ及びＷｌ
２に付加されている抵抗値の差はそれほど大きくならな
いので同一メモリセル内でのインバータの誤動作を防ぐ
ことができる。また２本発明を実施するに当っての製造
工程は従来と同一工程で可能なため、先の誤動作がなく
なるため歩留り向上が可能となり、且つ電気的信頼性の
向上にも寄与できる。

本発明の他の実施例を第６図を用いて述べるメモリセル
の構成、ワード線ＷＬＩとＷｌ２、補助ワード線Ｗｓｓ
、ＷＬとＷｓｓとの接続穴ＴＣＩとＴＣ２は第２図と同
一である。ここではＷｓｓをさらに低抵抗の配線材料に
接続して配線によるアクセスの遅延を小さくする方法に
ついて述べる。

第２図のＷｓｓ用の第１層金属配線形成後、チップ全体
に層間絶縁膜を形成し、ホトリソグラフィにより、スル
ホール穴ＴＨＩ及びＴＨ２を開口後、第２層金属配線層
を形成し、ホトリソグラフィにより所定の配線ＭＷＬを
得る。ＭＷＬはＷｓｓよりさらに低い抵抗値を持つ材料
を選ぶ方法や、幅を大きくする方法、厚さを大きくする
方法等があり、デバイス設計上の最適パラメータにより
決定される。

ここでＷＬＩとＷｌ２との補助ワード線への接続頻度を
２５６ｂｉｔ当り１ケとした場合と１６ｂｉｔ当り１ケ
とした場合との比較をしてみよう。

（１）先ず２５６ｂｉｔ当り１ケの場合を考える電源電
圧Ｖ＝５Ｖとし、メモリセル上に配線形成されるポリシ
リコンの配線容量を約２×１０′−１５Ｆ／ｂｉｔと仮
定すると２５６ｂｉｔに１ケの接続によって１２８ｂｉ
ｔのセルには２．５６　Ｘ　１０−”’Ｆの容量が付く
こととなる。従ってその時に流れる１ メモリセルのアクセス時間であり、この素子が１５ｎｓ
でアクセスするＬＳＩであると、ｉ＝２．５６Ｘ１０−
１３ｘ５／１５ｘｌＯ””＝０．８５　Ｘ　１０−’Ａ となる。

一方、ポリシリコンの抵抗は一般的に大きすぎるので配
線として使用する場合、その上や下にシリサイｆ”　（
ＷＳ　］）等を敷いて低抵抗化を図る方法が一般的であ
る。本発明ではＷＳｉを敷くことによりワード線として
の抵抗を０５２２００７口とした。そして配線幅を０．
６μｍ　として形成した。しかしこの配線の形状は、前
述した様に段差形状の違いによる平面加工精度のばらつ
きや段差部分でのつきまわり率の違いによる厚さのばら
つき等があるのでここで配線幅のばらつきを１５％。

厚さ方向のばらつきを±１０％としてその最悪ケースを
考えるとＷＬＩとＷｌ、２との間にはρＳで平均値２０
Ω／口に対してＷＬＩが２４Ω／口。

Ｗｌ２が１６Ω／口となり、同様に配線幅はＷ　Ｌｌが
平均値０．６μｍに対して０．５４μｎ）の時ＷＬ２が
０．６６μｍ　となる。従って抵抗値の最悪ケースはＷ
ＬＩの抵抗ＲｍａＸ　　ｌ’　Ｓ＋ａａＸ　Ｘ　Ｑ　／
　（ｉｌ　ｍＩ　ｎ（ここでＱ；１ケのメモリセル長さ
ｘｂｉｔ　数で表され、ここではメモリセルのワード線
方向の長さを３．２μｒｎ　とする。第４図（ｂ）参照
）となり、Ｒ，ａｘ＝２４Ｘ３．２Ｘ１０−’Ｘ１２８
１０．５４Ｘ１０−”＝１８．２にΩ同様にしてＷｌ２
の抵抗値の最小ケースはＲ，１，＝１６Ｘ３．２Ｘ１０
−４Ｘ１２８１０．６６Ｘ↓ｏ−＋＝９．９にΩ先の電
流ｉがこの抵抗に流れた時の電圧降下分はＷＬＩの場合 ＡＶ＝０．８５Ｘ１０−’Ｘ１．８２ｘｌＯ’云１．５
５ＶＷＬ２の場合 ΔＶ＝０．８５　ｘ　１０−’ｘ　９．９　ｘ　１０３
畔０．８４Ｖとなる。

（２）次に１６ｂｉｔ当り１ケの場合を考える。

電源電圧は５ｖ、容量は２　Ｘ　１０−５Ｆ　／ｂｉｔ
　テ同じである。１６ｂｉｔ当りｌケの接続によって片
側８　ｂｉｔ分のメモリが付くから配線容量Ｃは１６Ｘ
　１０−１５Ｆ　　となり、 １＝１６Ｘ１０’Ｘ５／１５Ｘ１０−９斗５．３ＸＩＯ
−’Ａとなる。

抵抗はＷＬＩが Ｒｍａｘ＝２４ｘ３．２ｘ１０−’ｘ８１０．５４ｘｌ
Ｏ−’岬１］４０ΩＷＬ２が Ｒ＋−＋ｎ＝１６Ｘ３．２Ｘ１０−’Ｘ８１０．６６Ｘ
１０−”Ｆ６２０Ω従って両者の電圧降下分は ＷＬＩの場合 ムＶ＝５．３ｘｌＯ−”ｘｌ、１４ｘｌ○３与６　Ｘ　
１０−３ＶＷＬ２の場合 ΔＶ＝５．３Ｘ１０”−６Ｘ６．２Ｘ１０２″：３．３
Ｘ１０−’Ｖとなる。

以上の計算結果から明らかなように（１）の２５６ｂｉ
ｔ当り１ケの場合、ＷＬＩとＷＬ２との間では基準とな
る電源電圧５■に対して１　、５５−０．８４＝０．７
１Ｖ　の差が出ることとなる。これに対し。

１６ｂｉｔ当り１ケの場合、ＷＬＩとＷＬ２（７）間で
は６Ｘ１０−３−３．３Ｘ１０−８＝２．７Ｘ１０−３
程度であることがわかる。

一般的にこの電圧降下分が大きいほど耐放射線による誤
動作（ソフトエラーと呼ぶ）発生率が高く、経験的には
１■低下によってソフトエラー発生率は約１桁上がると
いわれている。従って、２５６ｂｉｔに］ケでは同一メ
モリセル内においても約１桁のソフトエラー発生率の差
ができることとなる。

これまでの説明で明らかなように同一メモリセル内で異
なる二本のワード線が必要な構造のメモリセルであって
も、二本のワード線間の電圧降下の差は高々数ｍＶに抑
えることができるので同一メモリセル内での誤動作が少
なく、安定な構造であることがわかる。

これまでの説明ではワード線ＷＬと補助ワード線Ｗｓｓ
との接続の頻度は１６ｂｉｔ当り１ケ所として来たが、
３２ｂｉｔでも６４ｂｉｔあるいは１２８ｂｉｔ以上で
もよい。しかしこの接続の頻度が小さいほどすなわち接
続ケ所が少ないほど誤動作が起こやすくなることはこれ
までの説明で明らかである。また配線の材料としてこれ
までワード線ＷＬはポリシリコン、補助ワード線はＡＱ
としてきたがこれに限らすＷＬがＡＭ、Ｗ、Ｔａ、Ｔｉ
。

Ｃｕ、シリサイド系でもよくまた同様に補助ワード線も
ＡＱ以外の例えばＷ、Ｍｏ、Ｔａ、Ｔｉ。

Ｃｕ、他の各種のシリサイド系材料でもよい。つまり、
導電性材料若しくは将来的には超電導材料であれば可能
である。一方、本説明では補助ワード線Ｗｓｓに接続す
るＷＬＩ及びＷＬ２はメモリセルの１行分のみで説明し
て来たが↓行に限ることなく複数行を接続してもよい。

これまでの説明は耐放射線によるソフトエラーと言う観
点に立って述べてきたが、以下にＷＬＩとＷＬ２との間
の配線容量差による遅延という観点から述人る。

配線に付く容量Ｃは前述の場合、配線幅が±５％変化し
ても同一の２　Ｘ　１０−１５Ｆ　　と仮定して便宜的
に計算したが、両者の速度（遅延）差を議論する場合は
容量の差も無視できない。そこで配置幅が５％小さくな
った場合は容量も５％小さくなるので１セル当りの容量
は１．９　Ｘ　Ｉ　Ｏ”Ｆとなる。

（１）従って２５６　ｂｉｔ当り１ケ所のＷＬＩとＷｓ
ｓとの接続頻度の場合のＣ−Ｒ積による遅延は１８．２
Ｘ’ｌＯ’Ｘ１．９Ｘ１０”Ｘ１２８＝４．４３Ｘ１０
−”ｓｅｅ他方のＷＬＺ側では配線幅が５％大きくなっ
た場合なので容量も５％大きくなり１セル当りの容量は
２．Ｉ　Ｘ　１０−１’Ｆとなる。従ってこの時の遅延
９．９Ｘ１０３Ｘ２．１Ｘ１０−１５Ｘ１２８＝２．６
６Ｘ１０−”ｓｅｅとなる。

（２）次に１６ｂｉｔ当り１ケの場合の本発明の場合に
ついて考える。

（１）と同様にしてＷＬＩ側は １．１４Ｘ１０８Ｘ１．９ＸＩＯ−”Ｘ８＝１．７Ｘ１
０−”ｓｅｃ他方のＷＬ２側は ６．２　Ｘ　１．０２Ｘ　２．Ｉ　Ｘ↓０−１５Ｘ　８
　＝　１　、　Ｑ　Ｘ　１０−”ｓｅｃとなる。

以上の結果から明らかなように（１）の２５６ｂｉｔ当
り１ケの場合、ＷＬＩ側とＷＬ２側との間では約１．８
ｎｓ　　もの差があり、回路全体のアクセス時間が高々
１０〜２０ｎｓの高速メモリＬＳＩにおいてはその比率
は約１０％にも達する。このことより、いかに不安定で
あるかがわかろう。一方、１６ｂｉｔ当りｌケの場合両
者間の遅延差は高々０．００７ｎｓ　程度であり、はと
んど無視出きる値であることから本発明の有効性が理解
できょう。

本発明は、２本のワード（ｐｏｌｙ、　Ｓ　ｉ　）線を
有するメモリセルにおいてこの２本間のアンバランスを
解消する目的でＡＱ配線に一定頻度で接続し２本のワー
ド電位を同電位とすると共に低抵抗化する。

従って本発明は２本のワード線間を短絡して且つ、低抵
抗配線に接続すると言った２段構成です。

〔発明の効果〕

本発明によれば、誤動作を防止し、信頼性を向上できる
。

【図面の簡単な説明】

第１図は本発明の一実施例の回路の結線図、第２図は第
１図を具体的に形成する場の素子のレイアウト図、第３
図は一般的なメモリセルの等価回路図とのレイアウト図
、第４図は従来のＰＭＯＳ負荷型メモリセルの等価回路
図とそのレイアウト図、第５図は本発明の詳細な説明す
るための図、第６図は本発明の他の実施例を示す図であ
る。 ＷＬＩ、ＷＬ２・・・ワード線、ＤＬ、ＤＬ・・・デー
タ線、Ｑ　ｔｌｌ　Ｑ　ｔ　２・・・転送用ＭＯＳ）−
ランジスタ、Ｑ　ｄ　１．　Ｑ　ｄ　ｚ−駆動用ＭＯ８
Ｉ−ランジスタ、Ｑ　ｒ　１　。 ｒ２ ・負荷用ＰＭＯ５ｈランジスタ、 Ｒ１゜ 第 ！ 図 メモリ゛ｖＩ１５’Ｊ メモリーｔｙ−ｒし列 ｔｂ 第 ２ 図（ｂ） ｓｓ １／ｓｓ 第４図（ｄ） 第５図

Claims (1)

【特許請求の範囲】
1. １．２個の駆動用ＭＯＳトランジスタと２個の転送用Ｍ
   ＯＳトランジスタと２個の負荷素子と蓄積ノードより構
   成されるフリップフロップ型のメモリセルであつて、前
   記２個の転送用ＭＯＳトランジスタのゲート配線が夫々
   別のワード線に接続されたメモリセルアレーにおいて、
   夫々別に形成した前記ワード線を所定のメモリセル列毎
   に１本の補助ワード線に接続したことを特徴とする半導
   体集積回路装置。 ２、前記補助ワード線は、前記ワード線より低い抵抗値
   から成る配線材料を使うことを特徴とする請求項１に記
   載の半導体集積回路装置。 ３、請求項１乃至２に記載の半導体集積回路装置は高速
   アクセス用のスタティック型ＲＡＭ素子であることを特
   徴とする半導体集積回路装置。 ４、請求項１乃至２に記載の半導体集積回路装置はＥＣ
   Ｌ，ＲＡＭ素子であることを特徴とする半導体集積回路
   装置。 ５、請求項１乃至２に記載の半導体集積回路装置はＴＴ
   Ｌ　ＲＡＭ素子であることを特徴とする半導体集積回路
   装置。