JPH04127470A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に超高速アクセスの
ＳＲＡＭ素子におけるメモリ部の動作を安定させるのに
好適な半導体記憶装置に関する。

〔従来の技術〕

従来の装置としては例えば第３図（ａ）及び第３図（ｂ
）に示す一般的に知られた高抵抗負荷型のメモリセルで
ある。これはインバータ回路を二段つないでフィールド
バックをかけるフリップフロップ回路であり、夫々２個
ずつの駆動ＭＯＳトランジスタＱｄｚ、Ｑｄｚ、転送用
用ＭＯＳトランジスタＱｔｒ　ｒ　Ｑｔ２）負荷用高抵
抗Ｒ１，Ｒｚ及び記憶ノート用拡散層ｎ＋１）ｎ”２に
よって１ビット分が構成されている。このセルの動作に
ついて以下に述べる。

例えばアドレスデコーダ回路によって選択されたメモリ
セル列の中で、ビット線から書き込み信号が入力された
あるメモリセルにおいては、第３図（ａ）の左側の転送
用ＭＯＳトランジスタＱ　ｔ　ｔを通って右側の駆動用
ＭＯＳトランジスタＱｔ２のゲートに入り、右側のイン
バータで反転されてドレインに現れると同時に左側の駆
動用ＭＯＳトランジスタＱ　ｄ　２のゲートに加わり、
左側インバータで増幅反転されて先の入力した場所すな
わち左側の駆動用ＭＯＳトランジスタＱ　ｄ　ｚのドレ
インに検出され記憶保持される。この情報は両側双方の
駆動用ＭＯＳトランジスタＱｄｔ、Ｑｄ２のドレイン部
に接続された高抵抗Ｒｚ及びＲ２の微小電流によって保
持されている。一方、読み出しは両転送ＭＯＳトランジ
スタのＱ　ｔ　ｓ　＋　Ｑ　ｔ　２のゲートに同一ワー
ド線（ＷＬと略す）によって電圧を印加し、周駆動用Ｍ
ＯＳトランジスタＱ　ｄ　１　。

Ｑ　ｄ　ｘのドレイン電位の差を読み出す。以上のよう
に書き込みと読み出しは左右の転送用ＭＯＳトランジス
タＱｔｌ、Ｑｔ２で行われるのでビット線は対（ＤＬ及
びＤＬと略す）であるが、デコーダ回路から来る信号は
１本のワード線ＷＬによって供給していた。第３図（ｂ
）に以上の回路のレイアウト例を示す。

図かられかるように、ワード線を１本とするために２個
の転送用ＭＯＳトランジスタＱ　ｔ　ｘ及びＱ　ｔ　ｚ
を近くに配置しなければならず、レイアウトに制約があ
った。

一方、ＬＳＩの大容量化は一定のトレンドで確実に進ん
でおり、当然メモリセル自身の面積もそのトレンドに乗
って縮小化が図られてきた。しかし乍ら製造可能なデザ
インルールがサブミクロンからハーフミクロンになると
単に縮小したのみでは前記トレンドを維持できないこと
や、低消費電力化を目的に負荷素子として高抵抗素子の
代りにＰＭＯ８を使い、その微小リーク電流によって記
憶保持を狙った完全ＣＭＯＳ型のメモリセルが使われて
いる。このメモリセルの１例を第４図に示す。第４図（
ａ）は回路をまた第４図（ｂ）〜（ｄ）にそのレイアウ
ト例を示す。なお、第４図（ｂ）〜（ｄ）は同一メモリ
セルであり、理解しやすいように３層に分解して示した
ものである。

第３図と同一部品は同一符号とした。

この種の装置に関連するものには例えば特開昭６２−３
２４０９４号がある。

第４図における具体的なレイアウト例を以下に詳述する
。第４図（ｂ）〜（ｄ）におけるメモリセルＭは半導体
基体内においてｐ型のウェル領域４Ｂの主面に形成され
ている。具体的にはこのＰ型ウェル領域４Ｂは単結晶シ
リコンから成るｐ型半導体基板１の主面上に成長させた
ｎ−型エピタキシャル層４の主面部に構成されている。

基板１とウェル領域４Ｂとの間にはｐ＋型半導体領域３
が構成されている。メモリセルＭ間、それを構成する各
素子間の夫々において、ウェル領域４Ｂの主面にはフィ
ールド絶縁膜６（素子間分離絶縁膜）及びチャンネルス
トッパ領域は、メモリセルＭ間、各素子間の夫々を電気
的に分離している。

一方、メモリセルＭとその他の素子例えばバイポーラト
ランジスタＴｒとはフィールド絶縁膜６及びエピタキシ
ャル層４に設けられたｐ十型半導体領域（図示してない
）で電気的に分離されている。

メモリセルＭの転送用ＭＯＳトランジスタＱｔｚｔＱｔ
ｚの夫々はフィールド絶縁膜６及び図示してないチャン
ネルストッパ領域で囲まれた領域内において、ウェル領
域４Ｂの主面に形成されている。

すなわちＱ　ｔ　を及びＱ　ｔ　２の夫々は主にウェル
領域４Ｂ、ゲート絶縁膜、ゲート電極９２）ソース領域
及びドレイン領域である一対のｎ型半導体領域及び一対
のｎ＋領域１０で構成されている。

ゲート絶縁膜はウェル領域４Ｂの主表面を酸化して形成
した酸化珪素膜により構成されている。

ゲート電極９２はゲート絶縁膜の所定の上部に構成され
ており、抵抗値を低減するｎ型不純物が導入されたＣＶ
Ｄで堆積された第２層目多結晶珪素膜から成る。またこ
のゲート電極９２は第２層目前記多結晶珪素膜の上に高
融点金属シリサイド（ＭＯＳ　ｉｓ、　Ｔａ　Ｓ　ｉｚ
、　Ｔｉ　Ｓ　ｉ４．　ＷＳ　ｉｚ）膜又は高融点金属
（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜を積層した複合膜で構成さ
れてもよい。

転送用ＭＯＳトランジスタＱ　ｔ　ｔのゲート電極９２
は列方向に延在するワード線ＷＬＩと一体に構成される
。同様にしてＱｔｚのゲート９２も別の列方向に延在す
るワード線ＷＬ２に一体に構成されている。ワード線Ｗ
ＬＩ、ＷＬ２はフィールド絶縁膜６上に延在するよう構
成されている。

メモリセルＭの駆動用ＭＯＳトランジスタ、Ｑｄｌ。

Ｑ　ｄ　ｘの夫々はウェル領域４Ｂ、ゲート絶縁膜、ゲ
ート電極９１）ソース領域及びドレイン領域である１対
のｎ型半導体領域及び一対のｎ＋型半導体領域１０で構
成されている。

駆動用ＭＯＳトランジスタＱ　ｄ　１のゲート電極９１
の延在する一端は上層の導電層を介在させ、転送用ＭＯ
８）−ランジスタＱ　ｔ　１の一方の半導体領域に接続
されている。同様にＱｄｚのゲート電極９１の延在する
一端は上層となる導電層を介在してＱｔｚの一方の半導
体領域に接続されている。

これ等の接続部分がメモリセルＭのフリップフロップ回
路の情報記憶ノード部に相当する。なおゲート電極９１
は第１層目多結晶珪素膜から成っている。

負荷用ＭｏＳトランジスタＱｒｔのゲート電極９３は第
３層目多結晶珪素層から成り前記Ｑｄｓの第１層目多結
晶珪素で形成したゲート電極９１の一端上に、眉間絶縁
膜中に開口した窓を通して接続されると同時に下層とな
るＱ　ｔ　ｘの一方の半導体領域と接続される。同様に
してＱｒｚのゲート電極９３は第３層目多結晶珪素層か
ら成り、前記Ｑｄｚの第１層目多結晶珪素で形成したゲ
ート電極９１の一端上に、眉間絶縁膜中に開口した窓を
通して接続されると同時に下層となるＱｔｚの一方の半
導体領域に接続される。

負荷用ＭＯ８）−ランジスタＱｒｔ及びＱｒｚのチャン
ネル部は第３層目多結晶珪素層９３上にゲート酸化膜を
介して第４層目の多結晶珪素層により構成する。そして
負荷用ＭＯＳトランジスタＱｒ１及びＱｒｚの一端は電
源電圧Ｖｃｃとして接続配線される。■ｃｃは例えば回
路の動作電圧である５■である。

〔発明が解決しようとする課題〕

上記従来技術は、読み込み及び書き込み動作を高速で行
った時の安定性の点について配慮されておらず、同一メ
モリセル内で高速アクセス時に誤動作を生じる問題があ
った。すなわち同一メモリセル内に入るワード線信号が
二本（ＷＬＩ及びＷＬ２）となるため、一方の記憶ノー
ドと他方の記憶ノードとの間に動作の時間差が生じる問
題である。これは下記理由による。

一般的に上記ワード線はメモリセルの上層に形成される
ために種々の段差に上を覆って配線されるが、その配線
形成方法においてそれぞれのワード線の形状に差ができ
る。

配線材料としては配線によるアクセス速度の増大を防ぐ
ため一般的にＡＱ＋　Ｗ　２Ｍｏ等の抵抗値の小さい金
属材料を使うが、この金属はスパッタリング等の方法に
よって堆積形成される。

この場合、先に述べたように段差部分の厚さは平坦部に
比較して１０〜数１０％小さく堆積される。従って二本
のワード線が全く同一の段差形状上を通らぬ限り、必ず
両者間には抵抗値差が生じることは知明の理である。

また金属層が集積回路上の全面にわたって形成された後
、公知のホトリソグラフィによって所定の配線幅に形成
するが、この時配線として残す部分をホトレジスト材料
によってパターニングするが、このパターニング精度も
下地の段差形状によって異なってくる。つまり、パター
ニングのためのアライメント装置からの露光光が、周辺
の段差部による反射や回折を起こすために配線に形成し
ようとする部分のホトレジスト部分にまで影響を及ぼし
、その後のドライエツチングにおいて配線幅にばらつき
が生じる。

以上のようにメモリセル上を利用して配線形成する場合
、その下地の段差により厚さ、幅双方ともばらつきが生
じる結果、二本の配線を形成する場合、必ず両者間には
抵抗値差が生じる。

第５図はこの抵抗値差を説明するための図であり１メモ
リセル群（１マツト）を表しており、配線容量について
は省いている。ここで仮にメモリセル間の配線抵抗をｒ
で表し１つのメモリセル（１ビツト）内でｒ　１　）　
ｒ　１とするとこの配線はどのメモリセルにおいても同
一場所に形成されるのであるから、ワード線ＷＬＩと他
方のワード線ＷＬ２とが一つに接続される部分までのメ
モリセル数ｎが多いほど両者間の抵抗値差が大きくなる
と思われる。すなわちｒｌ−ｒｌ＝Δｒとするとｎ個連
なった場合、その終端においては（ｒ１十ｒ２＋・・・
・・・ｒｎ）−（ｒｌ＋ｒ２＋・・・・・・ｒｎ）＝ｎ
・Δｒとなる。この時仮に配線容量ＣがＷＬＩとＷＬ２
とで同じとするとそのアクセス時間差（ＣＲ積）はｎ−
Ｃ・Δｒとなることがわかる。

メモリセルが１マツト内で列方向に２５６個連なると２
５６倍の差が生じることとなる。ちなみに第５図は２５
６個の場合を示している。

従って本発明の目的は、高速アクセス要メモリセルにお
いて異なるワード線を対に持つことによって生じる同一
ビット内での誤動作をなくし、電気的信頼性を向上する
ことにある。

本発明の他の目的は、前記目的を達成するために製造工
程を増やすことなく半導体記憶装置の歩留まり及び信頼
性の向上が可能な技術を提供することにある。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を下記に説明する。

それぞれ２個ずつの駆動用ＭＯＳトランジスタと転送用
ＭＯＳトランジスタ、負荷素子及び蓄積ノードより構成
されるフリップフロップ型メモリセルであって、前記２
個の転送用ＭＱＳトランジスタのゲート配線がそれぞれ
別々のワード線に接続されたメモリセルにおいて、前記
別々のワード線を所定のメモリセル（ビット）数毎に短
絡部を設ける。また、上記メモリセル（ビット）群の最
終端におけるセルの端部のワード線間も短絡する。

さらに、上記短絡部をワード線材料よりも低い抵抗値か
ら成る補助ワード線に接続する。

〔作用〕

上述した手段によれば、数ビットに１ケ所の頻度で両ワ
ード線の短絡により同電位となると共に低抵抗値の補助
ワード線に接続されるので、前述したｎ−ｃ・Δｒの内
のｎが極く小さくなるために同一ビット内は基よりメモ
リセル群においても誤動作が無くなり電気的信頼性を向
上することができる。

〔実施例〕

以下、本発明の一実施例を第１図及び第２図によって説
明する。第１図は一つのメモリセル列（１マツト）の結
線図を示し、第２図にその具体的なレイアウト例を示す
、なお説明の便宜上、データ線ＤＬおよびＤＬは省略し
である。

先ず第１図において各メモリセルＭ１〜Ｍｎは内部の二
つの転送用ゲートから個別にＷＬＩ及びＷＬ２の二本の
ワード線に接続する。次にメモリセル１６ビツト毎にＷ
ＬＩ及びＷＬ２とを短絡する。つぎに前記短絡部分から
低抵抗材料からなる補助ワード線Ｗｓｓに接続する。こ
のＷｓｓは図示はしてないがさらにデコーダ回路からの
信号を複数のマットへ供給するための主ワード線に接続
される。ここでＷＬＩ及びＷＬ２の材料は転送用ＭＯＳ
トランジスタのゲート電極として使っている多結晶シリ
コンである。そして補助ワード線はＡ１又はＡｌ、を主
体とした低抵抗材料である。この材料としては、ＡＵ＋
Ｓｉ、ＡＱ＋Ｓｉ＋Ｃｕ、Ａｎ＋Ｎｂ＋Ｐｄ等がある。

以上の回路を具体的にレイアウトした例を第２図（、）
及び第２図（ｂ）によって第１図におけるＭ１６の部分
について説明する。レイアウト内容の詳細は第４図にお
いて述べたので、ここでは本発明に関わる部分について
のみ述べる。

転送用ＭＯＳトランジスタＱｔｔのゲートは第２層目多
結晶シリコンによりワード線ＷＬＩとなり隣のメモリセ
ル（Ｍ２Ｓ）から延在してきており、Ｑｔｘのゲートを
通過後、多結晶シリコンと上層となる第１金属配線層と
の間の層間絶縁膜に開口したＴＣＩ　（スルーホール・
コンタクト穴）を通して第１金属配線層から成る短絡線
ＷＬＳに接続する。同様にしてＱ　ｔ　２のゲートも第
２層目多結晶シリコンによりワード線ＷＬ２となりＱｔ
ｚを通過後、眉間絶縁膜に開口したＴ　Ｃ２を通して第
１金属配線層である短絡線ＷＬＳに接続する。

これは、図中の中央に示す接地線ＧＬがワード線ＷＬと
平行してレイアウトされているために同一層上で直接短
絡できないからである。

その後、第２図（ｂ）に示す如く補助ワード線Ｗｓｓに
接続しても良い。尚、本実施例では補助ワード線Ｗｓｓ
は二本の例を示したが、−本でも二本以上でも良いこと
はいうまでもない。

一方、複数のメモリセル列から成るメモリマットの最終
メモリセル列（第１図におけるメモリセル列ｎ）のメモ
リセル（Ｍｎ）は、メモリマットの最終端であるために
第２図（ａ）に示す接地線ＧＬの延在が最終メモリセル
Ｍｎで終了する。この様な場合のレイアウト例を第２図
（ｄ）に示す。

ワード線ＷＬＩ及びＷＬ２共にＯＬと同様最終メモリセ
ルＭｎで終了する。従ってワード線ＷＬＩ及びＷＬ２と
を図中の一点鎖線Ｘ−Ｙに示す様に最終端で切った状態
にしておいても良いが、この場合はメモリセル列ｎ内の
メモリビットが前述したと同様のビット内での誤動作を
生じてしまうこととなる。

一方、この場所はスルーホール・コンタクト穴も不要と
なる部分なので直接にワード線ＷＬＩとＷＬ２とを短絡
すれば両ワード線間の電位差がなくなる結果、前記誤動
作を防ぐことが出来る。

前述で明らかな様に、ここでの短絡配線ＷＬＳの材料は
ワード線を構成している材料と同一材料でよい。

他の実施例 本発明の他の実施例を第２図（ｃ）によって説明する。

メモリセルの構成、ワード線ＷＬＩとＷＬ２．接地線Ｇ
Ｌ、補助ワード線Ｗｓｓ、コンタクト・ホールＴ　Ｃｓ
とＴ　Ｃｙ、は第２図（ｂ）と同一である。ここでは補
助ワード線Ｗｓｓをさらに低抵抗の配線材料に接続して
配線によるアクセスの遅延を小さくする方法について述
べる。

第２図（ｂ）の短絡配線の第１金属配線を形成後、層間
絶縁膜で全面を覆い公知のホトリソグラフィによってス
ルーホール穴ＴＨＩとＴＨ２を開口した後、第２金属配
線を形成し再びホトリソグラフィによって所定の幅の配
線ＭＷＬを得る。

ＭＷＬはＷＬやＷｓｓよりさらに小さい抵抗値を有する
材料を選ぶ方法や幅を大きくする方法、厚さを大きくす
る方法等がありデバイス設計上の最適パラメータにより
決定される。

〔発明の効果〕

本発明の効果を具体的に説明するために、ここでＷＬＩ
とＷＬ２の短絡と補助ワード線への接続の頻度を２５６
　ｂｉｔ当り１ケとした場合と１６ｂｉｔ当り１ケとし
た場合との比較をしてみよう。

（１）　先５２５６　ｂｉｔ当り１ケの場合を考える電
源電圧Ｖ＝５Ｖとし、メモリセル上に配線形成されるポ
リシリコンの配線容量を約２×１０″″１６Ｆ／ｂｉｔ
と仮定すると２５６ｂｉｔに１ケの接続に、ｋ）テ１２
８ｂｉｔ　（７）セＪＬ／ニハ２．５６　Ｘ　１０−１
ｓＦの容量が付くこととなる。従ってその時に流れるメ
モリセルのアクセス時間であり、この素子が１５ｎｓで
アクセスするＬＳＩであると、ｉ＝２．５６Ｘ１０−１
ａＸ５／ｌ０ＸＩＯ″″Ｂ句０．８５　Ｘ　１０−’Ａ となる。

一方、ポリシリコンの抵抗は一般的に大きすぎるので配
線として使用する場合、その上や下にまたは上下双方に
高融点金属シリサイド（ＷＳｉｘ）等を敷いて低抵抗化
を図る方法が一般的である。

金属シリサイドとしてＭｏ　Ｓ　ｉｘ、　Ｔａ　Ｓ　ｉ
ｘ。

ＴｉＳｉｘ、ＰｔＳｉｘ等でも良い１本発明ではＷＳｉ
ｘを敷くことによりワード線としての抵抗をρ５＝２０
Ω／口とした。そして配線幅を０．６μｍとして形成し
た。しかしこの配線の形状は。

前述した様に段差形状の違いによる平面加工精度のばら
つきや段差部分でのつきまわり率の違いによる厚さのば
らつき等があるのでここで配線幅のばらつき±５％、厚
さ方向のばらつきを±１０％としてその最悪ケースを考
えるとＷＬＩとＷＬ２との間にはρＳで平均値２０Ω／
口に対してＷＬＩが２４Ω／口、ＷＬ２が１６Ω／口と
なり、同様の配線幅はＷＬＩが平均値０．６μｍに対し
て０．５４ｐｍの時ＷＬ２が０．６６μｍとなる。従っ
て抵抗値の最悪ケースはＷＬＩの抵抗Ｒ１口＝ρｓｍａ
ｘＸＱ／ω１１１１１　（ここでＱ；１ケのメモリセル
長さＸ　ｂｉｔ数で表され、ここではメモリセルのワー
ド線方向の長さを３．２μｍ　とする、第４図（ｂ）参
照）となり。

Ｒｍａｘ＝２４Ｘ３．２Ｘ１０−’Ｘ１２８１０．５４
Ｘ１０−’弁１８．２　ｋΩ 同様にしてＷＬ２の抵抗値の最小ケースはＲｍｔｎ＝　
１６　Ｘ３．２　Ｘ　１０−’ｘ　１２８／　０．６６
　Ｘ　１０−’押９．９にΩ 先の電流ｉがこの抵抗に流れた時の電圧降下分はＷＬＩ
（７）場合　ＡＶ＝０．８５Ｘ１０−’Ｘ１）８２Ｘ１
０’＝＃１）５５ＶＷＬＩ（７）＊イ＞　　　ＡＶ＝０
．８５ｘ１０″″番Ｘ９．９１Ｘ１０Ｂ４１）５５Ｖと
なる。

（２）次に１６ｂｉｔ当り１ケの場合を考える。

電源電圧は５ｖ、容量は２　Ｘ　１０−”Ｆ／ｂｉｔ１
’同じである。１６ｂｉｔ当り１ケの接続によって片側
８　ｂｉｔ分のメモリが付くから配線容量Ｃ１１６Ｘ１
０″″１６Ｆ　　となり、 １＝１６Ｘ１０−ＩＩＸ５／１５Ｘ１０−’４５．３Ｘ
１０−６Ａとなる。

抵抗はＷＬＩが Ｒｍａｘ＝　２４　Ｘ　３　、２　Ｘ　１０−’　Ｘ　
８　／　０　、５４　Ｘ　１０″″４岬１１４００ＷＬ
２が Ｒｍｔｎ＝１６Ｘ３．２Ｘ１０−’Ｘ８１０．６６Ｘ１
０一番″：６２０Ω従って両者の電圧降下分は ＷＬｌの場合　ＡＶ＝−５，３Ｘ１０″″６Ｘ１）１４
Ｘ１０”：６ｘ１０″″３ＶＷＬ１の場合　ＡＶ＝＝５
，３Ｘ１０−８Ｘ６．２Ｘ１０”岬３．３Ｘ１０″″ｌ
ｓｙとなる。

以上の計算結果から明らかなように（１）の２５６ｂｉ
ｔ当り１ケの場合、ＷＬｌとＷＬ２との間では基準とな
る電源電圧５ｖに対して１　、５５−０．８４＝０．７
１Ｖ　の差が出ることとなる。これに対し、１６ｂｉｔ
当り１ケの場合、ＷＬＩとＷＬ２の間では６Ｘ１０−３
−３．３　Ｘ　１０−”＝　２．７　Ｘ　１０−δ程度
であることがわかる。

一般的にこの電圧降下分が大きいほど耐放射線による誤
動作（ソフトエラーと呼ぶ）発生率が高く、経験的には
１ｖ低下によってソフトエラー発生率は約１桁上がると
いわれている。従って、２５６ｂｉｔに１ケでは同一メ
モリセル内においても約１桁のソフトエラー発生率の差
ができることとなる。

これまでの説明で明らかなように本発明によれば同一メ
モリセル内で異なる二本のワード線が必要な構造のメモ
リセルであっても、二本のワード線間の電圧降下の差は
高々数ｍＶに抑えることができるので同一メモリセル内
での誤動作が少なく、安定な構造であることがわかる。

【図面の簡単な説明】

第１図は本発明の回路の結線図、第２図は第１図を具体
的に形成する場合のレイアウト図、第３図は従来の一般
的なメモリセルの回路並びにそのレイアウト図、第４図
は本発明に使われるＰＭＯ５負荷型メモリセルの回路並
びにそのレイアウト図、第５図は抵抗値差を説明するた
めの図である。 ＷＬＩ、ＷＬ２・・・ワード線、ＤＬ、ＤＬ・・・デー
タ線、ＯＬ・・・接地線、ＷＬＳ・・・短絡配線、Ｑ　
ｔ　ｌ　＊Ｑｔｚ・・・転送用ＭＯＳトランジスタ、Ｑ
ｄｔ。 Ｑｄｚ・・・駆動用ＭＯＳトランジスタ、Ｍｌ・・・Ｍ
ｎ・・・メモリセル。 ｓｓ 第 区 第 図 （α） ｌｂ 第 因 （ｂ） 第２図 （Ｃ） 弗 あ （ｄ、１ × 第 図 （Ｏ−） 弗 図 （ｂ） Ｖｓｓ 第４図 （ｂ） 第 図 Ｃ沃）

Claims (1)

1. 【特許請求の範囲】 １）２個の駆動用ＭＯＳトランジスタと２個の転送用Ｍ
   ＯＳトランジスタと２個の負荷素子と蓄積ノードより成
   るフリップフロップ型のメモリセルであり、前記２個の
   転送用ＭＯＳトランジスタのゲート配線が夫々別のワー
   ド線に接続されたメモリセルアレーにおいて、夫々別に
   形成した前記ワード線を所定のメモリセル列の最終端メ
   モリセルの端部において短絡したことを特徴とする半導
   体記憶装置。 ２）請求項１記載の短絡部分の配線材料は、ワード線を
   構成する材料と同一材料であることを特徴とする半導体
   記憶装置。 ３）請求項１記載の短絡部分の配線材料は、ワード線を
   構成する材料と同一か若しくはより電気抵抗値の小さい
   配線材料であることを特徴とする半導体記憶装置。 ４）請求項２記載の配線材料は多結晶シリコンであるこ
   とを特徴とする半導体記憶装置。５）請求項２記載の配
   線材料はメタルシリサイド膜−多結晶シリコン膜−メタ
   ルシリサイド膜の３層構造から成ることを特徴とする半
   導体記憶装置。 ６）請求項３記載の配線材料はアルミニウム、アルミニ
   ウム＋シリコン、アルミニウム＋シリコン＋銅、アルミ
   ニウム＋パラジウム＋ニオブのいずれかであることを特
   徴とする半導体記憶装置。 ７）請求項１から請求項６記載の半導体記憶装置は、高
   速アクセス用のスタティック型ランダムアクセスメモリ
   （ＳＲＡＭ）素子であることを特徴とする半導体記憶装
   置。 ８）請求項７記載の半導体記憶装置は、エミッタカップ
   ルロジック回路素子内に構成されることを特徴とする半
   導体記憶装置。 ９）請求項７記載の半導体記憶装置は、トランジスタロ
   ジック回路素子内に構成されることを特徴とする半導体
   記憶装置。 １０）請求項１から請求項９記載の半導体記憶装置は、
   ＣＭＯＳ回路であることを特徴とする半導体記憶装置。 １１）請求項１から請求項９記載の半導体記憶装置はバ
   イポーラとＣＭＯＳとの複合素子から成る回路であるこ
   とを特徴とする半導体記憶装置。 １２）請求項１から請求項１１記載の半導体記憶装置は
   、高速コンピュータのメインメモリであることを特徴と
   する半導体記憶装置。 １３）請求項１から請求項１１記載の半導体記憶装置は
   高速コンピュータのキャッシュメモリであることを特徴
   とする半導体記憶装置。