TWI280655B - Semiconductor memory devices including offset active regions - Google Patents

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TWI280655B
TWI280655B TW094133436A TW94133436A TWI280655B TW I280655 B TWI280655 B TW I280655B TW 094133436 A TW094133436 A TW 094133436A TW 94133436 A TW94133436 A TW 94133436A TW I280655 B TWI280655 B TW I280655B
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Joo-Tae Moon
Sang-Gyun Woo
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Description

1280655 九、發明說明： 【發明所屬之技術領域】 本發明係關於電子設備，且更料言之，本發明係關於 半導體記憶體裝置。 【先前技術】 在習知半導體記憶體裝置之單元陣列中，記憶體單元可 包=一開關元件及一資料儲存元件，且一單元可具有8F2 組態（F為基於設計規則之特徵尺寸已進行許多努力以提 供裝置之增加的整合性。更特定言之，由一記憶體單元佔 據=面積已減小。舉例而言，半導體記憶體裝置正從㈣ 組悲變化為6F2組態。冑近開發之6F2類型$元陣列之作用 區可為傾斜的。 圖1及圖2中說明具有傾斜的作用區之習知單元陣列的部 分。習知單元陣列具有複數個傾斜的作用區。將相鄰作用 區沿長軸線方向面對面地排列。為了界定一主光罩上之傾 斜形狀，將待曝光之部分劃分為經不連續曝光之具有預定 ^度的分段S及S，。因此’製造—主光罩比製造—具縱向及 橫向軸線方向之方形組態需要更多時間。此外，可根據圖 案至圖案之距離B及B’及圖案傾斜角確定分段尺寸使得修 :圖案可為困難的。若圖案在一主方向面對面地安置，則 若相鄰圖案之間的距離為特徵尺寸A，則在轉錄（加似叫 至基板之圖案上可發生橋接。在如圖2中所說明之圖案經面 •子面也傾斜女置的狀況中’ _案至圖案之距離A，可變得比 特徵尺寸更狹窄以增加發生橋接的可能性。 105117.doc 1280655 為在曝光製程中形成正常圖帛，可提供對具有對應於圖 案傾斜轴線之方向之光源的光學需要。因此，光學系統可 知取一獨特孔徑以選擇光並沿對應於圖案軸線之方向照射 光。 【發明内容】 根據本發明之—些實施例’-種半導體記憶體裝置可包 括.一基板，其具有複數個作用區；及該基板上的一場隔 離層，其環繞該半導體基板之該等作縣。更㈣言之， =該等複數個作用區可具有一在第一軸線方向上的二度及 -在第二軸線方向上的寬度，且長度可大於寬度。此外， 該等複數個作用區可提供於第二軸線方向上之作用區的複 數行中，且相鄰行之作用區可在第二軸線方向上偏移。 。根據本發明之一些額外實施例’一種半導體記憶體裝置 可包括：-基板，其具複數個作用區；該基板上之複數個 字線對；及該基板上之複數條位元線，其跨越該等複數個 字線對。各作用區可具有一第一軸線方向上之長度及一第 二軸線方向上之寬度’且長度可大於寬度。此外，該等複 數们作用區可提供於第二軸線方向上之作用區的複數行 中。各字線對可跨越個別行作用區的作用區以界定個別字 線對之字線之間的各作用區的沒極部分。各位元線可電麵 接至各行之作用區之個別没極部分，且各位元線可排列在 個別汲極部分與一相鄰作用區之另一汲極部分之間。 根據本發明之—些更多實施例，—種半導體記憶體農置 可匕括半導體基板’其具有複數個作用區；該基板上 105117.doc 1280655 之複數個字線對，·及該基板上之複數條位元線，其跨越該 等複數條字線。各作用區可具有一第-軸線方向上之長度 及-第二軸線方向上之寬度，且長度可大於寬度。此外， 該等複數個作用區可提供於第二軸線方向上之作用區的複 數行中。I字線對可跨越個別行作用區之作用區以界定個 別字線對之字線之間的各作用區㈣極部^各位元線可 電麵接至各行之個別作用區之沒極部分，且各位元線可以 不同方向跨越相鄰行之作用區之汲極部分。 根據本發明之更多實施例，一種半導體記憶體裝置可包 括.-半導體基板，其具有一作用區；該半導體基板上之 一場隔離層，其環繞該作用區；該基板上之第一及第二字 線，其跨越該作用區；及第一及第二記憶體儲存元件。更 特定言之，作用區可具有一長度及一寬度，其中長度大於 寬度。第-及第二字線可界定該第一字線與該第二字線之 間的作用區之沒極部分’及作用區之相對末端之作用區的 第一及第二源極部分。第一及第二記憶體儲存元件可分別 耦接至作用區之第一及第二源極部分，且第一及第二字線 可在垂直於該基板的方向上位於個別第一及第二記憶體儲 存元件之部分與基板之間。 根據本發明之-些實施例，—單轉列可包括具有橫向 及縱向方向軸線之作用區。另外，單元陣列可包括一易於 設計且光學穩定之圖案。為達到此等特徵，可將半導體記 憶體裝置提供為具有一包括條形作用區之單元陣列，該等 作用區各具有一長軸線及一短軸線。 105117.doc 1280655 根據本發明之一些實施例，一種半導體記憶體裝置可包 括具有一長軸線及一短軸線之條形第一及第二作用區。第 一作用區及第二作用區可在一短軸線方向上排列使其彼此 規則地間隔開。第二作用區可在一長轴線方向上排列使其 與第一作用區規則地間隔開，且可在短轴線方向上排列使 其與第一作用區以1/2間距間隔開。 第一及第二作用區可在個別方向上分別與相鄰作用區規 則地間隔一與特徵尺寸一樣長的距離。當第一及第二作用 區之長度各比長軸線方向之特徵尺寸長五倍時，記憶體單 元可具有6F2組態。 ，之字線對。該字線對可將—下方的作騒劃分為I個分 又在長軸、線方向上，分段之長度可等於特徵尺寸。 半導體記憶體裝置亦可包括交替連接至第一作用區 二作用區之複數條位元線。位元線中之—者可交替地連接
f㈣個第_作用區及複數個第二作用區，該等第二作用 e在-# μ巾排列使得與 隔開。f裤宝+ 士 朴用h以1/2間距間 ° ，位元線可安置於一對相鄰笫m 之間及-對第二作用區之間，該等第二:=Γ 中排列使得與該等第—作用區以1/2 ;在：:方向 元線可以鑛窗形圖案排列以在一個方向令=第或二，位 且在另-方向上斜跨第二作用區。 爿…作用區 若位元線係安置於筮 则距的第二作用.二作用區之間及與第-作用區間隔 用&之間，則位元線可連接至提供—字線 105117-doc 1280655 對之字線之間的經劃分的作 以藉由位於位元線上方之方/ ’且可在一個方向上延伸 區。 〜極塾連接至第-及第二作用 該半導體記憶體裝置可進—步包 側處之個別經劃分之作用…— 逆按主子線對相對 』刀心作用&的資料儲存 件可為-電容器及/或一電阻_… 貞枓儲存元 記憶體裝置或DRAM裝置而言 鐵電體 器。對於相變記憶體裝置…存70件可為-電容 置次磁牙隧接面（MJT)裝置而言， I4諸=可：：電阻元件。資料储存元件可藉由—“ 固別弟-及弟_作用區的源極塾及_源極塾與資料儲存 凡件之間的緩衝電極連接至第一或第二作用區。緩衝電極 可π刀位於子線上方。資料儲存元件可位於源極塾上方且 I在-個方向上延伸以位於字線上方。或者，資料健存元 t可有位於予線上方之側壁及一位於第一或第二作用 區上方之相對側壁。資料儲存元件可在作用區之短轴線方 向上彼此間隔與特徵尺寸一樣長的距離。 根據本發明之一些額外實施例，可提供一種用於製造一 半^裝置的方法’該半導體裝置包括一具有條形作用區 的單7陣列，该等作用區各具有一長軸線及一短軸線。可 在一半導體基板上形成一裝置隔離層以界定各具有一長軸 線及一短軸線之條形第一及第二作用區。可在一短軸線方 向上排列第一作用區及第二作用區使其彼此規則地間隔 開。第二作用區可在一長軸線方向上與第一作用區規則地 間隔開且可在短軸線方向上與第一作用區以1/2間距間隔 105117.doc 1280655 開。 可形成複數個字線對以使其跨越第一或第二作用區且將 下方的作用區劃分為三個分段。可形成複數條位域以使 :、又替連接至第一作用區及第二作用@。可形成複數個資 料儲存疋件以使其分別連接至字線對相對側之經劃分的作 用區。 可在-形成字線對之基板之整個表面上形成一第一層間 介電質’且可形成1極塾及_源極墊。可藉由第一層間 二電質將祕墊連接至提供字線對之字線之間的經劃分之 分的作用區。 子線對之相對側的個別經劃 及：墊可在一個方向上延伸以位於裝置 在形成汲極及源極墊之美 万了 電質。位元续π 個表面上形成第二層間介 「'/ 置於㈣第-作龍之間及*第-作用 區以"2間距間隔開之一對第二 1作用 層間介電質連接至沒極藝。可在形θ /可猎由弟二 表面上形成一第三層間：二：基板之整個 墊。 電貝及弟二層間介電質連接至源極 另外，位元線可安置為 另-方向上斜跨第： ―方向上斜跨第—作用區且在 板之整個表面上形成一 # :。可在形成位元線之半導體基 存元件以使其藉由第= ㈢間；ί電質。可形成一資料儲 至源極墊。 €間"電質及第二層間介電質連接 105117.doc 1280655 【實施方式】 現將在下文中參看展示本發明實施例的附圖更全面地描 述本發明。然而，本發明可以許多不同形式體現且不應被 解釋為限於本文所陳述的實施例。相反，提供此等實施例 使得此揭示内容全面且完整，且將向熟習此項技術者充分 傳達本發明之範疇。此外，本文所描述及說明之各實施例 亦包括其互補傳導性類型實施例。全文中相似數字係指相 似元件。 應瞭解，當一元件稱作”麵接”、"連接”、，，回應的，，或，，回 應於”另一元件時，其可直接耦接、連接、回應的或回應於 其它元件或可存在介入元件。相反，術語”直接，，意謂不存 在介入元件。如本文所使用，術語，，及/或”包括所列出之相 關項中之一或多個之任何及所有組合且可縮寫為，7，，。 亦應瞭解’如本文所使用，術語，，列，，或，，橫向的，，及"行，^ 或π縱向的”指示可彼此正交的兩個相對非平行方向。然 而，此等術語不需要如圖所示之絕對橫向或縱向方向。 二等可用來描述各種 制。此等術語僅用來 舉例而言，在不背離 應瞭解，儘管本文之術語第一、第二 元件’但此等元件不應由此等術語限制 將一個元件與另一個元件進行區別。舉 本揭示内容之教示的情況下’第一線可稱作第二線，且類 似地，第二線可稱作第一線。
空間關係術語，本文為了总认如一 ··一 π之下”、”下部，，、，，之上， 描述如圖中所說明之一 105117.doc -12- 1280655 靡係。應瞭解’空間關係 方向外之在使用❹ 必盖除圖中插繪之 若將的不同方向。舉例而言， 方將图中之4置翻轉，則描 芬/H 士 ” 1 々牡，、匕几件或特徵”之下” 及/或下方#元件應位於其它元件或特徵”之上 實例術言吾”之下"可同時涵蓋”之上 口此’ ^ 3L ^ , 〈下兩種方向。該裝 旋轉90度或在其它方向上)且相應地理 解本文所使用之空間關係描述符。 本文所使用之術語學僅為描述特定實施例之目的且不音 欲限制本發明。如本文所使用，單數形式及"該2 包括複數形式’除非本發明之内容另外明喊指示。錢—人 步暸解’當本說明書令使用術語"包含"或，，包括"時，指定所 述之特徵、區、統一體(integer)、步驟、操作、元件及/或 組件的存在，但並不排除—或多個其他特徵、區、統一體、 步驟、操作、元件、組件及/或其群之存在或增加。 本文參考作為本發明之理想化實施例（及中間結構）之圖 解說明的截面圖說明描述本發明之實施例。為了清晰起 見’可誇大圖式中之層及區的厚度。此外，由於（例如）製造 技術及/或容限的原因，對圖解說明的形狀之改變是可預期 的。因此，本發明之實施例不應被解釋為限於本文所說明 之區的特定形狀，而應包括由（例如）製造而產生之形狀上的 偏差。因此’圖中所說明之區性質上為示意性的，且其形 狀並不意欲說明裝置之區的實際形狀且並不意欲限制本發 明之範疇。應瞭解，例如一矩形之特徵可具有圓角。 除非另外定義，否則本文所使用之所有術語（包括技術及 105117.doc -13- 1280655 科學術語）具有與熟習此項技術者通常所瞭解的意思相同 的意思。應進一步瞭解，應將諸如彼等通用字典中所定義 之術語理解為具有與其在相關技術及本揭示内容中之意思 一致的意思，且不應在一理想化或過度刻板的意義中理解 該等術語，除非本文明確地如此定義。 圖3及圖4分別為根據本發明之第一及第二實施例之半導 體記憶體單元陣列的俯視平面圖。 如圖3所說明，根據本發明之第一實施例之半導體記憶體 裝置可包括條形第一及第二作用區1〇2&及1〇2b，各具有一 長軸線及一短軸線。作用區之長軸線可為基板之橫向（或縱 向）軸線，且其短軸線可為基板之縱向（或橫向）軸線。長軸 線與短軸線可彼此垂直。第一作用區1〇2&可排列在短軸線 之方向上的行中使得彼此規則地間隔開，且第二作用區 l〇2b亦可排列於短軸線方向上的行中使得彼此規則地間隔 開。第二作用區1〇213之行可在長軸線方向上與第一作用區 l〇2a之相鄰行規則地間隔開，且可在短軸線方向上與第一 作用區黯以1/2間距間隔開。換言之，作用區黯可相對 於作用區102b偏移一等於作用區之寬度的距離。單元陣列 可包括交替排列之行，第一行包括第一作用區1〇2a且第二 订包括第二作用區102b。第一作用區1〇以可具有與第二作 用區l〇2b的形狀相同之形狀。在長軸線方向上，第一及第 二作用區1心及職可各比-特徵尺寸（例如，作用區之寬 度)長五倍。各作用區可與長轴線及/或短幸由線方向上之相鄰 作用區間隔與特徵尺寸（例如，作用區之寬度）一樣長之距 105117.doc • 14- 1280655 離。 字線104之對（字線對）可跨越第一作用區1〇2&及/或第 作用區102b。字線104可具有一特徵尺寸（例如，一等於作 用區之寬度的寬度）。各第一作用區l〇2a及/或第二你 作用區 102b由一個別字線對劃分成三個分段。在一作用區中，、及 極墊106d連接至個別字線對之字線之間的作用區的—中央 部分。一對源極塾106b可連接至各作用區之個別末端使得 作用區之各源極墊106b藉由個別字線與作用區之沒極塾間 隔開。汲極墊106d自作用區之上部部分延伸至作用區之間 的區域的一部分的上方（即，一裝置隔離區域之一部分的上 方）。位元線110可跨越字線104。各位元線11〇可藉由個別 汲極墊106d交替地連接至第一及第二作用區1〇以及1〇孔。 位元線110在一對第一作用區102&之間且在一對第二作用 區102b之間穿過，该專第一作用區在一個方向上以間距 與第二作用區102b間隔開。因為汲極墊1〇6d自作用區延伸 至一裝置隔離區域，所以其可連接至一位於上方之位元線 110。各位元線110可具有一特徵尺寸(例如，一等於作用區 之寬度的寬度）且可與相鄰位元線間隔與特徵尺寸一樣長 之距離。位元線110可藉由位元線插塞1〇8連接至汲極墊 106d。位元線插塞108與位元線11〇可為統一的。 資料儲存元件116可連接至各作用區之相對末端處之個 另J源極墊。對於一 DRAM(動態隨機存取記憶體）而言，資料 儲存7G件可為圓柱形電容器、盒式電容器及/或MIM(金屬絕 緣體金屬）電容器。對於鐵電體記憶體裝置而言，資料儲存 105117.doc -15 · !280655 凡件可為鐵電體電容器。對於相變記憶體裝置而言，資料 儲2元件可為相變電阻記憶體元件。對於磁性記憶體裝置 而3，貧料儲存元件可為MJT(磁穿隧接面）電阻元件。
貝料儲存元件116可藉由一個別源極墊1〇6b連接至作用 區。可在各源極墊1〇61)與（個別）資料儲存元件ιΐ6之間進一 步形成緩衝電極114。緩衝電極114可提供於源極墊1〇补上 方且了：&供以與個別字線部分重疊。緩衝電極114可在結 構上安置成朝向作用區之中央以加寬連接至相鄰作用區之 貧料儲存元件116之間的空間。緩衝電極114可藉由一儲存 插基112連接至個別源極墊丨，使得資料儲存元件11 $藉 由緩衝電極U4及源極墊l〇6b連接至作用區。 k管圖3中未展示，但是健存插塞112可直接接觸資料儲 存元件116。在此狀況中，可省略緩衝電極丨丨4。 另外’資料儲存元件116可部分位於源極墊⑺讣上方以加 見形成於相鄰作用區上之資料儲存元件之間的空間。即， 資料儲存元件116可具有一位於相鄰字線之一部分上方的 側壁’且一相對側壁可位於作用區上方。 如圖4中所說明，根據本發明之第二實施例之半導體記憶 體裝置之作用區可具有與圖3中之半導體記憶體裝置之彼 等排列相同的排列。記憶體裝置可進一步包括第一作用區 202a及第二作用區202b。各第一作用區202a及第二作用區 202b可為條形（例如矩形）的且可具有一長軸線及一短軸 線。第一作用區202a可在短軸線方向上排列使得彼此規則 地間隔開。第二作用區2〇2b可在短軸線方向上排列使得彼 105117.doc -16- 1280655 此規則地間隔開。第二作用區202b可在長軸 弟—作用區膽規則地間隔開。第二作用區㈣可 在長轴線方向上排錢其分心1/2間距㈣ 202a間隔開。換古 作 〇〇 -耸歸田 可相對作用區102b偏移 一4於作用區之寬度的距離。 早讀列包括可交替排列之行及列。各列可包括第一作 用區2〇2a，且各行可包括第二作用區2〇几。第一及第二作
㈣⑽及鳩可具有相同之形狀。在長軸線方法上，第 一及第二作龍202a及202b可各比—特徵尺寸（例如，寬产） 長五倍。各作用區可在長軸線及/或短軸線上與相鄰作用^ 間隔一約與特徵尺寸一樣長，之距離。 字線204之對（字線對）跨越第一作用區2〇2a及第二作用區 =)2b。各字線204具有一特徵尺寸（例如，一等於作用區之 寬度的寬度）。字線對將一個別作用區2〇2&或2〇21?劃分成三 個分段。汲極墊206d連接至個別字線對之字線之間的作用 區的一部分。源極墊206b連接至個別字線對之相對側處之 作用區的個別末端。位元線210跨越字線2〇4。位元線2丨〇可 交替連接至第一作用區202a及第二作用區2〇2b。位元線21〇 可藉由汲極墊206d連接至個別第一及第二作用區2〇2&及 202b 〇 各位元線210在一個方向上斜跨第一作用區2〇2a且在另 方向上斜跨第二作用區202b。即，位元線2 1〇具有錫齒形 形狀。不同於圖3的結構，汲極墊2〇6d可僅提供於作用區上 方。在圖4中，位元線210可具有一特徵尺寸（例如，一等於 105117.doc 17 1280655 作用區之寬度的寬度）且可與一相鄰位元線間隔一與特徵 尺寸一樣長之距離。位元線21〇可藉由一個別位元線插塞 ： 208連接至個別汲極墊206d。在一替代方法中，位元線插塞 、 208及個別位元線可為統一的。 資料儲存元件216可連接個別字線對之相對側處之作用 區的相對末端。對於一 DRAM而言，資料儲存元件216可為 圓柱形電容器、盒式電容器及/或MIM電容器。對於鐵電體 記憶體裝置而言，資料儲存元件216可為鐵電體電容器。對 # 於相變記憶體裝置而言，資料儲存元件216可為相變電阻元 件。對於磁性記憶體裝置而言’資料儲存元件216可為mjt 電阻元件。 各資料儲存元件216可藉由一個別源極墊“讣連接至一 個別作用區。可在源極墊2〇6b與資料儲存元件216之間進一 步形成一緩衝電極2U。緩衝電極214可提供於源極墊2〇补 上方且可經提供以部分地在相鄰字線上方。緩衝電極214可 φ 在結構上提供成朝向作用區之中央以加寬連接至相鄰作用 區之資料儲存元件216之間的空間。緩衝電極214可藉由一 儲存插塞212連接至個別源極墊2〇6b，使得資料儲存元件 216藉由緩衝電極214及源極墊2〇讣連接至作用區。 ,,圖4中未展不’但是儲存插塞212可直接接觸個別資 料儲存元件21 6。在此狀況中，可省略缓衝電極2 i 4。 另外，資料儲存元件216可提供成部分位於個別源極墊 2嶋上方以加寬形成於相鄰作用區上之資料儲存元件之間 的空間。即’各資料儲存元件216可具有一位於字線上方的 105117.doc -18- 1280655 側壁及一位於作用區上方的相對側壁。 圖5至圖9、圖10人、圖1〇B及圖1〇(：為說明製造根據本發 明第一實施例之半導體記憶體裝置之步驟的俯視平面圖。 如圖5中所說明，裝置隔離層形成於一半導體基板1〇〇上 以界定第一作用區102a及第二作用區1〇2b。第一及第二作 用區102a及l〇2b為條形（例如矩形）的以界定一長軸線（在長 度方向上）及一短軸線（在寬度方向上）。在短軸線方向上， 第作用區102a及第二作用區l〇2b彼此間隔約P/2(例如，作 用區之見度）之距離。第一及第二作用區之行交替排列於一 單元陣列中。第一作用區1 〇2a彼此間隔一與特徵尺寸（例 汝作用區之覓度）一樣長之約P/2距離。第二作用區i〇2b 亦彼此間隔一與特徵尺寸（例如，作用區之寬度）一樣長之約 P/2距離。第一作用區1〇2a及第二作用區1〇沘在短軸線方向 上具有一特徵尺寸（例如，寬度）。第二作用區1〇沘在短軸線 方向上排列以使其與第一作用區1〇2&以ι/2間距間隔開。換 。之第一及第一作用區102a及l〇2b在短軸線方向上偏移 、、勺P/2的距離。第一及第二作用區102a及102b可具有相同形 狀諸如矩形形狀。在長軸線方向上，第一作用區1〇2&及 第一作用區l〇2b可比其特徵尺寸（例如寬度）長五倍。第一作 用區l〇2a及第二作用區1()21)可在短轴線方向上具有一特徵 尺寸（例如寬度）。 如圖6中所說明，字線1〇4可經形成以使得字線1〇4之個別 對跨越個別第一作用區1〇2a或個別第二作用區。換言 之，各字線對跨越作用區1〇仏或1〇21)之一個別行。因此， 105117.doc -19- 1280655 個別字線對將各作用區102&或10213劃分成三個分段。各字 線104具有一特徵尺寸（例如，寬度）且各作用區分段（由個別 字線對界定）在長軸線方向上具有一特徵尺寸。 如圖7所說明，汲極墊1〇6(1係形成於個別字線對之兩條字 線104之間的各作用區的中央部分之上。源極墊1〇补形成於 個別字線對之相對側上之各作用區的各末端處。作用區之 汲極墊106d在一個方向上自作用區之中央部分延伸至該裝 置隔離層之一部分的上方。可形成第一層間介電質以覆蓋 汲極墊106d及源極墊10讣。可使用一自對準接觸（sac)製程 形成第一層間介電質。 如圖8中所說明，位元線110可經形成以跨越字線1〇4。位 元線110可交替連接至第一及第二作用區102a及l〇2b。位元 線110了在相郴第一作用區b(其在一個方向上以I/]間距 ^、弟作用區間隔開）之間及相鄰第一作用區1 〇 2 a之間穿 過。各位元線110可藉由個別位元線插塞1〇8連接至個別汲 極墊106d。因此第二層間介電質可形成於一包括源極墊 l〇6b及汲極墊1〇6(1之基板的整個表面之上，且位元線插塞 108可經形成以藉由第二層間介電質連接至汲極墊l〇6d。接 著位70線可經形成以連接至位元線插塞108。或者，可使用 雙金屬鑲嵌製程形成接觸孔以曝露汲極墊1〇6d同時形成位 元線槽，且接著可以導電層填充接觸孔及位元線槽，使得 各位元線與個別汲極墊直接接觸。 如圖9中所說明，緩衝電極114可經形成以藉由個別儲存 插塞112連接至個別源極墊1〇6b。緩衝電極114可用來保證 105117.doc -20- 1280655 料儲存元件與連接至第二作用區之 間，且用來增加由各資料儲存元件 “層間介電質可形成於包括位元 :=12可經形成以藉由第三層間介電質及第二層間: 至個別源極墊106b。緩衝電極ιΐ4可形成於個別儲 存插塞112上，且各續输φ ^ ㈣電極114可橫跨㈣於相鄰字線之
弟二層間介電質的一部分而延伸。 圖10Α中所况明’身料倚存元件ιΐ6可形成於各緩衝電 極m上。資料儲存㈣116之部分可在相鄰字線上方延伸 以增加由資料儲存元件佔據的面積。根據所製造之半導體 記憶體裝置的類型，資料儲存元件116可為電容器或電阻元 件…形成資㈣存元件116之方法可隨所製造之記憶體裝 置之類型的變化而變化。
連接至第一作用區之資 資料儲存元件之間的空 佔據之面積。 圖10B為說明根據本發明之第一實施例之方法的修改版 本的俯視平面圖。在此修改實施例中可省略緩衝電極114。 更特定言之，在圖9之步驟中，在不形成緩衝電極的情況下 形成儲存插塞112a之後，資料儲存元件U6a可與個別儲存 插基112a直接接觸。各資料儲存元件116a可部分地在一個 別字線上方延伸。 圖10 C為說明根據本發明之第一實施例之方法的另一修 改版本的俯視平面圖。在此修改實施例中，各資料儲存元 件116b可具有··一側壁，其在自源極墊106b橫向移動以位 於相鄰字線1 04上方；及一相對側壁，其位於一下方的作用 105117.doc -21 - 1280655 區之上方。可使用緩衝電極114實現該結構。因此，自由空 間可用來降低相鄰資料儲存元件之間短路的可能性。 圖11至圖13、圖14A、圖14B及圖14C為說明製造根據本 發明第二實施例之半導體記憶體裝置之方法的步驟的俯視 平面圖。 如圖11中所說明，第一及第二作用區202a、2〇2b及字線 204之對可如上文關於圖5_6所討論的來形成。 在各作用區處，可在跨越作用區之字線對的兩條字線2〇4 之間的作用區之中央部分形成汲極墊2〇6d，且可在跨越作 用區之字線對的相對側上之作用區的第一及第二末端處形 成第一及第二源極墊206b。不同於圖7中所說明之結構，汲 極墊206d不會在一個方向上延伸超過個別作用區使得在隔 離區上方延伸，而替代地限於個別作用區上方。可藉由形 成一覆蓋包括字線之基板的第一層間介電質並應用一自對 準接觸（SAC)製程來形成汲極墊2〇6d及源極墊2〇讣。 如圖12所說明，各位元線21〇可經形成以跨越字線2〇4， 從而交替連接至第一及第二作用區2〇2&及2〇孔。位元線21〇 可提供為鋸齒形圖案以在一個方向上斜跨第一作用區2〇h 且在另一方向上斜跨第二作用區2〇2b。各位元線21〇連接至 個別第一及第二作用區202a及202b，該等作用區彼此在短 軸線方向上以1/2間距間隔開（例如偏移）。位元線2丨〇可藉由 位元線插塞208連接至個別汲極墊2〇6d。為此原因，可在於 包括源極墊206b及汲極墊2〇6d之基板之整個表面上形成第 二層間介電質且形成藉由第二層間介電質連接至汲極墊 105117.doc -22- 1280655 2〇6d之位元線插塞2()8之後，形成連接至位元線插塞施之 :元線。或者’可使用雙金屬鑲嵌製程來形成接觸孔以曝 路汲極墊206d同時形成位元線槽。接著以導電材料填充接 觸孔及位元線槽以提供待直接接觸個別汲極墊之位元線。 如圖13所說明，緩衝電極214可經形成以藉由儲存插塞 212連接至個別源極墊2〇补。緩衝電極214 至相鄰作龍之資料儲存元件之間的空間，且t = ^ 資料儲存元件佔據的面積。 第三層間介電質可形成於包括位元線210之基板之整個 表面上。儲存插塞212可經形成以藉由第三層間介電質及第 一層間介電質連接至個別源極墊2〇6b。緩衝電極214可形成 於健存插塞212之上。 如圖14A中所說明，資料儲存元件216可形成於個別緩衝 電極214上。根據半導體記憶體裝置之類型，資料儲存元件 216可為電容器或電阻元件。製造資料儲存元件216之方法 可隨半導體記憶體裝置之類型的變化而變化。 圖14B為說明圖11_13之方法之修改版本的俯視平面圖。 在此修改實施例中可省略緩衝電極214。即，在圖9之步驟 中’在未形成緩衝電極的情況下形成儲存插塞2丨2a之後， 資料儲存元件216a可與個別儲存插塞212a直接接觸。資料 儲存元件216a可部分地在字線上方延伸。 圖14C為說明圖11-13之方法之另一修改版本的俯視平面 圖。此修改實施例可應用於提供連接至相鄰第一及第二作 用區202a及202b之資料儲存元件之間的空間，而不增加由 105117.doc •23- 1280655 資料儲存元件2丨6佔據的面積。各資料儲存元件⑽可且 有：-側壁’其相對於源極墊鳩橫向移動使得資料儲ς 疋件之-部分在相鄰字線2G4上方延伸；及—相對側壁，其 位於-下方作用區的上方。可使用緩衝電極ιΐ4實現該: 構。因此’自由空間可用來降低相鄰資料料元件之間^ 路的可能性。 圖15Α、圖15Β及圖15C為說明根據本發明之實施例之半 導體記憶體裝置的橫截面圖。儘管舉例描述具有圓柱形儲 存節點之DRAM單元，但是本發明之實施例可應用於包括 具有其它開關（switching)及/或其它資料儲存元件之記憶體 單元的半導體記憶體裝置。 如圖15A中所說明，裝置隔離層3〇1可形成於基板3〇〇上以 界定作用區302。包括兩條字線30乜及3〇扑之字線對跨越作 用區302。如所展示，各字線3〇4a_b可包括個別導電層293^b 及295a-b以及個別絕緣頂蓋層297a讣。此外，絕緣間隔片 299a-b可提供於個別字線3〇4a_b之側壁上。此外，閘極絕緣 層291a-b可提供於個別字線3〇4a_b與作用區3〇2之間。 第一平面層間介電質307可形成於包括字線對之結構 上。第一層間介電質307可圖案化以在字線304a-b之相對側 之間及之上提供自對準接觸孔3〇8，藉此曝露源極及汲極區 306b及306d。接觸孔可以導電層填充以形成源極墊3〇讣及 沒極塾306d。第二層間介電質3〇9可形成於包括源極墊3〇6b 及汲極墊306d之結構上。位元線3 10藉由第二層間介電質 3 09連接至汲極墊3〇6d。第三層間介電質311可形成於包括 105117.doc •24· 1280655 位元線310之結構上。儲存插塞312可藉由第三層間介電質 311及第二層間介電質3〇9連接至個別源極塾3〇6。 緩衝電極314可提供於個別儲存插塞312上。各緩衝電極 314可部分地在相鄰字線304a_b上方延伸。換言之，字線 304a-b可在垂直於基板表面之方向上位於個別緩衝電極之 部分與基板之間。第四層間介電質313可形成於包括緩衝電 極314之結構上。儲存電極316a可形成於個別緩衝電極Μ* 上。儲存電極316a之較低部分可由一支撐層315支撐。 在圖15A中，儲存電極316a可在個別字線3〇牦讣上方延 伸。即，由儲存電極佔據之基板表面區域可延伸超過由個 別源極區306b佔據之基板表面區域且在未另外使用之由相 鄰字線佔據之基板表面區域上方延伸，同時維持相對於形 成於另-作用區處之儲#電極的間隔從而增加該儲存電極 之表面積。或者，可在不增加儲存電極之面積的情況下儲 存电極3 1 6b可朝向作用區之中央移動以維持相對於相鄰作 用區之相鄰儲存電極的間隔，如圖15β所說明。圖bC說明 與儲存插塞3i2直接接觸之儲存電極316c。 圖16A至圖16C說明根據本發明第一實施例之半導體記 个思體之塾遮罩。 如圖16A中所說明，用於形成汲極墊及源極墊之遮罩 可具f字線404及開口衛a及術a，。字線4()4包括對應於基 板之予線區的條形（例如矩形）遮罩區域。隔離區對應於基板 作用區之間的叙置隔離區。提供開口，使得曝露字線 之間的基板之作用區的部分。 105117.doc -25- 1280655 圖16B中所a兒明之塾遮罩405b為用於形成作用區之遮罩 的反影像（inverse image)。因為塾遮罩405b具有形成於對應 於作用區之部分處的開口 407b及407b’，所以可曝露字線404 與字線之間的區。 圖16C說明一在待形成汲極墊及源極墊之區處且有第一 (相對大）開口 407c’及第二（相對小）開口 4〇7c的墊遮罩。第一 開口 407cf界定用於形成汲極墊的接觸孔，且第二開口 4〇7〇 界定用於形成源極墊之接觸孔。可提供第一開口4〇7c，及第 二開口 407c部分地在個別字線上方。 使用上述各種墊遮罩，可形成本發明之第一實施例之汲 極墊及源極墊。由於各汲極墊之一部分在裝置隔離區上方 延伸’故塾遮罩之開口 407a’、407b，及407c，包括延伸部分。 圖17A至1 7C说明用於根據本發明之第二實施例之半導 體記憶體裝置的墊遮罩。 圖17A至圖17C中所說明之墊遮罩分別具有類似於圖16A 至16C中所說明之墊遮罩之形狀的形狀。然而，不同於圖 16A至16C之墊遮罩，圖17A至圖17C之墊遮罩不具有用於汲 極墊之延伸部分。圖17A至圖17C之字線5〇4及開口 5〇7a，、 507b’及507c’與圖16A至16C之彼等字線及開口相同。 根據本發明之實施例之半導體記憶體裝置的優點可包括 減少的寫入時間、增加的圖案修正裕度（pattern c〇rrecting margm)及/或沿長軸線方向之不同作用區之記憶體儲存元 件之間的減少的橋接。 儘官已參考本發明之特定實施例描述了本發明，但是應 105117.doc 1280655 瞭解本發明並不限於其細節。上述發縣明巾已建議各種 替代及修改’1熟習此項技術者可想到其它替代及修改。 口此希所有δ亥等替A及修改包含在如附力口申請專利範 圍所界定之本發明的範疇内。 【圖式簡單說明】 圖1及圖2為習知DRAM單元之俯視平面圖。 圖3及圖4為根據本發明之一些實施例之半導體記憶體裝 置的俯視平面圖。 圖5至9、圖10A、圖10B及圖10C為說明製造根據本發明 第一實施例之半導體記憶體裝置之步驟的俯視平面圖。 圖11至13、圖14A、圖14B及圖14C為說明製造根據本發 明第二實施例之半導體記憶體裝置之步驟的俯視平面圖。 圖15 A、圖1 5 B及圖15 C為根據本發明之一些額外實施例 之半導體記憶體裝置的橫截面圖。 圖16A至圖16C分別說明根據本發明第一實施例之方法 之半導體記憶體裝置之墊遮罩。 圖17A至圖17C分別說明根據本發明第二實施例之方法 之半導體記憶體裝置之墊遮罩。 【主要元件符號說明】 100 半導體基板 102a 第一作用區 102b 第二作用區 104 字線 106b 源極塾 105117.doc •27 汲極墊 位元線插塞 位元線 儲存插塞 缓衝電極 資料儲存元件 第一作用區 第二作用區 字線 源極墊 汲極墊 位元線插塞 位元線 儲存插塞 緩衝電極 資料儲存元件 基板 裝置隔離層 作用區 字線 字線 源極區 >及極區 第一層間介電質 -28- 1280655 308 自對準接觸孔 309 第二層間介電質 310 位元線 311 第三層間介電質 312 儲存插塞 313 第四層間介電質 314 缓衝電極 315 支撐層 316a 儲存電極 316b 儲存電極 316c 儲存電極 291a-b 閘極絕緣層 293a-b 導電層 295a-b 導電層 297a-b 絕緣頂蓋層 299a-b 絕緣間隔片 404 字線 405a-b 墊遮罩 407a 開口 407a 丨 開口 407b 開口 407b， 開口 407c 開口 407c， 開口 105117.doc -29- 1280655 504 字線 507af 開口 參 507b? 開口 507cf 開口 105117.doc -30-

Claims (1)

  1. l28〇655 申請專利範圍： 種半導體記憶體裝置，其包含： 一基板，其包括複數個作用區，其中各該等複數個作 用區具有一在第一軸線之方向上之長度及—在第二軸線 之方向上之寬度，其中該長度大於該寬度，其中該等複 數個作用區提供於該第二轴線之該方向上之；心之^ 數行中，且其中相鄰行之作用區在該第二軸線之方向上
    2. 該基板上之一場隔離層，其環繞該基板之該等作用區。 ，請求項1之半導體記憶體裝置’其中—行中之相鄰作用 區在該第二軸線之該方向上間隔約一作用區之該寬度的 如明求項2之半導體記憶體裝置 第該二軸線之該方向上偏移約 離0 ，其中相鄰行之作用 一作用區之該寬度 區在 的距 4·如請求項1之半導體却愔舻驻罢 ^ , ㈣―… 體裝置’其中相鄰行之作用區在 w亥弟一轴線之該方向上值梦—» Π上偏私一小於_作 倍的距離。 Θ見度兩 5. 如請求項1之半導體記憶體裝置，其中相鄰行 該第二軸線之該方向上偏移一至少約—作用 之一半的距離。 之作用區在 區之該寬度 •如明求項1之半導體記憶體裝置 區大體上為矩形。 其中各該等複數個作用 記憶體裝置 7 ·如請求項1之半導體 其中作用區之相鄰行在 105117.doc 1280655 該第-軸線之該方向上間隔約一作用區之該寬度的距 離。 8·如請求項丨之半導體記憶體裝置，其中一作用區之該長度 約比一作用區之該寬度大五倍。 9.如請求Μ之半導體記憶體裝置，其中一行作用區之作用 區末端大體上在該第一軸線之該方向上對齊。 10·如請求項1之半導體記憶體裝置，其進一步包含： 該基板上之複數個字線對，其中各字線對^越作用區 之-個別行之作用區，其中各字線對界定在該字線對之 相對側上的該個別行之各作用區的第一及第二源極部 分’以及該字線對間的該行之各作用區的—沒極部分。 U.如請求項10之半導體記憶體裝置，其中該等字線對之各 字線具有一等於約一作用區之該寬度的寬度。 12.如請求項10之半導體記憶體裝置，其中_字線對之字線 間隔約一作用區之該寬度的距離。 13·如請求項10之半導體記憶體裝置，其中一作用區之各該 等第-及第二源極部分在該第—軸線之該方向上具有一 等於約一作用區之該寬度的長度。 14·如請求項1〇之半導體記憶體裝置，其進一步包含： 該基板上之複數條位元線，其中各該等位元線跨越該 等複數個字線對’且其中各位元線叙接至各行作用區之 一個別作用區之一汲極部分。 15.如請求項14之半導體記憶體裝置，其中各位元線之一部 分在-行之兩個作用區間且與該等兩個作用區平行。 105117.doc 1280655 16.如請求項14之半導體記憶體裝置，其中各位元線在各行 作用區之該個別作用區之該汲極部分與各行作用區之一 相鄰作用區之一汲極部分之間。 17·如請求項14之半導體記憶體裝置，其進一步包含： 汲極塾，其電耦接於該等位元線中之一者與該等作 用區中之一個別作用區之一汲極部分之間，其中該汲極 塾之-冑分在一垂直於該基板之方向上位於該位元線與
    該場隔離層之間。 18·如請求項14之半導體記憶體裝置，其中各位元線在不同 方向上跨越相鄰行之作用區的汲極部分。 19·，晴求項18之半導體記憶體裝置，其中該等位元線之該 等不同方向與該第一軸線及該第二軸線之該等方向係非 平行。 2〇.如請求項14之半導體記憶體裝置，其進一步包含： 複數個記憶體儲存元件，其中各記憶體儲存元件與一 作用區之一個別源極部分耦接。 21.如請求項20之半導體記憶體裝置，其中各字線在一垂直 於該基板之方向上位⑨記憶體儲存元件之部分與該等個 別作用區之間。 22. 如請求項20之半導體記憶體裝置，其中一行中之相鄰 用區之記憶體儲存元件間隔至少約一作用區之該寬度 23. —種半導體記憶體裝置，其包含： :基板，其包括複數個作用區，其中各作用區具有 在第一軸線之一方向上之長度及在一第二軸線之-方 105117.doc 1280655 7見度n亥長度大於該寬度，其中該等複數個作 用區提供於該第二軸線之該方向上之作用區之複數行 中； 該基板上之複數個字線對，其中各字線對跨越一個別 打作用區之作龍，界定該個別字線對之字線之間的各 作用區的一汲極部分；及 該基板上之複數條位元線，其跨越該等複數個字線 對’其中各位元線電搞接至各行之—作龍之—個別沒 極部分’且其中各位元線經排列在該個別汲極部分與— 相鄰作用區之另一沒極部分之間。 24.如請求項23之半導體記憶體裝置，其中個別作用區之没 極部分之間的各位元線之一部分與該第二軸線之該方向 平行。 25. 如請求項23之半導體記憶體裝置，其進一步包含： 該基板之部分上之-場隔離層，其環繞該等作用區；及 -沒極塾’其電_接於該等位元線中之—者與該等作 用區中之-個別作用區之一汲極部分之間，其中該汲極 墊之-部分在-垂直於該基板之方向上位於該位元線與 該場隔離層之間。 26. 如請求項23之半導體記憶體裝置，其中相鄰行之作用區 在该苐二軸線之該方向上偏移。 27·如請求項26之半導體記憶體裝置，其中一行中之相鄰作 用區在該第二軸線之該方向上間隔一約一作用區之該寬 度的距離。 105117.doc -4- 1280655 28.如請求項27之半導體記情 G體襄置，其中相鄰行之作用F 在s亥弟一軸線之該方向上偏# . 品 距離。 上偏移-約-作用區之該寬度的 2 9 ·如凊求項2 6之半導體記彳音體 ^ U體裝置，其中相鄰行之 在該第二軸線之該方向上偏 ^ 〜★ 王夕、、勺為一作用區之該 見度之一半的距離。 30·
    如請求項26之半導 在該第二軸線之該 的兩倍的距離。 體記憶體裝置，其中相鄰行之作用區 方向上偏移H —作^之該寬度 •如請求項23之半導體記憶體裝置，纟中各該等複數個作 用區大體上為矩形。 32.如請求項23之+導體記憶體裝置，其中一作用區之該長 度約比一作用區之該寬度大五倍。 33·如請求項23之半導體記憶體裝置，其中該等複數個字線 對之各字線具有一約等於一作用區之該寬度的寬度。
    34. 如請求項23之半導體記憶體裝置，其中一字線對之字線 間隔一等於約一作用區之該寬度的距離。 35. 如請求項23之半導體記憶體裝置，其中源極部分係由該 等於該等作用區之相對末端處之字線對所界定，該記憶 體裝置進一步包含： 複數個記憶體儲存元件，其中各記憶體儲存元件與一 作用區之一個別源極部分搞接。 36.如請求項35之半導體記憶體裝置，其中各字線在一垂直 於該基板之方向上位於一相鄰記憶體儲存元件之一部分 105117.doc 1280655 與該基板之間。 37.如請求項35之半導體記憶體裝置，其中—行中之相鄰作 用區之記憶體儲存元件間隔至少約—作用區之該寬度。 3 8· —種半導體記憶體裝置，其包含： 參 一半導體基板，其包括複數個作用區，其中各作用區 具有在-第-軸線之-方向上之長度及在—第二轴線之 一方向之寬度’其中該長度大於該寬度，其中該等複數 個作用區提供於該第二軸線之該方向中之複數行中； —該基板上之複數個字線對，其中各字線對跨越一個別 行作用區之作用區，界定該個別字線對之字線之間的各 作用區的一汲極部分；及 該基板上之複數條位元線’其跨越該等複數個字線 對’其中各位元線電麵接至各行之—個別作龍之一及 極部分，且其中各位元線在不同方向上跨越相鄰行之作 用區的沒極部分。 _ 39.如請求項38之半導體記憶體裝置，其中該等不同方向並 不與5亥第一軸線之該方向及該第二軸線平行。 40. 如請求項38之半導體記憶體裝置，其中相鄰行之作用區 在该弟二軸線之該方向上偏移。 时 41. 如請求項40之半導體記情體梦詈 U觀衣置，其中一行中之相鄰作 用區在該弟二轴線之該古Α μ κ 平尺〈邊方向上間隔一約一作用區之該寬 度的距離。 ’其中相鄰行之作用區 約一作用區之該寬度的 42·如請求項41之半導體記憶體裝置 在該第二轴線之該方向上偏移一 105117.doc 1280655 距離。 43.如請求項4〇之半導體記憶體裂置，其中相鄰行之 在該第二軸線之該方向上偏移—至少約一作用： 度之一半的距離。 °亥見 认如請求項40之半導體記憶體裝置，其中相鄰行之作 在該第二軸線之該方向上偏移_ 小於一作用區之該寬度 的兩倍的距離。 其中各該等複數個作 其中一作用區之該長 45·如請求項38之半導體記憶體裝置 用區大體上為矩形。 其中該等複數個字線 46·如請求項38之半導體記憶體裝置 度約比一作用區之該寬度大五倍 47·如請求項38之半導體記憶體裝置 對之各字線具有一等於約一作用區之該寬度的寬度 伙如請求項38之半導體記憶體裝置，其中_字線對之字線 間隔一等於約一作用區之該寬度的距離。 伙，請求項38之半導體記憶體裝置，其中源極部分係由該 等於該等作用區之相對末端處之字線對所界^，該記憶 體裝置進一步包含： 複數個記憶體儲存元件，其中各記憶體儲存元件與一 作用區之一個別源極部分I馬接。 5〇·如請求項49之半導體記憶體裝置，其中各字線在一垂直 於该基板之方向上位於一相鄰記憶體儲存元件之一部分 與該基板之間。 51.如請求項49之半導體記憶體裝置，其中_行中之相鄰作 105117.doc 1280655 用區之記憶體料元件間隔至少約一作用㊣之談 52.—種半導體記憶體裝置，其包含： 〜見又 -半導體基板，其包含其-作耗’其中該作用區具 有—長度及一寬度，其中該長度大於該寬度； 該半導體基板之上之-場隔離層，其環繞該作用區，· ^該基板上之第一及第二字線，其跨越該作用區，其中 該等第一及第二字線界定該第一字線與該第二字線^間 的該作用區之-祕部分，以及該作用區之相對末端處 之该作用區之第一及第二源極部分，·及 第一及第二記憶體儲存元件，p分別麵接至該作用區 之該等第-及第二源極部分，其中該等第一及第二字線 在一垂直於該基板之方向上位於該等個別第一及第二記 憶體儲存元件之部分與該基板之間。 5爻如請求項52之半導體記憶體裝置，其進一步包含： 該作用區之該沒極部分上之一沒極插塞，其中該沒極 插塞之一部分延伸至相對於該基板之該場隔離層上；及 一位元線，其跨越該等第—及第二字線，#中該位元 線藉由該汲極插塞電耦接至該作用區之該汲極部分，且 其中該没極插塞之—部分位於該數位線之-部分與該場 隔離層之間。 54. 如請求項53之半導體記憶體裝置，丨㈣接至該汲極插 塞之該位元線之一部分與該作用區之該長度平行。 55. 如請求項52之半導體記憶體裝置，其進一步包含： -位元線，其電耦接至該作用區之該汲極部分，其中 105117.doc 1280655 該位元線以一不與該作用區之該長度平行且不與該作用 區之該寬度平行之角度跨越該作用區之該汲極部分。
    105117.doc
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101501574B (zh) * 2006-08-03 2012-01-11 3M创新有限公司 长柔性电路及其制作方法
KR100796644B1 (ko) 2007-02-22 2008-01-22 삼성전자주식회사 디램 소자 및 그 형성 방법
US7895533B2 (en) 2007-03-13 2011-02-22 Apple Inc. Interactive image thumbnails
JP5693809B2 (ja) * 2008-07-04 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
JP2010219326A (ja) * 2009-03-17 2010-09-30 Elpida Memory Inc 半導体記憶装置及びその製造方法
KR101057196B1 (ko) * 2009-06-30 2011-08-16 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR102003004B1 (ko) 2012-09-12 2019-07-23 삼성전자주식회사 매립 게이트를 포함하는 반도체 소자 및 그 제조 방법
JP2014056941A (ja) 2012-09-12 2014-03-27 Toshiba Corp 抵抗変化型メモリ
JP2015053337A (ja) 2013-09-05 2015-03-19 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
WO2015117222A1 (en) * 2014-02-05 2015-08-13 Conversant Intellectual Property Management Inc. A dram memory device with manufacturable capacitor
US20150348963A1 (en) * 2014-05-30 2015-12-03 Inotera Memories, Inc. Cylinder-shaped storage node with single-layer supporting structure
KR102554495B1 (ko) * 2016-01-22 2023-07-12 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
CN107910330B (zh) * 2017-11-29 2023-09-19 长鑫存储技术有限公司 动态随机存取存储器阵列及其版图结构、制作方法
US10692872B2 (en) * 2017-12-12 2020-06-23 Varian Semiconductor Equipment Associates, Inc. Device structure for forming semiconductor device having angled contacts
CN112885781B (zh) * 2019-11-29 2022-06-24 长鑫存储技术有限公司 有源区的制备方法及半导体器件
CN117690909A (zh) * 2022-09-01 2024-03-12 长鑫存储技术有限公司 半导体结构以及存储器

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US61145A (en) * 1867-01-15 Ooooooooo
JPS61110459A (ja) * 1984-11-02 1986-05-28 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
JPH04279055A (ja) * 1991-01-08 1992-10-05 Nec Corp 半導体メモリ
JP2806676B2 (ja) * 1992-02-19 1998-09-30 シャープ株式会社 ダイナミックランダムアクセスメモリ
JP2884962B2 (ja) * 1992-10-30 1999-04-19 日本電気株式会社 半導体メモリ
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
KR100307602B1 (ko) * 1993-08-30 2001-12-15 가나이 쓰도무 반도체집적회로장치및그제조방법
JP2638487B2 (ja) * 1994-06-30 1997-08-06 日本電気株式会社 半導体記憶装置
JP3564610B2 (ja) * 1994-07-26 2004-09-15 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JPH0982911A (ja) * 1995-09-12 1997-03-28 Toshiba Corp ダイナミック型半導体記憶装置
KR100192928B1 (ko) * 1995-09-22 1999-06-15 김영환 오픈 비트선 반도체소자
KR970018583A (ko) * 1995-09-27 1997-04-30 김광호 반도체 메모리 장치
KR100454373B1 (ko) 1995-12-21 2004-12-30 텍사스 인스트루먼츠 인코포레이티드 Dramcob비트라인및모우트구성
US5734184A (en) * 1995-12-21 1998-03-31 Texas Instruments Incorporated DRAM COB bit line and moat arrangement
US6291846B1 (en) * 1996-06-19 2001-09-18 Fujitsu Limited DRAM semiconductor device including oblique area in active regions and its manufacture
JP2839874B2 (ja) * 1996-09-17 1998-12-16 株式会社日立製作所 半導体記憶装置
JP3087712B2 (ja) 1997-12-19 2000-09-11 日本電気株式会社 半導体記憶装置
EP0971403A1 (en) * 1998-07-07 2000-01-12 Interuniversitair Microelektronica Centrum Vzw Method for forming copper-containing metal studs
KR100291182B1 (ko) 1998-10-28 2001-07-12 박종섭 강유전체메모리장치
JP4063450B2 (ja) * 1999-06-14 2008-03-19 エルピーダメモリ株式会社 半導体集積回路装置
TW503396B (en) 1999-12-03 2002-09-21 Hitachi Ltd Semiconductor device
KR100326811B1 (ko) * 1999-12-31 2002-03-04 박종섭 반도체소자의 비트라인 형성방법
JP2002107285A (ja) * 2000-09-29 2002-04-10 Jeol Ltd 磁気力顕微鏡
JP2002270788A (ja) * 2001-03-14 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
CA2340985A1 (en) * 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
KR100421051B1 (ko) * 2001-12-15 2004-03-04 삼성전자주식회사 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법 및그에 따라 제조된 반도체 메모리 소자
TWI251283B (en) * 2001-12-26 2006-03-11 Hynix Semiconductor Inc Semiconductor device and method for forming the same
US6861698B2 (en) * 2002-01-24 2005-03-01 Silicon Storage Technology, Inc. Array of floating gate memory cells having strap regions and a peripheral logic device region
JP2003273245A (ja) 2002-03-15 2003-09-26 Hitachi Ltd 半導体記憶装置
KR100502410B1 (ko) 2002-07-08 2005-07-19 삼성전자주식회사 디램 셀들
KR100465632B1 (ko) * 2002-12-21 2005-01-13 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR20040060410A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 레이아웃 방법
JP2004221473A (ja) * 2003-01-17 2004-08-05 Renesas Technology Corp 半導体記憶装置
KR100496887B1 (ko) * 2003-03-05 2005-06-23 삼성전자주식회사 강유전체 기억 소자 및 그 제조 방법
DE10324612B4 (de) * 2003-05-30 2005-08-11 Infineon Technologies Ag Halbleiterspeicher mit Charge-Trapping-Speicherzellen und Virtual-Ground-Architektur
JP2005175090A (ja) * 2003-12-09 2005-06-30 Toshiba Corp 半導体メモリ装置及びその製造方法
KR100645040B1 (ko) * 2004-02-09 2006-11-10 삼성전자주식회사 소오스 스트래핑을 갖는 플래시 메모리 소자의 셀 어레이

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Publication number Publication date
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